研究者詳細

顔写真

ナツイ　マサノリ
夏井　雅典
Masanori Natsui
所属
電気通信研究所　計算システム基盤研究部門　新概念ＶＬＳＩシステム研究室
職名
准教授
学位

  • 博士（情報科学） （東北大学）

委員歴 19

  • IPSJ Transactions on System LSI Design Methodology　Associate Editor

    2025年4月 ～ 継続中

  • 電子情報通信学会英文論文誌C・編集幹事

    2024年6月 ～ 継続中

  • 電子情報通信学会集積回路研究専門委員会　専門委員

    2020年6月 ～ 継続中

  • 多値論理研究会　委員長

    2022年9月 ～ 2024年9月

  • 電子情報通信学会英文論文誌C・編集委員

    2019年6月 ～ 2024年5月

  • ニューパラダイムコンピューティング研究会　幹事

    2016年4月 ～ 2023年3月

  • IEEE SSCS Japan Chapter　Secretary

    2021年1月 ～ 2022年12月

  • 多値論理研究会　技術担当幹事

    2020年9月 ～ 2022年9月

  • International Workshop on Post-Binary ULSI Systems　General Chair

    2016年6月 ～ 2022年5月

  • IEEE SSCS Japan Chapter　Treasurer

    2019年1月 ～ 2020年12月

  • 多値論理研究会　庶務幹事

    2016年4月 ～ 2020年9月

  • 電子情報通信学会集積回路研究専門委員会　幹事

    2018年6月 ～ 2020年5月

  • VLSI Circuits Symposium TPC　TPC Member

    2015年8月 ～ 2019年6月

  • 電子情報通信学会集積回路研究専門委員会　幹事補佐

    2016年4月 ～ 2018年5月

  • 情報処理学会東北支部　広報幹事

    2016年4月 ～ 2018年3月

  • 電子情報通信学会集積回路研究専門委員会　運営委員

    2015年4月 ～ 2016年3月

  • IEEE ISMVL Executive Subcommittee　Members-at-large

    2013年1月 ～ 2015年12月

  • 多値論理とその応用研究会　幹事

    2010年4月 ～ 2012年3月

  • 情報処理学会システムLSI設計技術研究運営委員会　運営委員

    2008年4月 ～ 2012年3月

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所属学協会 2

  • 電子情報通信学会

  • IEEE

研究キーワード 5

  • スピントロニクス集積回路設計技術

  • 遺伝的アルゴリズム

  • EDA

  • 進化的計算

  • アナログ回路設計

研究分野 4

  • ものづくり技術（機械・電気電子・化学工学） / 電子デバイス、電子機器 /

  • 情報通信 / 計算科学 /

  • 情報通信 / 情報ネットワーク /

  • 情報通信 / 計算機システム /

受賞 9

  1. 優秀大会講演論文賞

    2024年11月　電子情報通信学会 VLSI設計技術研究専門委員会　ユニタリ重み表現ベース不揮発ニューラルネットワークのエラー耐性評価

  2. Outstanding Contributed Paper Award

    2024年5月　IEEE CS TCMVL　Write-Energy Reduction of MTJ-Based Quantized Neural-Network Hardware

  3. 一般財団法人みやぎ産業科学振興基金研究奨励賞

    2022年5月　一般財団法人みやぎ産業科学振興基金

  4. 電子情報通信学会 エレクトロニクスソサイエティ活動功労表彰

    2021年3月　電子情報通信学会 エレクトロニクスソサイエティ

  5. 石田實記念財団研究奨励賞

    2020年11月　石田實記念財団

  6. Kenneth C. Smith Early Career Award for Microelectronics Research

    2012年5月　MVL-TC, IEEE

  7. 電子情報通信学会エレクトロニクスソサイエティ論文賞

    2010年5月　子情報通信学会エレクトロニクスソサイエティ

  8. IEEE Sendai Section Student Award

    2003年8月　IEEE Sendai Section

  9. 情報処理学会東北支部奨励賞

    2001年8月　情報処理学会東北支部

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論文 176

  1. Emerging trends in MTJ-based nonvolatile logic circuits toward a revolution in computer architecture 査読有り

    Masanori Natsui, Takahiro Hanyu

    Japanese Journal of Applied Physics　64　(12)　12SP18-12SP18　2025年12月1日

    出版者・発行元： IOP Publishing

    DOI： 10.35848/1347-4065/ae268d 　

    ISSN：0021-4922

    eISSN：1347-4065

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    Abstract Stable power supply for sensor nodes remains a major challenge in edge computing. Energy harvesting is considered as a promising approach because it can collect and re-generate power from the surrounding environment. However, its power supply is typically small and unstable, necessitating large batteries and/or frequent backups of intermediate information for process interrupting to nonvolatile memory. Nonvolatile logic circuit technology has a potential ability to smoothly retain their internal states at minimal overhead, enabling efficient operation under unstable and intermittent power conditions. This paper reviews recent progress in nonvolatile logic circuits and architecture technologies based on magnetic tunnel junction devices. It also introduces the latest developments, namely the reference-load sharing scheme and the differential information storing scheme, which realize highly energy-efficient and highly integrated nonvolatile register architectures. The future prospects of intermittent computing enabled by these technologies are also discussed.

  2. Emerging Trends in MTJ-Based Nonvolatile Logic LSI Technology 招待有り

    Masanori Natsui, Takahiro Hanyu

    Extended Abstracts of the 2025 International Conference on Solid State Devices and Materials　2025年9月16日

    出版者・発行元： The Japan Society of Applied Physics

    DOI： 10.7567/ssdm.2025.b-2-01 　

  3. Implementation of an MRAM-Based Edge AI Hardware with a Fine-Grained Power-Gating Technique 査読有り

    Tomohiro Yoneda, Yasuhiro Takako, Akira Tamakoshi, Masanori Natsui, Daisuke Suzuki, Takahiro Hanyu

    2025 IEEE 55th International Symposium on Multiple-Valued Logic (ISMVL)　4-9　2025年6月5日

    出版者・発行元： IEEE

    DOI： 10.1109/ismvl64713.2025.00010 　

  4. Intelligent Power-Gating Technique with Quick Wake-Up/Sleep Functionality for Spintronics-Based Edge Computing Hardware 査読有り

    Fangcen Zhong, Masanori Natsui, Takahiro Hanyu

    2025 IEEE 55th International Symposium on Multiple-Valued Logic (ISMVL)　10-14　2025年6月5日

    出版者・発行元： IEEE

    DOI： 10.1109/ismvl64713.2025.00011 　

  5. Design of a Low-Energy MTJ-Based Nonvolatile Register Based on a Differential Information Storing Scheme 査読有り

    Tomoo Yoshida, Masanori Natsui, Takahiro Hanyu

    2025 IEEE International Symposium on Circuits and Systems (ISCAS)　1-5　2025年5月25日

    出版者・発行元： IEEE

    DOI： 10.1109/iscas56072.2025.11043267 　

  6. Reference-Load Sharing Scheme: An Area- and Energy-Efficient Nonvolatile Register Design Using MTJ Devices 査読有り

    Masanori Natsui, Tomoo Yoshida, Takahiro Hanyu

    IEEE Journal on Exploratory Solid-State Computational Devices and Circuits　11　90-98　2025年

    出版者・発行元： Institute of Electrical and Electronics Engineers (IEEE)

    DOI： 10.1109/jxcdc.2025.3611365 　

    eISSN：2329-9231

  7. Design of an Intermittent-Computing-Oriented Nonvolatile Register With a Switching-Probability-Aware Store-and-Verify Scheme 査読有り

    Masanori Natsui, Takahiro Hanyu

    IEEE Access　13　38104-38114　2025年

    出版者・発行元： Institute of Electrical and Electronics Engineers (IEEE)

    DOI： 10.1109/access.2025.3546590 　

    eISSN：2169-3536

  8. Design of an Energy/Area-Aware MTJ-Based Nonvolatile Register with a Reference-Load Sharing Scheme 査読有り

    Tomoo Yoshida, Masanori Natsui, Takahiro Hanyu

    2024 IEEE 67th International Midwest Symposium on Circuits and Systems (MWSCAS)　1257-1261　2024年8月11日

    出版者・発行元： IEEE

    DOI： 10.1109/mwscas60917.2024.10658712 　

  9. Error-Tolerance-Aware Write-Energy Reduction of MTJ-Based Quantized Neural Network Hardware 査読有り

    Ken ASANO, Masanori NATSUI, Takahiro HANYU

    IEICE Transactions on Information and Systems　E107.D　(8)　958-965　2024年8月1日

    出版者・発行元： Institute of Electronics, Information and Communications Engineers (IEICE)

    DOI： 10.1587/transinf.2023lop0007 　

    ISSN：0916-8532

    eISSN：1745-1361

  10. Design of a High-Speed and Low-Power Threshold Adjustment Unit for Battery-Free Edge Devices 査読有り

    F. Zhong, M. Natsui, T. Hanyu

    IEEE International Joint Conference on Neural Networks (IJCNN)　2024年7月

  11. Error-Tolerant Quantized Neural Network Based on Non-Weighted Arithmetic 査読有り

    M. Natsui, K. Asano, T. Hanyu

    54th IEEE International Symposium on Multiple-Valued Logic (ISMVL2024)　48-52　2024年5月

  12. Error-Sensitivity-Aware Write-Energy Optimization for an MTJ-Based Binarized Neural Network 査読有り

    Ken Asano, Masanori Natsui, Takahiro Hanyu

    2023 30th IEEE International Conference on Electronics, Circuits and Systems (ICECS)　2023年12月4日

    出版者・発行元： IEEE

    DOI： 10.1109/icecs58634.2023.10382768 　

  13. Impact of Spintronics-Based Nonvolatile Hardware for AI Applications 招待有り 査読有り

    T. Hanyu, N. Onizawa, D. Suzuki, M. Natsui

    Extended Abstracts of 2023 International Conference on Solid State Devices and Materials (SSDM2023)　423-424　2023年9月

  14. Challenge of a Low-Power FPGA-Based CNN Accelerator Based on Nonvolatile Logic-in-Memory Circuitry 査読有り

    D. Suzuki, M. Natsui, A. Tamakoshi, Y. Takako, T. Hanyu

    2023 International Symposium on Nonlinear Theory and Its Applications (NOLTA2023)　254-257　2023年9月

  15. Challenge of Energy-Efficient Edge-AI Accelerator Architecture Using Nonvolatile Logic 査読有り

    Natsui Masanori, Takako Yasuhiro, Tamakoshi Akira, Hanyu Takahiro

    2023 International Symposium on Nonlinear Theory and Its Applications (NOLTA2023)　263-264　2023年9月

    DOI： 10.34385/proc.76.B2L-36 　

  16. Design of an Error-Tolerant Nonvolatile Register for Energy-Aware Intermittent Computing 査読有り

    Kaede Sakai, Masanori Natsui, Takahiro Hanyu

    2023 IEEE 66th International Midwest Symposium on Circuits and Systems (MWSCAS)　2023年8月6日

    出版者・発行元： IEEE

    DOI： 10.1109/mwscas57524.2023.10405935 　

  17. Design of a nonvolatile-register-embedded RISC-V CPU with software-controlled data-retention and hardware-acceleration functions 査読有り

    Masanori Natsui, Keisuke Sakamoto, Takahiro Hanyu

    Memories - Materials, Devices, Circuits and Systems　4　100035-100035　2023年7月

    出版者・発行元： Elsevier BV

    DOI： 10.1016/j.memori.2023.100035 　

    ISSN：2773-0646

  18. High-Performance/Low-Area Power-Gating Switch Linear Array for Energy-Efficient LSIs with an Optimum Switch-Timing Control 査読有り

    F. Zhong, M. Natsui, T. Hanyu

    2023 IEEE International Symposium on Circuits and Systems(ISCAS2023)　2023年5月

  19. Write-Energy Reduction of MTJ-Based Quantized Neural-Network Hardware 査読有り

    K. Asano, M. Natsui, T. Hanyu

    53th IEEE International Symposium on Multiple-Valued Logic (ISMVL2023)　7-11　2023年5月

  20. Prospects of Energy-Efficient Edge-AI Accelerator Architecture Using Nonvolatile Logic 査読有り

    M. Natsui, D. Suzuki, Y. Takako, A. Tamakoshi, T. Hanyu

    2022 International Symposium on Nonlinear Theory and Its Applications (NOLTA2022)　136-138　2022年12月

  21. Design of a Low-Power FPGA-Based CNN Accelerator Based on Nonvolatile Logic-in-Memory Circuitry 査読有り

    D. Suzuki, M. Natsui, A. Tamakoshi, Y. Takako, T. Hanyu

    2022 International Symposium on Nonlinear Theory and Its Applications (NOLTA2022)　132　(135)　2022年12月

  22. Energy-Efficient Nonvolatile RISC-V CPU with a Custom Instruction-Controlled Accelerator 査読有り

    K. Sakamoto, M. Natsui, T. Hanyu

    2022 IEEE International Midwest Symposium on Circuits and Systems (MWSCAS2022)　28-31　2022年8月

  23. Operation-Condition-Aware Dynamic Power Gating for Nonvolatile LSIs

    F. Zhong, M. Natsui, T. Hanyu

    31st International Workshop on Post-Binary ULSI Systems　6　2022年5月

  24. Dynamic activation of power-gating-switch configuration for highly reliable nonvolatile large-scale integrated circuits 査読有り

    Fangcen Zhong, Masanori Natsui, Takahiro Hanyu

    JAPANESE JOURNAL OF APPLIED PHYSICS　61　(SC)　2022年5月

    DOI： 10.35848/1347-4065/ac461a 　

    ISSN：0021-4922

    eISSN：1347-4065

  25. Dynamic Power-Gating-Switch Control Technique and Its Application to an Energy-Efficient Embedded STT-MRAM 査読有り

    F. Zhong, M. Natsui, and T. Hanyu

    Extended Abstracts of 2021 International Conference on Solid State Devices and Materials (SSDM2021)　672-673　2021年9月

  26. 不揮発記憶機能が拓く新概念ロジックLSI設計技術とその将来展望 招待有り 査読有り

    夏井雅典, 羽生貴弘

    電子情報通信学会論文誌C　J104-C　(6)　185-192　2021年6月

    ISSN：1881-0217

  27. Design of a highly reliable nonvolatile flip-flop incorporating a common-mode write error detection capability 査読有り

    Masanori Natsui, Gensei Yamagishi, Takahiro Hanyu

    Japanese Journal of Applied Physics　60　(SB)　SBBB02-SBBB02　2021年5月1日

    出版者・発行元： IOP Publishing

    DOI： 10.35848/1347-4065/abdcb0 　

    ISSN：0021-4922

    eISSN：1347-4065

  28. Dual-Port SOT-MRAM Achieving 90-MHz Read and 60-MHz Write Operations Under Field-Assistance-Free Condition 査読有り

    Masanori Natsui, Akira Tamakoshi, Hiroaki Honjo, Toshinari Watanabe, Takashi Nasuno, Chaoliang Zhang, Takaho Tanigawa, Hirofumi Inoue, Masaaki Niwa, Toru Yoshiduka, Yasuo Noguchi, Mitsuo Yasuhira, Yitao Ma, Hui Shen, Shunsuke Fukami, Hideo Sato, Shoji Ikeda, Hideo Ohno, Tetsuo Endoh, Takahiro Hanyu

    IEEE Journal of Solid-State Circuits　56　(4)　1116-1128　2021年4月

    出版者・発行元： Institute of Electrical and Electronics Engineers (IEEE)

    DOI： 10.1109/jssc.2020.3039800 　

    ISSN：0018-9200

    eISSN：1558-173X

  29. 不揮発ロジックLSIのパワーゲーティングスイッチ制御技術に関する一検討

    ZHONG Fangcen, 夏井雅典, 羽生貴弘

    電子情報通信学会技術研究報告(Web)　120　(234(VLD2020 11-38))　100　2021年2月

    ISSN：2432-6380

  30. Systematic Design Flow for Realizing MTJ-Based Nonvolatile FPGAs 査読有り

    Y. Takako, D. Suzuki, M. Natsui, T. Hanyu

    Extended Abstracts of 2020 International Conference on Solid State Devices and Materials (SSDM2020)　93-94　2020年9月

  31. Design of a Magnetic-Tunnel-Junction-Based Nonvolatile Flip-Flop with Common-Mode Write Error Detection 査読有り

    G. Yamagishi, M. Natsui, T. Hanyu

    Extended Abstracts of 2020 International Conference on Solid State Devices and Materials (SSDM2020)　87-88　2020年9月

  32. Dual-Port Field-Free SOT-MRAM Achieving 90-MHz Read and 60-MHz Write Operations under 55-nm CMOS Technology and 1.2-V Supply Voltage 査読有り

    M. Natsui, A. Tamakoshi, H. Honjo, T. Watanabe, T. Nasuno, C. Zhang, T. Tanigawa, H. Inoue, M. Niwa, T. Yoshiduka, Y. Noguchi, M. Yasuhira, Y. Ma, H. Shen, S. Fukami, H. Sato, S. Ikeda, H. Ohno, T. Endoh, T. Hanyu

    VLSI Symposium　2020-June　2020年6月

    DOI： 10.1109/VLSICircuits18222.2020.9162774 　

  33. Impact of MTJ-based nonvolatile circuit techniques for energy-efficient binary neural network hardware 査読有り

    Masanori Natsui, Tomoki Chiba, Takahiro Hanyu

    Japanese Journal of Applied Physics　59　(5)　050602-050602　2020年5月1日

    出版者・発行元： IOP Publishing

    DOI： 10.35848/1347-4065/ab82ae 　

    ISSN：0021-4922

    eISSN：1347-4065

  34. First demonstration of field-free SOT-MRAM with 0.35 ns write speed and 70 thermal stability under 400℃ thermal tolerance by canted SOT structure and its advanced patterning/SOT channel technology 査読有り

    International Electron Device Meeting　2019-December　2019年12月

    DOI： 10.1109/IEDM19573.2019.8993443 　

    ISSN：0163-1918

  35. MTJ-Based Nonvolatile Logic-in-Memory Circuit with Feedback-Type Equal-Resistance Sensing Mechanism for Ternary Neural Network Hardware 査読有り

    IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference　2019年10月

  36. Nonvolatile Logic LSI Design Technology and Its Application to AI Hardware 招待有り

    夏井 雅典

    2019 International Conference on Solid State Devices and Materials (SSDM2019),Short Courses　2019年9月

  37. A 47.14μW 200MHz MOS/MTJ-Hybrid Nonvolatile Microcontroller Unit Embedding STT-MRAM and FPGA for IoT Applications 査読有り

    IEEE Journal of Solid State Circuits (JSSC)　54　(11)　2991-3004　2019年8月

  38. Design of a Current-Mode Linear-Sum-Based Bitcounting Circuit with an MTJ-Based Compensator for Binarized Neural Networks 査読有り

    Proceedings of the 49th International Symposium on Multiple-Valued Logic (ISMVL)　91-96　2019年5月

  39. Design of an Energy-Efficient XNOR Gate Based on MTJ-Based Nonvolatile Logic-in-Memory Architecture for Binary Neural Network Hardware 査読有り

    Japanese Journal of Applied Physics (JJAP)　58　(SB)　SBBB01-1-SBBB01-7　2019年4月

  40. An FPGA-Accelerated Fully Nonvolatile Microcontroller Unit for Sensor-Node Applications in 40nm CMOS/MTJHybrid Technology Achieving 47.14μW Operation at 200MHz 査読有り

    2019 IEEE International Solid-State Circuits Conference (ISSCC2019)　62　202-203　2019年2月

    ISSN：0193-6530

  41. Design of MTJ-Based Nonvolatile Logic Gates for Quantized Neural Networks 査読有り

    Microelectronics Journal　82　13-21　2018年12月

  42. MTJ-Based Nonvolatile Ternary Logic Gate for Quantized Convolutional Neural Networks 査読有り

    M. Natsui, T. Chiba, T. Hanyu

    IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference　2 pages　2018年10月

  43. MTJ-Based Nonvolatile Logic Gate for Binarized Convolutional Neural Networks and Its Impact 査読有り

    M. Natsui, T. Chiba, T. Hanyu

    Extended Abstracts of 2018 International Conference on Solid State Devices and Materials (SSDM2018)　109-110　2018年9月

  44. MTJ-based nonvolatile logic LSI for ultra low-power and highly dependable computing 招待有り

    Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    China Semiconductor Technology International Conference 2018, CSTIC 2018　1-4　2018年5月29日

    出版者・発行元： Institute of Electrical and Electronics Engineers Inc.

    DOI： 10.1109/CSTIC.2018.8369189 　

  45. Systematic Intrusion Detection Technique for In-Vehicle Network Based on Time-Series Feature Extraction 査読有り

    H. Suda, M. Natsui, T. Hanyu

    48th IEEE International Symposium on Multiple-Valued Logic (ISMVL2018)　56-61　2018年5月

  46. Data-Stream-Aware Computing for Highly Dependable VLSI Systems

    M. Natsui, H. Suda, T. Hanyu

    The 5th International Symposium on Brainware LSI　8　2018年2月

  47. Design of a memory-access controller with 3.71-times-enhanced energy efficiency for Internet-of-Things-oriented nonvolatile microcontroller unit 査読有り

    M. Natsui, T. Hanyu

    Japanese Journal of Applied Physics　57　(4S)　04FN03-1-04FN03-5　2018年

  48. Energy-Efficient High-Performance Nonvolatile VLSI Processor with a Temporary-Data Reuse Technique 査読有り

    M. Natsui, T. Hanyu

    2017 International Conference on Solid State Devices and Materials (SSDM2017)　977-978　2017年9月

  49. Energy-Efficient Data-Access Technique for an Ultra Low-Power Nonvolatile Microcontroller Unit

    M. Natsui, T. Hanyu

    3rd ImPACT International Symposium on Spintronic Memory, Circuit and Storage　57　2017年9月

  50. Origin of variation of shift field via annealing at 400◦C in a perpendicular-anisotropy magnetic tunnel junction with [Co/Pt]-multilayers based synthetic ferrimagnetic reference layer 査読有り

    Takahiro Hanyu, Tetsuo Endoh, Daisuke Suzuki, Hiroki Koike, Yitao Ma, Naoya Onizawa, Masanori Natsui, Shoji Ikeda, Hideo Ohno

    AIP Advances　7　(5)　055913-1-055913-5　2017年5月

    DOI： 10.1063/1.4973946 　

    ISSN：2158-3226

  51. Design of a variation-resilient single-ended non-volatile six-input lookup table circuit with a redundant-magnetic tunnel junction-based active load for smart Internet-of-things applications 査読有り

    D. Suzuki, M. Natsui, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

    ELECTRONICS LETTERS　53　(7)　2017年3月

    DOI： 10.1049/el.2016.4233 　

    ISSN：0013-5194

    eISSN：1350-911X

  52. Design of a Variation-Resilient Single-Ended Nonvolatile 6-Input Lookup Table Circuit with a Redundant-MTJ-Based Active Load for Smart IoT Applications 査読有り

    D. Suzuki, M. Natsui, A. Mochizuki, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

    IET Electronics Letters　53　(7)　456-458　2017年3月

  53. Fabrication of an MTJ-Based Nonvolatile Logic-in-Memory LSI with Content-Aware Write Error Masking Scheme Achieving 92% Storage Capacity and 79% Power Reduction 査読有り

    M. Natsui, A. Tamakoshi, T. Endoh, H. Ohno, T. Hanyu

    Japanese Journal of Applied Physics　04CN01-1-04CN01-5　2017年3月

  54. Fabrication of a magnetic-tunnel-junction-based nonvolatile logic-in-memory LSI with content-aware write error masking scheme achieving 92% storage capacity and 79% power reduction

    Natsui Masanori, Tamakoshi Akira, Endoh Tetsuo, Ohno Hideo, Hanyu Takahiro

    Jpn. J. Appl. Phys.　56　(4)　04CN01　2017年2月16日

    出版者・発行元： Institute of Physics

    DOI： 10.7567/JJAP.56.04CN01 　

    ISSN：0021-4922

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    A magnetic-tunnel-junction (MTJ)-based video coding hardware with an MTJ-write-error-rate relaxation scheme as well as a nonvolatile storage capacity reduction technique is designed and fabricated in a 90 nm MOS and 75 nm perpendicular MTJ process. The proposed MTJ-oriented dynamic error masking scheme suppresses the effect of write operation errors on the operation result of LSI, which results in the increase in an acceptable MTJ write error rate up to 7.8 times with less than 6% area overhead, while achieving 79% power reduction compared with that of the static-random-access-memory-based one.

  55. Fabrication of an MTJ-Based Nonvolatile Logic-in-Memory LSI with Content-Aware Write Error Masking Scheme Achieving 92% Storage Capacity and 79% Power Reduction 査読有り

    Masanori Natsui, Akira Tamakoshi, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    Japanese Journal of Applied Physics　56　(4S)　04CN01-1-04CN01-5　2017年2月

  56. 脳型計算に基づく車載ネットワークの不正侵入検出法

    須田 拓樹, 夏井 雅典, 羽生 貴弘

    電気関係学会東北支部連合大会講演論文集　2017　60-60　2017年

    出版者・発行元： 電気関係学会東北支部連合大会実行委員会

    DOI： 10.11528/tsjc.2017.0_60 　

  57. Three-Terminal MTJ-Based Nonvolatile Logic Circuits with Self-Terminated Writing Mechanism for Ultra-Low-Power VLSI Processor 査読有り

    Takahiro Hanyu, Daisuke Suzuki, Naoya Onizawa, Masanori Natsui

    PROCEEDINGS OF THE 2017 DESIGN, AUTOMATION & TEST IN EUROPE CONFERENCE & EXHIBITION (DATE)　548-553　2017年

    ISSN：1530-1591

  58. Beyond MRAM: Nonvolatile Logic-in-Memory VLSI 査読有り

    Takahiro Hanyu, Tetsuo Endoh, Shoji Ikeda, Tadahiko Sugibayashi, Naoki Kasai, Daisuke Suzuki, Masanori Natsui, Hiroki Koike, Hideo Ohno

    Introduction to Magnetic Random-Access Memory　199-229　2016年11月26日

    出版者・発行元： wiley

    DOI： 10.1002/9781119079415.ch7 　

  59. Standby-Power-Free Integrated Circuits Using MTJ-Based VLSI Computing 査読有り

    Takahiro Hanyu, Tetsuo Endoh, Daisuke Suzuki, Hiroki Koike, Yitao Ma, Naoya Onizawa, Masanori Natsui, Shoji Ikeda, Hideo Ohno

    PROCEEDINGS OF THE IEEE　104　(10)　1844-1863　2016年10月

    DOI： 10.1109/JPROC.2016.2574939 　

    ISSN：0018-9219

    eISSN：1558-2256

  60. Highly Reliable MTJ-Based Nonvolatile Logicin-Memory LSI with Content-Aware Write Error Masking Scheme 査読有り

    M.Natsui, A.Tamakoshi, T.Endoh, H.Ohno, T.Hanyu

    International Conference on Solid State Devices and Materials (SSDM)　B-2-03　77-78　2016年9月26日

  61. Highly Reliable MTJ-Based Motion-Vector Prediction Unit with Dynamic Write Error Masking Scheme 査読有り

    Masanori Natsui, Akira Tamakoshi, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    Proc. of 2016 International Conference on Solid State Devices and Materials　77-78　2016年9月

  62. Stochastic behavior-considered VLSI CAD environment for MTJ/MOS-hybrid microprocessor design 査読有り

    M. Natsui, A. Tamakoshi, A. Mochizuki, H. Koike, H. Ohno, T. Endoh, T. Hanyu

    Proceedings - IEEE International Symposium on Circuits and Systems　2016-　1878-1881　2016年7月29日

    出版者・発行元： Institute of Electrical and Electronics Engineers Inc.

    DOI： 10.1109/ISCAS.2016.7538938 　

    ISSN：0271-4310

  63. Brain-Inspired Computing for Variation-Resilient VLSI System

    M. Natsui, N. Sugaya, T.Hanyu

    The 3rd International Symposium on Brainware LSI　2　2016年2月

  64. Approximate Computingに基づく脳型LSIの高精度・省電力・省面積実装技術の一考察

    加藤 健太郎, 夏井 雅典, 羽生 貴弘

    電気関係学会東北支部連合大会講演論文集　2016　40-40　2016年

    出版者・発行元： 電気関係学会東北支部連合大会実行委員会

    DOI： 10.11528/tsjc.2016.0_40 　

  65. Context-Based Error Correction Scheme Using Recurrent Neural Network for Resilient and Efficient Intra-Chip Data Transmission 査読有り

    Naoto Sugaya, Masanori Natsui, Takahiro Hanyu

    2016 IEEE 46TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL 2016)　72-77　2016年

    DOI： 10.1109/ISMVL.2016.42 　

    ISSN：0195-623X

  66. Stochastic Behavior-Considered VLSI CAD Environment for MTJ/MOS-Hybrid Microprocessor Design 査読有り

    M. Natsui, A. Tamakoshi, A. Mochizuki, H. Koike, H. Ohno, T. Endoh, T. Hanyu

    2016 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS)　1878-1881　2016年

    DOI： 10.1109/ISCAS.2016.7538938 　

    ISSN：0271-4302

  67. A Study of a Top-Down Error Correction Technique Using Recurrent-Neural-Network-Based Learning 査読有り

    Masanori Natsui, Naoto Sugaya, Takahiro Hanyu

    2016 14TH IEEE INTERNATIONAL NEW CIRCUITS AND SYSTEMS CONFERENCE (NEWCAS)　4112-1-4112-4　2016年

    DOI： 10.1109/NEWCAS.2016.7604786 　

    ISSN：2472-467X

  68. MTJ素子を活用した高性能・高信頼VLSI設計技術 招待有り 査読有り

    夏井雅典, 鈴木大輔, 池田正二, 遠藤哲郎, 大野英男, 羽生貴弘

    応用物理学会スピントロニクス研究会・日本磁気学会スピンエレクトロニクス専門研究会・日本磁気学会ナノマグネティックス専門研究会共同主催研究会　2015年11月12日

  69. 不揮発ロジックインメモリアーキテクチャとその低電力VLSIシステムへの応用 招待有り 査読有り

    羽生貴弘, 鈴木大輔, 望月明, 夏井雅典, 鬼沢直哉, 杉林直彦, 池田正二, 遠藤哲郎, 大野英男

    集積回路研究会　115　(6(ICD2015 1-15))　2015年4月17日

    ISSN：0913-5685

  70. Nonvolatile Logic-in-Memory LSI Using Cycle-Based Power Gating and its Application to Motion-Vector Prediction 査読有り

    Masanori Natsui, Daisuke Suzuki, Noboru Sakimura, Ryusuke Nebashi, Yukihide Tsuji, Ayuka Morioka, Tadahiko Sugibayashi, Sadahiko Miura, Hiroaki Honjo, Keizo Kinoshita, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    IEEE JOURNAL OF SOLID-STATE CIRCUITS　50　(2)　476-489　2015年2月

    DOI： 10.1109/JSSC.2014.2362853 　

    ISSN：0018-9200

    eISSN：1558-173X

  71. リカレントニューラルネットワークに基づく時系列データ誤り訂正技術とその応用

    菅谷 直登, 夏井 雅典, 羽生 貴弘

    電気関係学会東北支部連合大会講演論文集　2015　93-93　2015年

    出版者・発行元： 電気関係学会東北支部連合大会実行委員会

    DOI： 10.11528/tsjc.2015.0_93 　

  72. Fabrication of a 3000-6-Input-LUTs Embedded and Block-Level Power-Gated Nonvolatile FPGA Chip Using p-MTJ-Based Logic-in-Memory Structure 査読有り

    D. Suzuki, M. Natsui, A. Mochizuki, S. Miura, H. Honjo, H. Sato, S. Fukami, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

    2015 SYMPOSIUM ON VLSI CIRCUITS (VLSI CIRCUITS)　2015-August　7223644　2015年

    DOI： 10.1109/VLSIT.2015.7223644 　

  73. Spintronics-Based Nonvolatile Logic-in-Memory Architecture Towards an Ultra-Low-Power and Highly Reliable VLSI Computing Paradigm 招待有り 査読有り

    Takahiro Hanyu, Daisuke Suzuki, Naoya Onizawa, Shoun Matsunaga, Masanori Natsui, Akira Mochizuki

    2015 DESIGN, AUTOMATION & TEST IN EUROPE CONFERENCE & EXHIBITION (DATE)　1006-+　2015年

    ISSN：1530-1591

  74. Write-Operation Frequency Reduction for Nonvoratile Logic LSI with a Short Break-Even Time 査読有り

    Takeaki Akutsu, Masanori Natsui, Takahiro Hanyu

    2015 IEEE 45TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC　152-157　2015年

    DOI： 10.1109/ISMVL.2015.18 　

    ISSN：0195-623X

  75. Fabrication of a 3000-6-Input-LUTs Embedded and Block-Level Power-Gated Nonvolatile FPGA Chip Using p-MTJ-Based Logic-in-Memory Structure 査読有り

    D. Suzuki, M. Natsui, A. Mochizuki, S. Miura, H. Honjo, H. Sato, S. Fukami, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

    2015 SYMPOSIUM ON VLSI TECHNOLOGY (VLSI TECHNOLOGY)　172-173　2015年

  76. Challenge of MTJ-Based Nonvolatile Logic-in Memory Architecture for L ltra Low-Power and. Highly Dependable VLSI Computing 招待有り

    Takahiro Hanyu, Masanori Natsui, Daisuke Suzuki, Akira Mochizuk, Naoya Onizawa, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno

    2015 IEEE SOI-3D-SUBTHRESHOLD MICROELECTRONICS TECHNOLOGY UNIFIED CONFERENCE (S3S)　57-59　2015年

    DOI： 10.1109/S3S.2015.7333502 　

  77. Cost-Efficient Self-Terminated Write Driver for Spin-Transfer-Torque RAM and Logic 査読有り

    Daisuke Suzuki, Masanori Natsui, Akira Mochizuki, Takahiro Hanyu

    IEEE TRANSACTIONS ON MAGNETICS　50　(11)　3402104~1-3402104~4　2014年11月

    DOI： 10.1109/TMAG.2014.2322387 　

    ISSN：0018-9464

    eISSN：1941-0069

  78. Analysis of single-event upset of magnetic tunnel junction used in spintronic circuits caused by radiation-induced current 査読有り

    N. Sakimura, R. Nebashi, M. Natsui, H. Ohno, T. Sugibayashi, T. Hanyu

    JOURNAL OF APPLIED PHYSICS　115　(17)　17B748-1-17B748-2　2014年5月

    DOI： 10.1063/1.4869287 　

    ISSN：0021-8979

    eISSN：1089-7550

  79. Design and fabrication of a perpendicular magnetic tunnel junction based nonvolatile programmable switch achieving 40% less area using shared-control transistor structure 査読有り

    D. Suzuki, M. Natsui, A. Mochizuki, S. Miura, H. Honjo, K. Kinoshita, S. Fukami, H. Sato, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

    JOURNAL OF APPLIED PHYSICS　115　(17)　17B742-1-17B742-3　2014年5月

    DOI： 10.1063/1.4868332 　

    ISSN：0021-8979

    eISSN：1089-7550

  80. 全文検索システム向け階層的パワーゲーティングを活用した低エネルギー不揮発TCAMエンジンチップ 査読有り

    松永翔雲, 崎村昇, 根橋竜介, 杉林直彦(N, 夏井雅典, 望月明, 遠藤哲郎, 大野英男, 羽生貴弘

    信学技報　114　(13)　39-44　2014年4月17日

    ISSN：0913-5685

  81. Optimally Self-Terminated Compact Switching Circuit Using Continuous Voltage Monitoring Achieving High Read Margin for STT MRAM and Logic 査読有り

    Daisuke Suzuki, Masanori Natsui, Akira Mochizuki, Takahiro Hanyu

    IEEE Intermag 2014　2506-2507　2014年3月

  82. Design and Evaluation of a 67% Area-Less 64-Bit Parallel Reconfigurable 6-Input Nonvolatile Logic Element Using Domain-Wall Motion Devices 査読有り

    Daisuke Suzuki, Masanori Natsui, Akira Mochizuki, Takahiro Hanyu

    Japanese Journal of Applied Physics (JJAP)　53　(45)　04EM03-1-04EM03-5　2014年2月

    出版者・発行元： Institute of Physics

    DOI： 10.7567/JJAP.53.04EM03 　

    ISSN：0021-4922

  83. Variation-effect analysis of MTJ-based multiple-valued programmable resistors 査読有り

    Masanori Natsui, Takahiro Hanyu

    Proceedings of The International Symposium on Multiple-Valued Logic　243-247　2014年

    出版者・発行元： IEEE Computer Society

    DOI： 10.1109/ISMVL.2014.50 　

    ISSN：0195-623X

  84. Fabrication of a MTJ-Based Multilevel Resistor Towards Process-Variaton-Resilient Logic LSI 査読有り

    Masanori Natsui, Takahiro Hanyu

    2014 IEEE 12TH INTERNATIONAL NEW CIRCUITS AND SYSTEMS CONFERENCE (NEWCAS)　468-471　2014年

    DOI： 10.1109/NEWCAS.2014.6934084 　

    ISSN：2472-467X

  85. A compact low-power nonvolatile flip-flop using domain-wall-motion-device-based single-ended structure 査読有り

    Daisuke Suzuki, Noboru Sakimura, Masanori Natsui, Akira Mochizuki, Tadahiko Sugibayashi, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    IEICE ELECTRONICS EXPRESS　11　(13)　20140296-1-20140296-11　2014年

    DOI： 10.1587/elex.11.20140296 　

    ISSN：1349-2543

  86. Challenge of MOS/MTJ-Hybrid Nonvolatile Logic-in-Memory Architecture in Dark-Silicon Era 招待有り 査読有り

    Takahiro Hanyu, Daisuke Suzuki, Akira Mochizuki, Masanori Natsui, Naoya Onizawa, Tadahiko Sugibayashi, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno

    2014 IEEE INTERNATIONAL ELECTRON DEVICES MEETING (IEDM)　28.2.1-28.2.3　2014年

    DOI： 10.1109/IEDM.2014.7047124 　

  87. Fabrication of a magnetic tunnel junction-based 240-tile nonvolatile field-programmable gate array chip skipping wasted write operations for greedy power-reduced logic applications 査読有り

    Daisuke Suzuki, Masanori Natsui, Akira Mochizuki, Sadahiko Miura, Hiroaki Honjo, Keizo Kinoshita, Hideo Sato, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    IEICE Electronics Express　10　(23)　20130772　2013年11月21日

    DOI： 10.1587/elex.10.20130772 　

    ISSN：1349-2543

  88. Fabrication of a Perpendicular-MTJ-Based Compact Nonvolatile Programmable Switch Using Shared-Write-Control-Transistor Structure 査読有り

    D. Suzuki, M. Natsui, A. Mochizuki, S. Miura, H. Honjo, K. Kinoshita, H. Sato, S. Fukami, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

    Abst. 58th Annual Conference on Magnetism and Magnetic Materials　233　2013年11月

  89. Design of a Three-Terminal MTJ-Based Nonvolatile Logic Element with a 2-ns 64-Bit-Parallel Reconfiguration Capability 査読有り

    D. Suzuki, M. Natsui, A. Mochizuki, T. Hanyu

    Ext. Abstr. 2013 Int. Conf. Solid-State Devices and Materials　386-387　2013年9月

  90. Fabrication of a 99%-Energy-Less Nonvolatile Multi-Functional CAM Chip Using Hierarchical Power Gating for a Massively-Parallel Full-Text-Search Engine 査読有り

    S. Matsunaga, N. Sakimura, R. Nebashi, Y. Tsuji, A. Morioka, T. Sugibayashi, S. Miura, H. Honjo, K. Kinoshita, H. Sato, S. Fukami, M. Natsui, A. Mochizuki, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

    2013 Symposium on VLSI Circuits Digest of Technical Papers　114　(13(ICD2014 1-18))　106-107　2013年6月

    ISSN：0913-5685

  91. A 71%-Area-Reduced Six-Input Nonvolatile Lookup-Table Circuit Using a Three-Terminal Magnetic-Tunnel-Junction-Based Single-Ended Structure 査読有り

    Daisuke Suzuki, Yuhui Lin, Masanori Natsui, Takahiro Hanyu

    JAPANESE JOURNAL OF APPLIED PHYSICS　52　(4)　04CM04-1-04CM04-6　2013年4月

    DOI： 10.7567/JJAP.52.04CM04 　

    ISSN：0021-4922

    eISSN：1347-4065

  92. MTJ/MOS-hybrid logic-circuit design flow for nonvolatile logic-in-memory LSI 査読有り

    Masanori Natsui, Takahiro Hanyu, Noboru Sakimura, Tadahiko Sugibayashi

    Proceedings - IEEE International Symposium on Circuits and Systems　105-108　2013年

    DOI： 10.1109/ISCAS.2013.6571793 　

    ISSN：0271-4310

  93. Design of Process-Variation-Resilient Analog Basic Components Using Magnetic-Tunnel-Junction Devices 査読有り

    Masanori Natsui, Takahiro Hanyu

    JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING　21　(5-6)　597-608　2013年

    ISSN：1542-3980

  94. Design and Fabrication of a Perpendicular-MTJ-Based Nonvolatile Programmable Switch Achieving 40% Less Area Using Shared-Control Transistor Structure 査読有り

    D. Suzuki, M. Natsui, A. Mochizuki, S. Miura, H. Honjo, K. Kinoshita, S. Fukamai, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

    Journal of Applied Physics　115　(17)　17B742-1-17B742-3　2013年

    DOI： 10.1063/1.4868332 　

  95. MTJ/MOS-Hybrid Logic-Circuit Design Flow for Nonvolatile Logic-in-Memory LSI 査読有り

    Masanori Natsui, Takahiro Hanyu, Noboru Sakimura, Tadahiko Sugibayashi

    2013 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS)　105-108　2013年

    DOI： 10.1109/ISCAS.2013.6571793 　

    ISSN：0271-4302

  96. Design and Evaluation of a Differential Switching Gate for Low-Voltage Applications 査読有り

    Masanori Natsui, Kiyohiro Kashiuchi, Takahiro Hanyu

    2013 IEEE 43RD INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL 2013)　146-151　2013年

    DOI： 10.1109/ISMVL.2013.23 　

    ISSN：0195-623X

  97. Nonvolatile Logic-in-Memory Array Processor in 90nm MTJ/MOS Achieving 75% Leakage Reduction Using Cycle-Based Power Gating 査読有り

    Masanori Natsui, Daisuke Suzuki, Noboru Sakimura, Ryusuke Nebashi, Yukihide Tsuji, Ayuka Morioka, Tadahiko Sugibayashi, Sadahiko Miura, Hiroaki Honjo, Keizo Kinoshita, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    2013 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE DIGEST OF TECHNICAL PAPERS (ISSCC)　56　194-+　2013年

    DOI： 10.1109/ISSCC.2013.6487696 　

    ISSN：0193-6530

  98. Design of a Compact Nonvolatile Lookup-Table Circuit Using Three-Terminal Magnetic-Tunnel-Junction-Based Single-Ended Structure 査読有り

    D. Suzuki, Y. Lin, M. Natsui, T. Hanyu

    Ext. Abstr. Solid-State Devices and Materials (SSDM)　392-393　2012年9月

  99. Six-input lookup table circuit with 62% fewer transistors using nonvolatile logic-in-memory architecture with series/parallel-connected magnetic tunnel junctions 査読有り

    D. Suzuki, M. Natsui, T. Endoh, H. Ohno, T. Hanyu

    JOURNAL OF APPLIED PHYSICS　111　(7)　07E318-1-07E318-3　2012年4月

    DOI： 10.1063/1.3672411 　

    ISSN：0021-8979

    eISSN：1089-7550

  100. Design of a 270ps-access 7-transistor/2-magnetic-tunnel-junction cell circuit for a high-speed-search nonvolatile ternary content-addressable memory 査読有り

    Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    JOURNAL OF APPLIED PHYSICS　111　(7)　07E336-1-07E336-3　2012年4月

    DOI： 10.1063/1.3677875 　

    ISSN：0021-8979

    eISSN：1089-7550

  101. Design of a Compact Nonvolatile 4-Input Logic Element Using a Magnetic-Tunnel-Junction and Metal-Oxide-Semiconductor Hybrid Structure 査読有り

    Daisuke Suzuki, Masanori Natsui, Tetsuo, Endoh, Hideo Ohno, Takahiro Hanyu

    Japanese Journal of Applied Physics　51　(4)　04DM02-1-04DM02-5　2012年4月

    出版者・発行元： The Japan Society of Applied Physics

    DOI： 10.1143/JJAP.51.04DM02 　

    ISSN：0021-4922

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    A nonvolatile logic element (NV-LE) using a magnetic tunnel junction (MTJ) and metal--oxide--semiconductor (MOS)-hybrid structure is proposed for a high-density field-programmable gate array with an instant-on capability. Since the output current level of a multiplexer tree including MTJ devices is directly evaluated and amplified by a single differential amplifier on the final stage of the LUT circuit, the number of wasted sense amplifiers is greatly reduced and a compact 4-input NV-LE can be implemented. Moreover, the use of dynamic current-mode logic based circuitry makes it possible a high-speed operation with low-active power dissipation due to the elimination of steady current-path. In fact, the proposed 4-input NV-LE reduces transistor counts to 63% with no performance degradation compared to those of a conventional complementary-MOS-based implementation.

  102. Design of a Nine-Transistor/Two-Magnetic-Tunnel-Junction-Cell-Based Low-Energy Nonvolatile Ternary Content-Addressable Memory 査読有り

    Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    JAPANESE JOURNAL OF APPLIED PHYSICS　51　(2)　02BM06-1-02BM06-5　2012年2月

    DOI： 10.1143/JJAP.51.02BM06 　

    ISSN：0021-4922

  103. Design of an MTJ-Based Variation-Resilient Basic Gate of Differential Logic

    金 榮槿, 夏井 雅典, 羽生 貴弘

    電気関係学会東北支部連合大会講演論文集　2012　7-7　2012年

    出版者・発行元： 電気関係学会東北支部連合大会実行委員会

    DOI： 10.11528/tsjc.2012.0_7 　

  104. Low-Energy Pipelined Multiple-Valued Current-Mode Circuit Based on Current-Level Control Technique 査読有り

    Masanori Natsui, Takashi Arimitsu, Takahiro Hanyu

    JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING　19　(1-3)　219-231　2012年

    ISSN：1542-3980

  105. Implementation of a Perpendicular MTJ-Based Read-Disturb-Tolerant 2T-2R Nonvolatile TCAM Based on a Reversed Current Reading Scheme 査読有り

    S. Matsunaga, M. Natsui, S. Ikeda, K. Miura, T. Endoh, H. Ohno, T. Hanyu

    2012 17TH ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE (ASP-DAC)　475-476　2012年

    DOI： 10.1109/ASPDAC.2012.6164998 　

    ISSN：2153-6961

  106. Process-Variation-Resilient OTA Using MTJ-Based Multi-Level Resistance Control 査読有り

    Masanori Natsui, Takaaki Nagashima, Takahiro Hanyu

    2012 42ND IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL)　214-219　2012年

    DOI： 10.1109/ISMVL.2012.52 　

    ISSN：0195-623X

  107. Variation-Resilient Current-Mode Logic Circuit Design Using MTJ Devices 査読有り

    Youngkeun Kim, Masanori Natsui, Takahiro Hanyu

    2012 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS 2012)　2705-2708　2012年

    DOI： 10.1109/ISCAS.2012.6271866 　

    ISSN：0271-4302

  108. Scalable Serial-Configuration Scheme for MTJ/MOS-Hybrid Variation-Resilient VLSI System 査読有り

    Masanori Natsui, Takahiro Hanyu

    2012 IEEE 10TH INTERNATIONAL NEW CIRCUITS AND SYSTEMS CONFERENCE (NEWCAS)　97-100　2012年

    DOI： 10.1109/NEWCAS.2012.6328965 　

    ISSN：2472-467X

  109. Area-Efficient LUT Circuit Design Based on Asymmetry of MTJ's Current Switching for a Nonvolatile FPGA 査読有り

    Daisuke Suzuki, Masanori Natsui, Takahiro Hanyu

    2012 IEEE 55TH INTERNATIONAL MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS (MWSCAS)　334-337　2012年

    DOI： 10.1109/MWSCAS.2012.6292025 　

    ISSN：1548-3746

  110. Design of a 270ps-Access 7T-2MTJ-Cell Nonvolatile Ternary Content-Addressable Memory 査読有り

    Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    56th Annual Conference on Magnetism and Magnetic Materials(MMM2011)　479-479　2011年11月

  111. 50%-Transistor-Less Standby-Power-Free 6-input LUT Circuit Using Redundant MTJ-Based Nonvolatile Logic-in-Memory Architecture 査読有り

    Daisuke Suzuki, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    56th Annual Conference on Magnetism and Magnetic Materials(MMM2011)　480-480　2011年11月

  112. MTJ-Based Optimal Vth-Tuning Technique for a Process-Variation-Aware VLSI processor 査読有り

    Masanori Natsui, Kim Yong Kun, Takahiro Hanyu

    56th Annual Conference on Magnetism and Magnetic Materials(MMM2011)　480-481　2011年11月

  113. Evaluation of Vth-Variation Effect on Multiple-Valued Current-Mode Circuits

    Kiyohiro Kashiuchi, Masanori Natsui, Takahiro Hanyu

    Japan-China-Korea Conference on Electronics & Communications 2011 (GWEI''11)　157-157　2011年10月

  114. A Compact Nonvolatile Logic Element Using an MTJ/MOS-Hybrid Structure 査読有り

    Daisuke Suzuki, Masanori Natsui, Hideo Ohno, Takahiro Hanyu

    2011 International Conference on Solid State Devices and Materials (SSDM)　1464-1465　2011年9月

  115. High-Speed-Search Nonvolatile TCAM Using MTJ Devices 査読有り

    Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    2011 International Conference on Solid State Devices and Materials (SSDM)　454-455　2011年9月

  116. Design and Fabrication of a One-Transistor/One-Resistor Nonvolatile Binary Content-Addressable Memory Using Perpendicular Magnetic Tunnel Junction Devices with a Fine-Grained Power-Gating Scheme 査読有り

    Shoun Matsunaga, Masanori Natsui, Shoji Ikeda, Katsuya Miura, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    JAPANESE JOURNAL OF APPLIED PHYSICS　50　(6)　063004-1-063004-7　2011年6月

    DOI： 10.1143/JJAP.50.063004 　

    ISSN：0021-4922

  117. Fully Parallel 6T-2MTJ Nonvolatile TCAM with Single-Transistor-Based Self Match-Line Discharge Control 査読有り

    Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Shunsuke Fukami, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    2011 Symposium on VLSI Circuits, Digest of Technical Papers　298-299　2011年6月

  118. 不揮発性ロジックインメモリアーキテクチャが拓く新概念VLSI設計パラダイム 招待有り

    夏井雅典, 羽生貴弘

    LSIとシステムのワークショップ2011　65-70　2011年5月

  119. Design Optimization of High-Speed and Low-Power Operational Transconductance Amplifier Using g(m)/I-D Lookup Table Methodology 査読有り

    Takayuki Konishi, Kenji Inazu, Jun Gyu Lee, Masanori Natsui, Shoichi Masui, Boris Murmann

    IEICE TRANSACTIONS ON ELECTRONICS　E94C　(3)　334-345　2011年3月

    DOI： 10.1587/transele.E94.C.334 　

    ISSN：1745-1353

  120. 不揮発性ロジックインメモリアーキテクチャが拓く新コンピューティングパラダイムの展望 招待有り

    夏井雅典, 羽生貴弘

    第58回 応用物理学関係連合講演会　58th　78-78　2011年3月

  121. Design of a Low-Energy Nonvolatile Fully-Parallel Ternary CAM Using a Two-Level Segmented Match-Line Scheme 査読有り

    Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Takahiro Hanyu

    2011 41ST IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL)　99-104　2011年

    DOI： 10.1109/ISMVL.2011.41 　

    ISSN：0195-623X

  122. Design of a Process-Variation-Aware Nonvolatile MTJ-Based Lookup-Table Circuit 査読有り

    Daisuke Suzuki, Masanori Natsui, Hideo Ohno, Takahiro Hanyu

    2010 International Conference on Solid-State Devices and Materials, Workshop　1146-1147　2010年9月

  123. Power-Aware Bit-Serial Binary Content-Addressable Memory Using Magnetic-Tunnel-Junction-Based Fine-Grained Power-Gating Scheme 査読有り

    Shoun Matsunaga, Masanori Natsui, Hideo Ohno, Takahiro Hanyu

    2010 International Conference on Solid-State Devices and Materials, Workshop　565-566　2010年9月

  124. Energy-Aware Multiple-Valued Current-Mode Sequential Circuits Using a Completion-Detection Scheme 査読有り

    Hirokatsu Shirahama, Takashi Matsuura, Masanori Natsui, Takahiro Hanyu

    IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E93D　(8)　2080-2088　2010年8月

    DOI： 10.1587/transinf.E93.D.2080 　

    ISSN：0916-8532

  125. Process-Variation-Aware VLSI Design Using an Emerging Functional Devices and Its Impact

    M. Natsui, T. Hanyu

    Booklet of the 19th International Workshop on Post-Binary ULSI Systems　20-25　2010年5月

  126. Fine-Grained Power-Gating Scheme of a Metal-Oxide-Semiconductor and Magnetic-Tunnel-Junction-Hybrid Bit-Serial Ternary Content-Addressable Memory 査読有り

    Shoun Matsunaga, Masanori Natsui, Kimiyuki Hiyama, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    JAPANESE JOURNAL OF APPLIED PHYSICS　49　(4)　04DM05-1-04DM05-5　2010年

    DOI： 10.1143/JJAP.49.04DM05 　

    ISSN：0021-4922

  127. Low-Energy Pipelined Multiple-Valued Current-Mode Circuit with 8-Level Static Current-Source Control 査読有り

    Masanori Natsui, Takashi Arimitsu, Takahiro Hanyu

    40TH IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC ISMVL 2010　235-240　2010年

    DOI： 10.1109/ISMVL.2010.51 　

    ISSN：0195-623X

  128. Fine-Grain Power-Gating Scheme of a CMOS/MTJ-Hybrid Bit-Serial Ternary Content-Addressable Memory 査読有り

    Shown Matsunaga, Atsushi Matsumoto, Masanori Natusi, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    Proc. of International Conference on Solid State Devices and Materials　1382-1383　2009年10月

  129. MOS/MTJ-Hybrid Circuit with Nonvolatile Logic-in-Memory Architecture 招待有り

    Masanori Natsui, Takahiro Hanyu

    Proc. of International Conference on Solid State Devices and Materials　1398-1399　2009年10月

  130. TMR ロジックに基づくルックアップテーブル回路とその瞬時復帰可能FPGA への応用 招待有り 査読有り

    鈴木大輔, 夏井雅典, 羽生貴弘

    電子情報通信学会論文誌C　J92-C　(7)　233-240　2009年7月

    ISSN：1345-2827

  131. MTJ・CMOSハイブリッド回路に基づく低電力・高信頼LSI技術 招待有り

    夏井雅典, 羽生貴弘

    LSIとシステムのワークショップ2009講演論文集　351-353　2009年5月

  132. GAを用いた演算増幅器の素子値最適化における主成分分析による探索効率の向上 招待有り

    竹原裕司, 夏井雅典, 田所嘉昭

    システムLSI設計技術研究会　2009　(7(SLDM-138))　123-128　2009年1月

    ISSN：0919-6072

  133. Timing-Variation-Aware Multiple-Valued Current-Mode Circuit for a Low-Power Pipelined System 招待有り 査読有り

    Takashi Matsuura, Hirokatsu Shirahama, Masanori Natsui, Takahiro Hanyu

    ISMVL: 2009 39TH IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC　60-65　2009年

    DOI： 10.1109/ISMVL.2009.52 　

  134. 即時出力アップのFPGA用の磁気/半導体ハイブリッド構造を用いる不揮発性ルックアップテーブル回路チップの製作 招待有り 査読有り

    鈴木大輔, 夏井雅典, 池田正二, 長谷川晴弘, 三浦勝哉, 三浦勝哉, 早川純, 遠藤哲郎, 大野英男, 羽生貴弘

    電子情報通信学会技術研究報告　110　(9(ICD2010 1-20))　80-+　2009年

    ISSN：0913-5685

  135. Systematic Design and Verification of Binary/Multiple-Valued Fused Logic Circuits 招待有り

    Takashi Arimitsu, Tasuku Nagai, Masanori Natsui, Takahiro Hanyu

    Proceedings of 2008 China-Korea-Japan Graduates Workshop on Electronic Information　178　2008年10月

  136. 適応的電流源制御に基づくパイプライン電流モード多値演算回路の低電力化 招待有り

    松浦貴史, 白濱弘勝, 夏井雅典, 羽生 貴弘

    多値論理研究ノート　31　15-1-15-6　2008年9月

  137. 次世代VLSI向き多値回路の系統的設計 招待有り

    夏井雅典, 羽生貴弘

    多値論理研究ノート　31　16-1-16-6　2008年9月

  138. 主成分分析に基づく探索空間補正を用いた進化的素子値最適化システムと演算増幅器設計への応用 招待有り

    竹原裕司, 夏井雅典, 田所嘉昭

    電子情報通信学会 2008ソサイエティ大会　2008　A-3-1　2008年9月

    ISSN：1349-1369

  139. 出力状態モニタリングに基づく電流モード多値順序回路の低消費電力化 招待有り

    松浦貴史, 白濱弘勝, 夏井雅典, 羽生貴弘

    平成20年度電気関係学会東北支部連合大会講演論文集　2008　(2J17)　369　2008年8月

  140. GAを用いたオペアンプの最適素子値探索における個体表現の検討 招待有り

    竹原裕司, 夏井雅典, 田所嘉昭

    電子回路研究会　ECT-08　(20-27)　41-46　2008年3月

  141. 演算増幅器の進化的素子値最適化における個体表現の検討 招待有り

    竹原裕司, 夏井雅典, 田所嘉昭

    電子情報通信学会 基礎・境界2008年総合大会　2008　A-3-6　2008年3月

    ISSN：1349-1369

  142. GA-based approach to pitch recognition of musical consonance 査読有り

    Masanori Natsui, Shunichi Kubo, Yoshiaki Tadokoro

    Lecture Notes in Electrical Engineering　15　327-338　2008年

    DOI： 10.1007/978-3-540-79142-3_25 　

    ISSN：1876-1100 1876-1119

  143. Automated sizing of analog circuits based on genetic algorithm with parameter orthogonalization procedure 査読有り

    Masanori Natsui, Yoshiaki Tadokorot

    ICINCO 2008: PROCEEDINGS OF THE FIFTH INTERNATIONAL CONFERENCE ON INFORMATICS IN CONTROL, AUTOMATION AND ROBOTICS, VOL ICSO　193-199　2008年

  144. 並列構成共振型くし形フィルタによる打楽器音を含む楽音の音高推定法 招待有り

    田所嘉昭, 寺井優, 夏井雅典

    平成19年度電気関係学会東海支部連合大会　2007　O-184　2007年9月

  145. 並列構成共振型くし形フィルタによる多和音の音高推定法 招待有り

    田所嘉昭, 松山大仁郎, 夏井雅典

    平成19年度電気関係学会東海支部連合大会　2007　O-185　2007年9月

  146. 共振型・ノッチ型くし形フィルタによる広音域楽音の音高推定法 招待有り

    松下史也, 夏井雅典, 田所嘉昭

    平成19年度電気関係学会東海支部連合大会　2007　O-252　2007年9月

  147. 主成分分析による遺伝的アルゴリズムの探索効率化と低電圧型カレントミラー回路のパラメータ最適化への応用 招待有り

    夏井雅典, 田所嘉昭

    平成19年度電気関係学会東海支部連合大会　2007　O-177　2007年9月

  148. くし形フィルタに基づく自動採譜システムの実現 招待有り

    坂内秀幸, 夏井雅典, 田所嘉昭

    第71回音楽情報科学研究会　2007-MUS-071　(81(MUS-71))　13-18　2007年8月

    ISSN：0919-6072

  149. 7段縦続接続くし形フィルタによるピアノ和音の音高推定法の検討 招待有り

    松山大仁郎, 夏井雅典, 田所嘉昭

    第71回音楽情報科学研究会　2007-MUS-071　(81(MUS-71))　167-172　2007年8月

    ISSN：1349-1369

  150. 並列構成くし形フィルタによる広音域ピアノ楽音の音高推定法 招待有り

    松下史也, 夏井雅典, 田所嘉昭

    第71回音楽情報科学研究会　2007-MUS-071　(81(MUS-71))　173-178　2007年8月

    ISSN：0919-6072

  151. GAを用いたオペアンプの最適パラメータ探索に関する一検討 招待有り

    竹原裕司, 夏井雅典, 田所嘉昭

    電子回路研究会　ECT-07　(46-58)　19-24　2007年6月

  152. Synthesis of current mirrors based on evolutionary graph generation with transmigration capability 査読有り

    Masanori Natsui, Yoshiaki Tadokoro, Naofumi Homma, Takafumi Aoki, Tatsuo Higuchi

    IEICE ELECTRONICS EXPRESS　4　(3)　88-93　2007年2月

    DOI： 10.1587/elex.4.88 　

    ISSN：1349-2543

  153. くし形フィルタと相関関数による音高推定困難和音の音高推定法 招待有り

    瀬戸康裕, 夏井雅典, 田所嘉昭

    第68回音楽情報科学研究会　2006-MUS-133　(133(MUS-68))　1-6　2006年12月

    ISSN：0919-6072

  154. 楽音の位相情報に基づいた音高推定困難協和音の音高推定法 招待有り

    伊藤正宏, 夏井雅典, 田所嘉昭

    第66回音楽情報科学研究会　2006-MUS-90　(90(MUS-66))　63-68　2006年8月

    ISSN：0919-6072

  155. GA-based approach to pitch recognition of musical consonance 査読有り

    Masanori Natsui, Shunichi Kubo, Yoshiaki Tadokoro

    ICINCO 2006: Proceedings of the Third International Conference on Informatics in Control, Automation and Robotics　47-52　2006年

  156. Pitch estimation of difficult polyphony sounds overlapping some frequency components 査読有り

    Yoshiaki Tadokoro, Masanori Natsui, Yasuhiro Seto, Michiru Yamaguchi

    ICINCO 2006: Proceedings of the Third International Conference on Informatics in Control, Automation and Robotics　168-173　2006年

  157. Phase characteristics of musical instrument sounds and their applications 査読有り

    Yoshiaki Tadokoro, Masahiro Ito, Masanori Natsui

    TENCON 2006 - 2006 IEEE REGION 10 CONFERENCE, VOLS 1-4　542-+　2006年

    ISSN：2159-3442

  158. 楽器音の位相情報について 招待有り

    伊藤正宏, 夏井雅典, 田所嘉昭

    平成17年度電気関係学会東海支部連合大会　O-434　2005年9月

  159. STFTによる協和音の音高推定法の検討 招待有り

    瀬戸康裕, 夏井雅典, 田所嘉昭

    平成17年度電気関係学会東海支部連合大会　O-433　2005年9月

  160. Design of multiple-valued logic circuits using graph-based evolutionary synthesis 査読有り

    M Natsui, N Homma, T Aoki, T Higuchi

    JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING　11　(5-6)　519-544　2005年

    ISSN：1542-3980

    eISSN：1542-3999

  161. Topology-Oriented Design of Current Mirrors Using Evolutionary Graph Generation System 査読有り

    M. Natsui, N. Homma, T. Aoki, T. Higuchi

    Proceedings of The 12th Workshop on Synthesis And System Integration of Mixed Information technologies　78-84　2004年10月

  162. Evolutionary Graph Generation System with Transmigration Capability and Its Application to Current Mirror Circuit Synthesis 査読有り

    M. Natsui, N. Homma, T. Aoki, T. Higuchi

    Proceedings of The 2004 International Technical Conference on Circuits/Systems, Computers and Communications　8A2L-3-1-8A2L-3-4　2004年7月

  163. Graph-Based Approach for Synthesizing Arithmetic Circuits 査読有り

    N. Homma, M. Natsui, T. Aoki, T. Higuchi

    Proceedings of 13th International Workshop on Post-Binary ULSI Systems　25-32　2004年5月

  164. 進化的グラフ生成手法に基づくカレントミラー回路の合成 招待有り 査読有り

    夏井雅典, 本間尚文, 青木孝文, 樋口龍雄

    第17回 回路とシステム軽井沢ワークショップ　415-420　2004年4月

  165. Topology-oriented design of analog circuits based on evolutionary graph generation 査読有り

    M Natsui, N Homma, T Aoki, T Higuchi

    PARALLEL PROBLEM SOLVING FROM NATURE - PPSN VIII　3242　342-351　2004年

    ISSN：0302-9743

  166. Evolutionary Graph Generation System and Its Application to MOS Current Mirror Synthesis 査読有り

    M. Natsui, N. Homma, T. Aoki, T. Higuchi

    Proceedings of 2003 International Symposium on Intelligent Signal Processing and Communication Systems　747-752　2003年12月

  167. Evolutionary Graph Generation System and Its Application to Current Mirror Synthesis 招待有り

    M. Natsui, N. Homma, T. Aoki, T. Higuchi

    平成15年度電気関係学会東北支部連合大会　2-A-1　16　2003年8月

  168. VLSI circuit design using an object-oriented framework of evolutionary graph generation system 査読有り

    N Homma, M Natsui, T Aoki, T Higuchi

    CEC: 2003 CONGRESS ON EVOLUTIONARY COMPUTATION, VOLS 1-4, PROCEEDINGS　115-122　2003年

    DOI： 10.1109/CEC.2003.1299564 　

  169. Parallel evolutionary graph generation with terminal-color constraint and its application to current-mode logic circuit design 査読有り

    M Natsui, T Aoki, T Higuchi

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES　E85A　(9)　2061-2071　2002年9月

    ISSN：0916-8508

    eISSN：1745-1337

  170. Parallel evolutionary graph generation on a PC cluster and its application to multiple-valued circuit synthesis 査読有り

    M Natsui, T Aoki, T Higuchi

    ISMVL 2002: 32ND IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　96-102　2002年

    ISSN：0195-623X

  171. Evolutionary graph generation system with terminal-color constraint - An application to multiple-valued logic circuit synthesis 査読有り

    M Natsui, T Aoki, T Higuchi

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES　E84A　(11)　2808-2810　2001年11月

    ISSN：0916-8508

    eISSN：1745-1337

  172. 並列EGGシステムに基づく多値算術演算回路の合成 招待有り

    夏井雅典, 青木孝文, 樋口龍雄

    平成13年度電気関係学会東北支部連合大会　2-F-17　204　2001年8月

  173. Evolutionary graph generation with terminal-colour constraint for heterogeneous circuit synthesis 査読有り

    M Natsui, T Aoki, T Higuchi

    ELECTRONICS LETTERS　37　(13)　808-810　2001年6月

    DOI： 10.1049/el:20010587 　

    ISSN：0013-5194

  174. Synthesis of multiple-valued arithmetic circuits using Evolutionary Graph Generation 査読有り

    M Natsui, T Aoki, T Higuchi

    31ST INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　253-258　2001年

    ISSN：0195-623X

  175. 端子整合条件を考慮した進化的グラフ生成手法の提案 招待有り

    夏井雅典, 青木孝文, 樋口龍雄

    電子情報通信学会 基礎・境界ソサイエティ大会　A-1-5　5　2000年9月

    ISSN：1349-1369

  176. 進化的グラフ生成手法に基づく多値算術演算回路の合成 招待有り

    夏井雅典, 青木孝文, 樋口龍雄

    多値論理研究ノート　23　8-1-8-10　2000年7月

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MISC 26

  1. パワーゲーティング機能付き不揮発RISC-V CPUの基礎検討

    坂本佳介, 夏井雅典, 羽生貴弘

    電気関係学会東北支部連合大会講演論文集(CD-ROM)　2021　2021年

  2. 動作環境適応型パワーゲーティングスイッチ制御技術とその不揮発ロジックLSIへの応用

    ZHONG Fangcen, ZHONG Fangcen, 夏井雅典, 羽生貴弘

    電子情報通信学会技術研究報告(Web)　121　(277(VLD2021 17-48))　2021年

    ISSN： 2432-6380

  3. 非相補抵抗状態検出機能を有する高信頼MTJベース不揮発性フリップフロップの構成

    山岸源征, 夏井雅典, 羽生貴弘

    電気関係学会東北支部連合大会講演論文集(CD-ROM)　2019　2019年

  4. 省エネルギー二値化ニューラルネットワーク向けMTJベース積和演算回路の構成

    千葉智貴, 夏井雅典, 羽生貴弘

    電子情報通信学会技術研究報告　119　(284(ICD2019 28-43))　2019年

    ISSN： 0913-5685

  5. 次世代IoT社会に向けた脳型LSI設計技術

    夏井雅典, 羽生貴弘

    電子情報通信学会大会講演論文集(CD-ROM)　2018　2018年

    ISSN： 1349-144X

  6. 脳の知的情報処理ダイナミクスを活用した高性能・高信頼エレクトロニクスシステムの研究開発

    夏井雅典

    村田学術振興財団年報　(32)　2018年

    ISSN： 0919-3383

  7. 不揮発量子化ニューラルネットワーク構成に基づく小型・超低消費電力XNOR回路の構成

    千葉智貴, 夏井雅典, 羽生貴弘

    電気関係学会東北支部連合大会講演論文集(CD-ROM)　2018　2018年

  8. 時系列特徴を用いたチップ内データ転送エラー訂正手法とその可能性 (画像工学)

    加藤 健太郎, 夏井 雅典, 羽生 貴弘

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　117　(277)　33-38　2017年11月6日

    出版者・発行元： 電子情報通信学会

    ISSN： 0913-5685

  9. 不揮発マイコン向け高速・低電力アナログ・デジタル変換器の構成 : 参照電圧不要な高速・低電力逐次比較型AD変換器 (集積回路) -- (デザインガイア2016 : VLSI設計の新しい大地)

    玉越 晃, 夏井 雅典, 羽生 貴弘

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　116　(334)　51-56　2016年11月29日

    出版者・発行元： 電子情報通信学会

    ISSN： 0913-5685

  10. AT-1-3 MTJ素子を用いた不揮発ロジックインメモリLSIの展望(AT-1.超低消費電力システムを実現する不揮発メモリの基本と動向,チュートリアルセッション,ソサイエティ企画)

    羽生 貴弘, 松永 翔雲, 鈴木 大輔, 望月 明, 夏井 雅典

    電子情報通信学会総合大会講演論文集　2014　"SS-16"　2014年3月4日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 1349-144X

  11. 符号化技術に基づく不揮発LSIの低電力化に関する検討

    阿久津赳明, 夏井雅典, 羽生貴弘

    電気関係学会東北支部連合大会講演論文集(CD-ROM)　2014　2014年

  12. MTJ素子を用いた不揮発FPGAの電力効率最適化手法 (集積回路 デザインガイア2013 : VLSI設計の新しい大地)

    鈴木 大輔, 夏井 雅典, 望月 明, 羽生 貴弘

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　113　(323)　49-53　2013年11月27日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

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    本稿では,MTJ(Magnetic Tunnel Junction)素子を用いた不揮発FPGAの電力効率を最適化する手法について検討する.具体的には,電源をオフにしても回路情報を保持するという不揮発FPGAの特徴を活用したパワーゲーティングの待機電力削減効果と,MTJ素子への書込み/読出しに伴う消費電力とのトレードオフとの関係について議論し最適化を行う.具体例として,加算器とレジスタで構成される演算回路において消費電力が62%削減できることを示す.

  13. 低スイッチング電力基本論理ゲートの構成に関する一考察

    樫内清弘, 夏井雅典, 羽生貴弘

    電気関係学会東北支部連合大会講演論文集(CD-ROM)　2012　2012年

  14. スピンを用いた不揮発ロジックの展望

    羽生 貴弘, 夏井 雅典

    技術総合誌 OHM　99　(1)　28-30　2012年1月

    出版者・発行元： オーム社

    ISSN： 0386-5576

  15. 可変抵抗素子を用いたポストプロセスばらつき補償機能付きOTAの検討

    長嶋孝晃, 夏井雅典, 桝井昇一, 羽生貴弘

    電気関係学会東北支部連合大会講演論文集　2011　2011年

  16. 不揮発性可変抵抗素子を用いたLSIパラメータばらつき最小化アルゴリズムの検討

    キム ヨンクン, 夏井雅典, 羽生貴弘

    電気関係学会東北支部連合大会講演論文集　2011　2011年

  17. 依頼講演 Fabrication of a nonvolatile lookup-table circuit chip using magneto/semiconductor-hybrid structure for an immediate-power-up field programmable gate array (集積回路)

    鈴木 大輔, 夏井 雅典, 池田 正二, 長谷川 晴弘, 三浦 勝哉, 早川 純, 遠藤 哲郎, 大野 英男, 羽生 貴弘

    電子情報通信学会技術研究報告. ICD, 集積回路　110　(9)　47-52　2010年4月15日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    本稿では,磁気トンネル接合素子(MTJ:Magnetic Tunnel Junction)素子特性を活用することで, FPGA (Field-Programmable Gate Array)におけるLUT (lookup table)演算機能と不揮発性記憶機能を一体化させた回路を提案する.提案回路は電流モード論理に基づき構成され, MTJ素子の記憶に応じた電流値の変化を直接論理値として扱うことが可能である.したがって,演算結果のみを増幅して出力すればよく,結果としてコンパクトな回路を実現可能である.実際,提案方式により設計された2入力LUT試作チップでは従来CMOS方式と比較して2/3の素子数削減を達成している.

  18. MTJ素子を用いた不揮発性論理回路とその応用

    羽生貴弘, 松永翔雲, 夏井雅典

    応用物理学関係連合講演会講演予稿集(CD-ROM)　57th　2010年

  19. 完全並列形不揮発TCAM向けワード回路の構成

    勝俣翠, 松永翔雲, 松永翔雲, 夏井雅典, 夏井雅典, 羽生貴弘, 羽生貴弘

    電気関係学会東北支部連合大会講演論文集　2010　2010年

  20. GAを用いた演算増幅器の素子値最適化における主成分分析による探索効率の向上

    竹原 裕司, 夏井 雅典, 田所 嘉昭

    電子情報通信学会技術研究報告. VLD, VLSI設計技術　108　(412)　123-128　2009年1月22日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    遺伝的アルゴリズム(Genetic Algorithm: GA)を用いた演算増幅器の素子値最適化システムにおいて,主成分分析(Principal Component Analysis: PCA)を適用し,適応度の高い個体に見られる素子値間の相関関係(主成分)を導出する.素子値の代りに,探索パラメータとして主成分を用いることにより,相関関係を考慮した探索が行われ,探索効率の向上が見込まれる.本稿では,2種類のPCAの適用手法を提案し,合成実験によりPCAの適用が探索効率に与える影響について検討する.

  21. 二次元LUTを用いた電流モード多値回路向け高速・高精度動作検証手法の一考察

    有光貴志, 夏井雅典, 羽生貴弘

    電気関係学会東北支部連合大会講演論文集　2009　2009年

  22. 7段縦続接続くし形フィルタによるピアノ和音の音高推定法の検討

    松山 大仁郎, 夏井 雅典, 田所 嘉昭

    情報処理学会研究報告音楽情報科学（MUS）　2007　(81)　167-172　2007年8月3日

    出版者・発行元： 一般社団法人情報処理学会

    ISSN： 0919-6072

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    自動採譜の実現のために，縦続接続したくし形フィルタを用いた多和音の音高推定法について検討を行う．1オクターブ12音に対応する12段縦続接続くし形フィルタを用いた音高推定法では，縦続数の増加により，接続の後段のくし形フィルタに対応する音高の推定が困難であるとう問題が生じる．そこで，音高の倍音関係を利用し，縦続接続数を減少させた音高推定法として，7段縦続接続くし形フィルタを用いた音高推定法を提案する．さらに，後段のくし形フィルタに対応する音高の推定を，high-pass filter(HPF） と仮推定という手法で補正を行う．実際にピアノ4和音を推定したところ，約 77％の推定率を得た．To realize the music transcription using a computer, we propose a pitch estimation method for chords consisting of many notes using cascaded comb filters. In a pitch estimation method using twelve cascaded comb filters, it is difficult to estimate the pitches corresponding to the latter comb filters because of the frequency characteristic of the cascaded comb filters. We use the cascaded seven comb filters and a high-pass filter (HPF) and a temporary estimation to estimate piano four chords. As a result, we obtained about 77% estimation accuracy.

  23. A-4-15 7段縦続接続くし形フィルタによる多和音の音高推定法の検討(A-4.信号処理,一般講演)

    松山 大仁郎, 夏井 雅典, 田所 嘉昭

    電子情報通信学会総合大会講演論文集　2007　126-126　2007年3月7日

    出版者・発行元： 一般社団法人電子情報通信学会

  24. くし形フィルタを用いた広音域2和音の音高推定法の検討

    松下史也, 夏井雅典, 田所嘉昭

    電子情報通信学会大会講演論文集　2007　2007年

    ISSN： 1349-1369

  25. 縦続接続くし形フィルタによる多和音の音高推定法の検討

    松山大仁郎, 夏井雅典, 田所嘉昭

    電気関係学会東海支部連合大会講演論文集(CD-ROM)　2006　2006年

  26. くし形フィルタによる広音域楽音の音高推定法の検討

    松下史也, 夏井雅典, 田所嘉昭

    電気関係学会東海支部連合大会講演論文集(CD-ROM)　2006　2006年

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書籍等出版物 3

  1. スピントロニクス ハンドブック-基礎から応用まで

    遠藤 哲郎, 夏井 雅典, 小池 洋紀, 馬 奕涛, 羽生 貴弘, 鈴木 大輔, 崎村 昇

    (株)エヌ・ティー・エス　2023年5月

  2. Introduction to Magnetic Random-Access Memory

    Takahiro Hanyu, Tetsuo Endoh, Shoji Ikeda, Tadahiko Sugibayashi, Naoki Kasai, Daisuke Suzuki, Masanori Natsui, Hiroki Koike, Hideo Ohno

    Wiley-IEEE Press　2016年12月

    ISBN: 9781119009740

  3. Informatics in Control Automation and Robotics : Selected Papers from the International Conference on Informatics in Control Automation and Robotics 2006

    J. Andrade-Cetto, J-L. Ferrier, J. D. Pereira, J. Filipe

    Springer　2008年2月

    ISBN: 9783540791416

講演・口頭発表等 72

  1. Nonvolatile Logic for Energy-Efficient Intermittent Edge AI Systems 招待有り

    M. Natsui

    The 8th International Symposium on Neuromorphic AI Hardware　2026年3月

  2. ばらつき補償機能を有する次世代ロジックインメモリ回路に関する基礎検討

    山本柊, 夏井雅典, 羽生貴弘

    2026年電子情報通信学会総合大会　2026年3月

  3. 記憶情報の重畳化に基づくエッジ応用向けコンパクト不揮発レジスタの構成

    吉田知生, 夏井雅典, 羽生貴弘

    電子情報通信学会 研究会「システムオンシリコンを支える設計技術, ハードウェアセキュリティ, 一般」　2026年3月

  4. Advancing Edge AI with MTJ-Based Nonvolatile Logic Circuit Technology 招待有り

    M. Natsui

    NTU-Tohoku U Symposium　2025年11月

  5. MTJベース不揮発フリップフロップの省面積化に関する検討

    村田哲彦, 夏井雅典, 羽生貴弘

    LSIとシステムのワークショップ2025　2025年5月

  6. 自動設計フローに基づく不揮発RISC-V CPUの構成と評価

    吉田知生, 夏井雅典, 羽生貴弘

    LSIとシステムのワークショップ2025　2025年5月

  7. MTJベース省エネルギー・コンパクト不揮発レジスタの設計事例 招待有り

    夏井雅典, 吉田知生, 羽生貴弘

    集積回路研究会「メモリ技術と集積回路技術一般」　2025年4月

  8. Nonvolatile Logic LSI Technology for the Future of Edge-AI Systems 招待有り

    M. Natsui

    The 8th Tohoku–NTU Symposium on Interdisciplinary AI and Human Studies　2025年3月

  9. MTJベース不揮発ロジックLSI技術の新展開 招待有り

    夏井雅典, 羽生貴弘

    日本磁気学会 第 253 回研究会　2025年3月

  10. Challenge of an energy/area-aware MTJ-based nonvolatile register with a reference-load sharing scheme 招待有り

    The Future of, Compu, rspectives

    T. Hanyu, T. Yoshida, M. Natsui　2025年2月

  11. MTJ-Based Nonvolatile Logic LSI Technology for the Future of Edge Computing 招待有り

    M. Natsui

    Intel Day for Researchers 2024　2024年12月

  12. 差分情報記憶に基づく低エネルギー不揮発レジスタの構成

    吉田知生, 夏井雅典, 羽生貴弘

    デザインガイア2024 -VLSI設計の新しい大地-　2024年11月

  13. ユニタリ重み表現ベース不揮発ニューラルネットワークのエラー耐性評価

    夏井雅典, 羽生貴弘

    2024年電子情報通信学会ソサイエティ大会　2024年9月

  14. Nonvolatile Logic LSI Technology Pioneering the Future of Edge Computing 招待有り

    M. Natsui

    ISE Summer Conference 2024　2024年7月15日

  15. 間欠的コンピューティングの実現に向けたMTJベース省エネルギー・コンパクト不揮発レジスタの構成

    吉田知生, 夏井雅典, 羽生貴弘

    LSIとシステムのワークショップ2024　2024年5月

  16. 不揮発ロジックを活用したしなやかなエッジコンピューティング基盤技術の構築 招待有り

    夏井雅典

    GX 実現に向けた異分野連携シンポジウム＠東北地区　2024年4月

  17. 不揮発ロジックLSI 技術に基づく革新的エッジコンピューティング基盤 招待有り

    夏井雅典

    TSMC Day in 東北大学　2023年11月

  18. 高位合成を用いた不揮発AIアクセラレータの高効率設計に関する基礎的研究

    渡邉颯音, 夏井雅典, 羽生貴弘

    2023年度電気関係学会東北支部連合大会　2023年9月

  19. 次世代IoT社会を拓く不揮発性ロジックLSI技術とその応用展開 招待有り

    夏井雅典

    第87回半導体・集積回路技術シンポジウム　2023年8月

  20. 不揮発性ロジックLSI技術に基づく次世代エッジコンピューティングの展望 招待有り

    夏井雅典

    集積回路研究会「メモリ技術と集積回路技術一般」　2023年4月

  21. 不揮発ロジックLSI技術に基づく次世代エッジコンピューティングパラダイムの展望 招待有り

    夏井雅典

    NV-FPGA Initiative 第4回公開シンポジウム　2023年3月

  22. MTJベース量子化ニューラルネットワークハードウェアの書込みエネルギー削減手法に関する研究

    浅野健, 夏井雅典, 羽生貴弘

    ICD学生・若手研究会　2022年12月

  23. 書込みエラー特性に基づく MTJ ベース不揮発レジスタの制御部最適化に関する一検討

    酒井楓, 夏井雅典, 羽生貴弘

    ICD学生・若手研究会　2022年12月

  24. ビットエラー耐性を活用した省エネルギーニューラルネットワークの構成に関する基礎的研究

    浅野健, 夏井雅典, 羽生貴弘

    2022年度電気関係学会東北支部連合大会　2022年8月

  25. 書込みエラー検出機能を有する高信頼不揮発レジスタの構成

    酒井楓, 夏井雅典, 羽生貴弘

    2022年度電気関係学会東北支部連合大会　2022年8月

  26. アクセラレータ制御命令を組み込んだRISC-Vベース省エネルギー不揮発CPUの構成

    坂本佳介, 夏井雅典, 羽生貴弘

    LSIとシステムのワークショップ2022　2022年5月

  27. 不揮発LSI向け可変パワーゲーティングスイッチ構造とその動的制御に関する研究

    鐘方岑, 夏井雅典, 羽生貴弘

    ICD学生・若手研究会　2022年3月

  28. スピントロニクス素子ベース不揮発FPGA: 超低消費電力再構成可能ハードウェアプラットフォームへの挑戦 招待有り

    鈴木大輔, 夏井雅典, 羽生貴弘

    電子情報通信学会総合大会　2022年3月

  29. 動作環境適応型パワーゲーティングスイッチ制御技術とその不揮発ロジックLSIへの応用

    鐘方岑, 夏井雅典, 羽生貴弘

    デザインガイア2021 -VLSI設計の新しい大地-,　2021年12月

  30. 次世代エッジコンピューティングを支える集積回路技術 招待有り

    夏井雅典

    電子情報通信学会東北支部学術講演会　2021年11月

  31. 磁気トンネル接合素子を活用した高性能・省エネルギー不揮発LSIの開発 招待有り

    夏井雅典

    R025先進薄膜界面機能創成委員会 第6回研究会　2021年10月

  32. Dual-Port Field-Free SOT-MRAM Achieving 90-MHz Read and 60-MHz Write Operations under 55-nm CMOS Technology and 1.2-V Supply Voltage 招待有り

    夏井雅典

    集積回路研究会「メモリ技術と集積回路技術一般」　2021年4月

  33. 不揮発ロジックLSIのパワーゲーティングスイッチ制御技術に関する一検討

    鐘方岑, 夏井雅典, 羽生貴弘

    デザインガイア2020 -VLSI設計の新しい大地-　2020年11月

  34. 省エネルギー二値化ニューラルネットワーク向けMTJベース積和演算回路の構成

    千葉智貴, 夏井雅典, 羽生貴弘

    デザインガイア2019 -VLSI設計の新しい大地-　2019年11月

  35. 非相補抵抗状態検出機能を有する高信頼MTJベース不揮発性フリップフロップの構成

    山岸源征, 夏井雅典, 羽生貴弘

    令和元年度電気関係学会東北支部連合大会　2019年8月

  36. An FPGA-Accelerated Fully Nonvolatile Microcontroller Unit for Sensor-Node Applications in 40nm CMOS/MTJ-Hybrid Technology Achieving 47.14μW Operation at 200MHz 招待有り

    夏井雅典

    集積回路研究会「メモリ技術と集積回路技術一般」　2019年4月

  37. An FPGA-Accelerated Fully Nonvolatile Microcontroller Unit for Sensor-Node Applications in 40nm CMOS/MTJHybrid Technology Achieving 47.14μW Operation at 200MHz 招待有り

    2019年3月

  38. MTJベースばらつき補正機能を用いた2値化ニューラルネットワーク向け低消費電力・省面積bitcount回路の構成

    千葉智貴, 夏井雅典, 羽生貴弘

    第32回多値論理とその応用研究会　2019年1月

  39. 不揮発量子化ニューラルネットワーク構造に基づく小型・超低消費電力XNOR回路の構成

    千葉智貴, 夏井雅典, 羽生貴弘

    平成30年度電気関係学会東北支部連合大会　2018年9月6日

  40. 脳型LSIを拓く集積回路・アーキテクチャの展望

    夏井雅典

    VLSI夏の学校「LSI技術者のための人工知能基礎講座」　2018年8月25日

  41. 脳型計算に基づく非シグネチャ不正侵入検出手法

    須田拓樹, 夏井雅典, 羽生貴弘

    信学会第２種研究会「多値論理とその応用」　2018年1月6日

  42. 時系列特徴を用いたチップ内データ転送エラー訂正手法とその可能性

    加藤健太郎, 夏井雅典, 羽生貴弘

    デザインガイア2017　2017年11月6日

  43. 時系列特徴を用いた脳型計算ベース車載ネットワークセキュリティ技術

    夏井雅典, 須田拓樹, 羽生貴弘

    第40回多値論理フォーラム　2017年9月16日

  44. 脳型計算に基づく車載ネットワークの不正侵入検出法

    須田拓樹, 夏井雅典, 羽生貴弘

    平成29年度 電気関係学会東北支部連合大会　2017年8月24日

  45. 時系列特徴を考慮した脳型計算ベース車載ネットワークセキュリティ技術に関する基礎的検討

    須田拓樹, 夏井雅典, 羽生貴弘

    LSIとシステムのワークショップ2017　2017年5月15日

  46. Brain-Inspired Computing for Error-Resilient VLSI System 国際会議

    Masanori Natsui, Takahiro Hanyu

    The 4th International Symposium on Brainware LSI　2017年2月22日

  47. 適切な通信ネットワークのトラフィックを考慮した高機能・低コストエッジプロセッサの構成に関する一考察

    加藤健太郎, 夏井雅典, 羽生貴弘

    第30回多値論理とその応用研究会　2017年1月7日

  48. 不揮発マイコン向け高速・低電力アナログ/ディジタル変換器の構成

    玉越晃, 夏井雅典, 羽生貴弘

    デザインガイア2016　2016年11月28日

  49. Towards Ultra Low-Power and Highly Dependable VLSI Computing Based on MTJ-Based Nonvolatile Logic-in-Memory Architecture 国際会議

    Masanori Natsui

    BIT's 6th Annual World Congress of Nano Science & Technology 2016　2016年10月25日

  50. Approximate Computing に基づく脳型LSI の高精度・省電力・省面積実装技術の一考察

    加藤健太郎, 夏井雅典, 羽生貴弘

    平成28年度電気関係学会東北支部連合大会　2016年8月30日

  51. リカレントニューラルネットワークを用いた高性能誤り訂正符号技術

    菅谷直登, 夏井雅典, 羽生貴弘

    第29回多値論理とその応用研究会　2016年1月9日

  52. MTJ素子を活用した高性能・高信頼VLSI設計技術

    夏井雅典, 鈴木大輔, 池田正二, 遠藤哲郎, 大野英男, 羽生貴弘

    応用物理学会スピントロニクス研究会・日本磁気学会スピンエレクトロニクス専門研究会・日本磁気学会ナノマグネティックス専門研究会共同主催研究会　2015年11月12日

  53. リカレントニューラルネットワークに基づく高効率データ転送技術

    夏井雅典, 菅谷直登, 羽生貴弘

    第38回多値論理フォーラム　2015年9月12日

  54. リカレントニューラルネットワークに基づく時系列データ誤り訂正技術とその応用

    菅谷 直登, 夏井 雅典, 羽生 貴弘

    平成27年度電気関係学会東北支部連合大会　2015年8月27日

  55. 不揮発ロジックインメモリアーキテクチャとその低電力VLSIシステムへの応用

    羽生貴弘, 鈴木大輔, 望月明, 夏井雅典, 鬼沢直哉, 杉林直彦, 池田正二, 遠藤哲郎, 大野英男

    信学会ICD研究会　2015年4月16日

  56. 符号化技術を活用した低消費電力不揮発LSIの構成と評価

    阿久津赳明, 夏井雅典, 羽生貴弘

    第28回多値論理とその応用研究会　2015年1月10日

  57. MTJベース不揮発ロジックLSI向け符号化方式とその評価,

    夏井雅典, 阿久津赳明, 羽生貴弘

    多値論理研究ノート　2014年9月13日

  58. 符号化 技術 に基づく不揮発LSIの低電力化に関する検討

    阿久津 赳明, 夏井雅典, 羽生 貴弘

    平成26年度電気関係学会東北支部連合大会講演論文集,　2014年8月

  59. Challenge of Nonvolatile TCAM Design Automation 国際会議

    A.Mochizuki, M. Natsui, N. Sakimura, T. Sugibayashi, T. Hanyu

    23rd International Workshop on Post-Binary ULSI Systems　2014年5月

  60. 全文検索システム向け階層的パワーゲーティングを活用した低エネルギー不揮発TCAMエンジンチップ

    松永翔雲, 崎村昇, 根橋竜介, 杉林直彦, 夏井雅典, 望月明, 遠藤哲郎, 大野英男, 羽生貴弘

    集積回路研究会　2014年4月

  61. MTJ 素子を用いた不揮発ロジックインメモリLSI の展望

    羽生貴弘, 松永翔雲, 鈴木大輔, 望月明, 夏井雅典

    2014年電子情報通信学会総合大会　2014年3月

  62. MTJ素子を用いた不揮発FPGAの電力効最適化手法

    鈴木大輔, 夏井雅典, 望月明, 羽生貴弘

    デザインガイア2013 -VLSI設計の新しい大地-　2013年11月

  63. MTJ 素子を用いた不揮発ロジックLSI の低電力化に関する一考察

    夏井雅典, 荒木敦司, 羽生貴弘

    多値論理研究ノート　2013年9月

  64. - 国際会議

    M. Sihotang, S. Matsunaga, N. Sakimura, R. Nebashi, Y. Tsuji, A. Morioka, T. Sugibayashi, S. Miura, H. Honjo, K. Kinoshita, S. Ikeda, H. Sato, S. Fukami, M. Natsui, T. Endoh, H. Ohno, T. Hanyu

    2013 IEEE International Solid-State Circuits Conference (ISSCC), Student Research Preview　2013年2月17日

  65. 低電圧動作差動論理基本ゲートに関する一考察

    樫内清弘, 夏井雅典, 羽生貴弘

    第35回多値論理フォーラム　2012年9月15日

  66. MTJ/MOS ハイブリッド論理集積回路のVLSI 設計環境に関する検討

    夏井雅典, 玉越晃, 羽生貴弘

    第35回多値論理フォーラム　2012年9月15日

  67. 低スイッチング電力基本論理ゲートの構成に関する一考察

    樫内清弘, 夏井雅典, 羽生貴弘

    電気関係学会東北支部連合大会　2012年8月30日

  68. Design of an MTJ-Based Variation-Resilient Basic Gate of Differential Logic

    Youngkeun Kim, Masanori Natsui, Takahiro Hanyu

    電気関係学会東北支部連合大会　2012年8月30日

  69. VTH補償機能を有するMTJ/MOSハイブリッド電流モードロジックとその最適化

    第25回多値論理とその応用研究会　2012年1月7日

  70. 可変抵抗素子を用いたポストプロセスばらつき補償機能付きOTAの検討

    平成23年度電気関係学会東北支部連合大会　2011年8月25日

  71. 不揮発性可変抵抗素子を用いたLSIパラメータばらつき最小化アルゴリズムの検討

    平成23年度電気関係学会東北支部連合大会　2011年8月25日

  72. 不揮発性ロジックインメモリアーキテクチャに基づく高信頼VLSI設計技術

    第73回ニューパラダイムコンピューティング研究会　2011年7月30日

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産業財産権 14

  1. 回路設計支援システム、回路設計支援方法、回路設計支援プログラムおよびそのプログラムを記録したコンピュータ読み取り可能な記録媒体

    夏井雅典, 玉越晃, 羽生貴弘, 望月明, 遠藤哲郎, 小池洋紀, 大野英男

    産業財産権の種類: 特許権

  2. 不揮発集積回路

    夏井 雅典, 吉田 知生, 羽生 貴弘

    特許7789427

    産業財産権の種類: 特許権

  3. 不揮発集積回路

    夏井 雅典, 吉田 知生, 羽生 貴弘

    特許7756993

    産業財産権の種類: 特許権

  4. デバイス、センサノード及びマイクロコントローラにおける処理方法

    夏井 雅典, 鈴木 大輔, 玉越 晃, 羽生 貴弘, 遠藤 哲郎, 大野 英男

    特許7541731

    産業財産権の種類: 特許権

  5. 逐次比較型ＡＤ変換装置

    羽生 貴弘, 玉越 晃, 夏井 雅典, 望月 明, 大野 英男

    産業財産権の種類: 特許権

  6. 逐次比較型ＡＤ変換装置

    羽生貴弘, 玉越晃, 夏井雅典, 望月明, 大野英男

    産業財産権の種類: 特許権

  7. 磁気抵抗変化型記憶装置及びそのアクセス方法

    羽生貴弘, 玉越晃, 望月明, 夏井雅典, 大野英男

    産業財産権の種類: 特許権

  8. 不揮発性ラッチ回路

    羽生 貴弘, 鈴木 大輔, 大野 英男, 遠藤 哲郎, 夏井 雅典, 望月 明, 木下 啓蔵, 池田 正二, 佐藤 英夫, 深見 俊輔

    産業財産権の種類: 特許権

  9. 抵抗変化型記憶素子のデータ書き込み装置

    羽生 貴弘, 鈴木 大輔, 夏井 雅典, 望月 明, 大野 英男, 遠藤 哲郎

    産業財産権の種類: 特許権

  10. 不揮発機能メモリ装置

    羽生 貴弘, 松永 翔雲, 夏井 雅典, 遠藤 哲郎, 大野 英男

    産業財産権の種類: 特許権

  11. 不揮発機能メモリ装置

    羽生貴弘, 松永翔雲, 勝俣翠, 夏井雅典, 遠藤哲郎, 大野英男

    産業財産権の種類: 特許権

  12. 多和音の音名と音高推定手法

    田所嘉昭, 夏井雅典, 松山大仁郎

    産業財産権の種類: 特許権

  13. アクセスコントローラ及びデータ転送方法

    夏井雅典, 鈴木大輔, 玉越晃, 羽生貴弘, 遠藤哲郎, 大野英男

    産業財産権の種類: 特許権

  14. 不揮発性論理回路

    産業財産権の種類: 特許権

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共同研究・競争的資金等の研究課題 17

  1. 高安定・高エネルギー効率な間欠演算処理を実現する不揮発ロジックLSIシステム基盤

    夏井 雅典

    2025年4月 ～ 2029年3月

  2. 革新的不揮発グリーンコンピューティング基盤

    夏井 雅典

    2023年 ～ 2026年

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    不揮発記憶技術と半導体ロジック技術を融合した新概念のロジックLSI技術である「不揮発性ロジックインメモリアーキテクチャ」の活用により、高いエネルギー効率による高性能・低消費電力動作を多様な動作環境においても持続的かつ高信頼に達成可能なIoTセンサノードに基づくレジリエントなエッジコンピューティング基盤技術の創出を目指し、高性能化とグリーン化を同時に実現可能な新発想の設計論を開拓する。

  3. スピントロニクスベース高性能・省電力・高信頼IoTセンサノードの基盤研究開発

    夏井 雅典, 羽生 貴弘

    2021年4月1日 ～ 2025年3月31日

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    本年度は，前年度までに研究を推進してきたIoTセンサノードの高性能化・省エネルギー化，高信頼化それぞれの達成を目的とした各要素技術について，そのシステム応用に向けた研究を推進した． 1．不要なエネルギー消費を徹底的に排除する細粒度パワーゲーティング（PG）技術：IoTセンサノードに想定される多様な動作環境の変化に応じて適切な電源供給の制御を可能とする動作環境適応型PGスイッチ制御技術に関して，AI技術等を活用することによる動作環境適応型自動制御技術の検討を行った． 2．多様な動作環境における安定動作を保証する高信頼要素回路技術：NV-LIM回路の省エネルギー性の本質である不揮発記憶機能を司るもっとも重要な要素回路である，不揮発フリップフロップ（NVFF）について，書込みエラー検出機能を活用することによるエネルギーの削減効果，および，IoTセンサノード向けマイコン・CPU等へ本NVFFを実装することによるシステムレベルの有効性に関する評価を行った． 3．高エネルギー効率な演算処理を可能とするIoTセンサノード向けアクセラレータ技術：センサノードにおいて多用される演算処理の高速化を目的としたアクセラレータ回路の構成方法について，前年度検討を行った回路構造の設計と評価を進めた． 以上の結果を通し，本研究が目標とする，「高いエネルギー効率による高性能・低消費電力動作を高信頼に達成可能なIoTセンサノード端末の実現とその社会実装に向けた基盤技術の構築」のための要素技術の高度化が推進されるとともに，最終年度となる次年度における研究課題の取りまとめの方向性が明確になった．

  4. IoT応用向け高速かつ超低消費電力でダイ・ハードなロジックLSI基盤技術の開発

    羽生 貴弘, 夏井 雅典, 米田 友洋, 今井 雅

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Scientific Research (A)

    研究機関：Tohoku University

    2021年4月 ～ 2025年3月

  5. スピントロニクスベース高性能・省電力・高信頼IoTセンサノードの基盤研究開発

    夏井 雅典, 羽生 貴弘

    2021年4月 ～ 2025年3月

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    本年度は，IoTセンサノードの高性能化・省エネルギー化，高信頼化それぞれの達成に必須となる以下の要素技術について，並行的に研究を推進した． 1．不要なエネルギー消費を徹底的に排除する細粒度パワーゲーティング（PG）技術：IoTセンサノードに想定される多様な動作環境の変化に応じて適切な電源供給の制御を可能とする動作環境適応型PGスイッチ制御技術に関して，所望の機能を実現するための回路構造に関する初期検討を行った．複数のパワースイッチの並列接続からなる回路構造を用い，動作環境に応じて適切なパワースイッチを選択することにより，パワーゲーティング前後における貫通電流や電源電圧変動を抑制可能であることを確認した． 2．多様な動作環境における安定動作を保証する高信頼要素回路技術：NV-LIM回路の省エネルギー性の本質である不揮発記憶機能を司るもっとも重要な要素回路である，不揮発フリップフロップ（NVFF）の高信頼化について，回路レベルの設計最適化に関する初期検討を行った．従来検討されてきた高信頼NVFFの回路構造の解析を行うとともに，自動合成技術糖を用いた設計フローに適用するためのRTLレベル記述について検討を行った． 3．高エネルギー効率な演算処理を可能とするIoTセンサノード向けアクセラレータ技術：センサノードにおいて多用される演算処理の高速化を目的としたアクセラレータ回路の構成方法について，対象とする処理の選定とアクセラレータに求められる性能・機能を調査した上で，開発するアクセラレータの具体的な仕様を検討した．

  6. 知的環境適応型VLSI基盤技術の構築と高信頼脳型LSIシステムへの応用展開 競争的資金

    夏井 雅典

    制度名：Grant-in-Aid for Scientific Research

    2017年 ～ 2022年

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    本研究では，脳の情報処理過程における学習・記憶，超並列，自律分散といった様々な原理に基づく柔軟かつ複雑な処理をハードウェアアルゴリズムとして実装することにより，高次の処理を極めてコンパクトなシステム構成で実現することを目指す．特に本研究においては，脳の可塑性（環境適応性）と呼ばれる機能にヒントを得，従来の延長上にない知的環境適応型新概念LSI設計技術の確立を到達目標とする． 本技術の実現においては，入力情報を適切に処理する計算アルゴリズムのみならず，本アルゴリズムを如何にしてコンパクトかつ低消費電力なハードウェアとして実装するかが重要な課題となる．そこで，本年度は，省電力性および高性能性と，多様な環境における安定動作の両立が求められるエッジデバイスへの実装を念頭に置いた，知的環境適応処理向け回路技術について，昨年度成果のさらなる高度化を目的とした研究を推進した． エッジデバイスへの省電力なハードウェア実装に必須となる不揮発パワーゲーティング技術について，環境変動や動作状況の変化によって生じる性能劣化・信頼性低下を抑制するための回路技術について研究を推進し，具体的応用事例におけるその有効性を評価した．また，エッジデバイスにおいて想定される脳型計算処理を高効率に実行可能なアクセラレータ，およびその円滑な制御を加納とする命令セットを有するCPUの設計について検討を行い，実応用を念頭に置いたベンチマークにより，その有効性を示した．

  7. 脳型コンピューティング向けダーク・シリコンロジックLSIの基盤技術開発

    羽生 貴弘, 夏井 雅典, 米田 友洋, 今井 雅, 池田 正二, 鬼沢 直哉, 村口 正和

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research Grant-in-Aid for Scientific Research (S)

    研究種目：Grant-in-Aid for Scientific Research (S)

    研究機関：Tohoku University

    2016年5月 ～ 2021年3月

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    一昨年度試作完了予定であったCMOS/MTJロジックLSIだが，地震などの自然災害を含めた様々なトラブルにより，昨年度末に11ヶ月遅れでチップ試 作が終了した.そのため，チップ測定結果から得られた知見を元に，本来の計画であれば本年度実施予定であったCMOS等価回路のLSIチップの試作予定を変更し，シミュレーションによる提案回路の応用展開を加速させた． 具体的には，共同研究者であるフランスCNRSのJ.-P. Diguet主任研究員のグループと共同で，脳型情報処理の一種である深層学習の推論処理の低消費電力を試みた．一般的に画像認識アプリケーションにおいては，深層学習ハードウェアの量子化がわずかな認識精度の低下で大幅な省電力化が実現されるに対して，音声認識等の他のアプリケーションにおいては，量子化により大幅な認識精度低下してしまう問題を見出した．そこで，提案のCMOS/MTJ回路に基づくMulti-Context Ternary Content-Addressable Memory(MC-TCAM)を考案し，高い認識精度を保ちつつ大幅な省電力化が可能なSelective Computing Architectureを提案した． この研究成果は，学術論文誌Journal of Applied Physics誌に採録されただけでなく，IEEE CAS Society Region 8のフラグシップカンファレンスである26th ICECSにおいてBest Young Professionals Paper Awardを受賞するに至った．

  8. 脳型コンピューティング向けダーク・シリコンロジックLSIの基盤技術開発 競争的資金

    羽生 貴弘

    制度名：科学研究費補助金

    2016年4月 ～ 2021年3月

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    脳型コンピューティング向けダーク・シリコンロジックLSIの基盤技術を開発するために，初年度であるH28年度は，ダーク・シリコン非同期基本論理ゲート構成とその小規模演算回路の設計，並びにCMOS等価回路による原理動作検証を計画していた． 提案のダーク・シリコン非同期基本ゲートを検討し，いくつかの回路で動作シミュレーションを行った．シミュレーション環境としては，不揮発性素子であるMagnetic Tunnel Junction (MTJ)素子とCMOS回路を用いて，SPICEによるトランジスタレベルシミュレーションを行った．シミュレーションにより，基本的なパワーげティング動作までを確認した． また研究資料収集として，多値論理及びそのハードウェア実現に関する国際会議であるInternational Symposium on Multiple-Valued Logic (ISMVL)2016に出席をし，アルゴリズムからシステムレベルに至る脳型コンピューティグに関する知見を得た． 上記の提案回路の検討中に，重複応募中の基盤研究（S)が採択となったため，本基盤研究（A)としての研究はその時点で終了となった．ただし，基盤研究（S)と本基盤研究（A)の課題として，共通に「脳型コンピューティング向けダーク・シリコンロジックLSIの基盤技術の開発」としていたため，本基盤研究（A)での研究進捗は，そのまま基盤研究（S)に引き継ぐ形となった．

  9. 完全自律誤り訂正VLSI設計技術の構築と脳型LSIシステムへの応用展開 競争的資金

    夏井 雅典

    制度名：科学研究費補助金

    2016年4月 ～ 2019年3月

  10. 脳の知的情報処理ダイナミクスを活用した高性能・高信頼エレクトロニクスシステムの研究開発技術開発 競争的資金

    夏井 雅典

    提供機関：村田学術振興財団

    制度名：平成28年度助成研究

    2016年7月 ～ 2017年6月

  11. 不揮発性素子を用いたＰＶＴバラつきフリーＶＬＳＩシステムに関する研究 競争的資金

    羽生 貴弘

    制度名：Grant-in-Aid for Scientific Research

    2010年4月 ～ 2014年3月

  12. 製造ばらつきフリー高信頼多値ＶＬＳＩの系統的設計技術に関する研究 競争的資金

    夏井 雅典

    制度名：Grant-in-Aid for Scientific Research

    2009年4月 ～ 2012年3月

  13. 製造ばらつきフリー高信頼多値VLSIの系統的設計法の構築

    夏井 雅典

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Young Scientists (B)

    研究機関：Tohoku University

    2009年 ～ 2011年

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    本研究では, 製造ばらつきフリー高信頼多値VLSIの系統的設計論の確立を目的とした基礎実験を行った. 多値回路向け高水準設計・検証システムの構築と回路シミュレーションによる性能実証, 不揮発性新デバイスを用いた多値回路ブロックとその適応的ばらつき補正技術の提案, ならびに本手法に基づいた高信頼VLSIの設計と動作検証を通し, 本技術に基づく高性能・高信頼次世代VLSIの実現が可能であることを示した.

  14. 楽音の解析とそのIT社会への応用に関する研究 競争的資金

    田所 嘉昭

    提供機関：Japan Society for the Promotion of Science

    制度名：科学研究費補助金

    研究種目：Grant-in-Aid for Scientific Research (C)

    研究機関：Toyohashi University of Technology

    2007年4月 ～ 2008年3月

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    実用的な採譜システムの実現のため, 従来音高推定が困難とされていた和音と打楽器音を含む楽音の音高推定を解決した. さらに, 音長検出法を提案するとともに, 和音数, 音域を拡大したときの音高推定法を示し, その応用として楽音の視覚化, 楽器演奏独習システムを提案した.

  15. アナログLSIの進化的合成システムの開発に関する研究 競争的資金

    夏井 雅典

    制度名：科学研究費補助金

    2006年4月 ～ 2008年3月

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    本研究者は,進化的グラフ生成手法(Evolutionary Graph Generation: EGG)と呼ぶ最適化手法の提案および本手法に基づく創発的回路設計技術について検討を進めてきた.本研究では,EGGに基づくアナログ回路設計支援システムの構築を目的とした基礎実験を通し,EGGの有効性を検討した. 多変量解析を用いて優良な解候補が共通に有する性質を探索の過程で自律的に発見し,探索のために活用することで,より優良な解を生成するシステムに関する基礎的検討を行い,提案する手法がアナログ回路の最適化において有効であることを確認した. また,アナログ回路の設計において必須となるトポロジ(回路構造)とパラメータ(各回路素子の特性を決める固有の値)両面からの同時最適化を念頭においた構造探索の手法について検討を進め,探索効率の向上を図った.特にパラメータの最適化においては,演算増幅器を探索の対象とし,多峰性の解空間における探索が得意とされる遺伝的アルゴリズム(Genetic Algorithm)といった非線形最適化手法と,主成分分析に代表される多変量解析に基づく解析的手法を組み合わせることにより,探索アルゴリズムのパフォーマンスの向上が可能であることを確認した.

  16. 多値双方向同時データ転送技術に基づく高速LDPCデコーダVLSIの開発

    羽生 貴弘, 望月 明, 松本 敦, 夏井 雅典

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Scientific Research (B)

    研究機関：Tohoku University

    2006年 ～ 2008年

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    データ通信において優れた誤り訂正復号能力を有する方式「Low-Density Parity-Check(LDPC)復号方式」では, 1000ビット以上の復号処理において10Gbps以上の高速化と実用的な低消費電力化が望まれている. 我々は, 高速化が同期式制御の最悪遅延に律速されている点に着目し, これを解決するために, 非同期式制御の活用と, 電流モード多値回路による非同期回路の効率的実現を行った. まず, 非同期デ-タ転送の利点を最大限に活用するために, 「前後のデータの類似性が極めて高い」ことに着目したフラッティングアルゴリズム(一部のデ-タ更新だけで演算を実行)を考案し, BERにほとんど影響を与えることを確認した. また, 信号線の多値符号化に基づいた双方向同時非同期デ-タ転送方式を考案し, LDPCデコ-ダ内のデータ転送スループットの倍増化と共に, 演算ノードの稼働率を倍増させた. さらに, 具体例として, 1024ビットLDPCデコーダLSIを設計し, 従来手法による実現と比較し, 1.65倍に高性能化できることを確認すると共に, 256ビットLDPCデコ-ダLSIを90nmCMOSプロセスで試作して基本原理動作の検証を行った. このフラッティングアルゴリズムの特長を最大限に生かせる方式として, 部分パイプライン方式についても検討し, 従来困難であった10Gbpsの高速化が達成できることもシミュレーションで明らかにした. 以上の成果は, 国際ジャーナルとして著名なIEEE Transaction on VLSIに採択決定されるなど, 学術雑誌論文に8件, 学会発表42件に取りまとめた.

  17. 進化的グラフ生成手法に基づくアナログ・ディジタル混載集積回路設計に関する研究 競争的資金

    夏井 雅典

    制度名：科学研究費補助金

    2002年4月 ～ 2005年3月

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    今年度は,本申請者の提案する進化的グラフ生成手法(EGG)に基づくアナログ・ディジタル混載回路自動合成システムの構築を目的とした.具体的には,(1)大規模かつ多様な回路の自動合成を可能にするためのEGGシステムの拡張を行った.(2)EGGシステムによるアナログ回路の自動合成実験を行った.(3)EGGに基づくアナログ・ディジタル混載集積回路の自動合成に関する基礎理論の確立に関して検討を行った. 1.大規模かつ多様な回路の自動合成を可能にするためのEGGシステムの拡張 システムの実用化推進のための各種技術の導入について検討した.具体的には,(1)探索効率の向上を目的とした回路の再利用技術の導入,(2)アナログ回路合成において必須となる回路素子パラメータの最適化手法の導入について検討した.これらの技術を前年度までに検討を行ってきたPCクラスタリング技術と組み合わせることにより,実用的な時間内で大規模かつ多様な回路の合成が可能なシステムの構築が可能になった. 2.アナログ回路の自動合成実験 EGGシステムによるアナログ回路の合成実験を行った.その結果から,本システムが,与えられた仕様に応じた多種多様な回路構造を合成できることを示したとともに,複数の評価基準を考慮する必要があるアナログ回路の合成に対しても適用が可能であることを示した. 3.EGGに基づくアナログ・ディジタル混載集積回路の自動合成に関する基礎理論の確立 実験結果を通し,アナログ・ディジタル混載集積回路の自動合成に対するEGGの適用の可能性について検討を行った.既存の設計支援技術との協働方法を確立するとともに,今後ますます向上することが予想される計算処理能力を有効に活用することで,自動合成が困難とされてきた回路を含むより広いクラスの回路合成問題に対してもEGGの適用が可能であることを示した.

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担当経験のある科目(授業) 2

  1. 集積回路工学　東北大学

  2. ディジタルコンピューティング　東北大学

その他 1

  1. 脳の知的情報処理ダイナミクスを活用した高性能・高信頼エレクトロニクスシステムの研究開発

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    人間の脳は「過去の経験や記憶に基づく予測制御的な情報の補完あるいは訂正」という極めて高度な処理を日常的に行っている．本研究では，超微細半導体素子および次世代素子の性能向上を最大限に活用可能な計算機アーキテクチャの構築に向け，脳の知的情報処理ダイナミクスを活用した高精度・高効率・高信頼データ処理技術の確立を目的とする．過去の時系列データの時間的相関関係や内包される本質的特徴を創発的に獲得し，未来に到来するデータの予測やエラー訂正を可能とする計算アルゴリズム，および本アルゴリズムを高効率かつコンパクトに実装する計算機アーキテクチャ基盤技術の確立により，情報の冗長化を基本とする従来手法とは一線を画するエラー耐性および転送効率を達成するデータ処理技術，および本技術を内包した高信頼ハードウェアアーキテクチャの実現を目指す．