Details of the Researcher

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Masanori Natsui
Section
Research Institute of Electrical Communication
Job title
Associate Professor
Degree

  • 博士（情報科学） (Tohoku University)

Committee Memberships 19

  • IPSJ Transactions on System LSI Design Methodology　Associate Editor

    2025/04 - Present

  • 電子情報通信学会英文論文誌C・編集幹事

    2024/06 - Present

  • 電子情報通信学会集積回路研究専門委員会　専門委員

    2020/06 - Present

  • 多値論理研究会　委員長

    2022/09 - 2024/09

  • 電子情報通信学会英文論文誌C・編集委員

    2019/06 - 2024/05

  • ニューパラダイムコンピューティング研究会　幹事

    2016/04 - 2023/03

  • IEEE SSCS Japan Chapter　Secretary

    2021/01 - 2022/12

  • 多値論理研究会　技術担当幹事

    2020/09 - 2022/09

  • International Workshop on Post-Binary ULSI Systems　General Chair

    2016/06 - 2022/05

  • IEEE SSCS Japan Chapter　Treasurer

    2019/01 - 2020/12

  • 多値論理研究会　庶務幹事

    2016/04 - 2020/09

  • 電子情報通信学会集積回路研究専門委員会　幹事

    2018/06 - 2020/05

  • VLSI Circuits Symposium TPC　TPC Member

    2015/08 - 2019/06

  • 電子情報通信学会集積回路研究専門委員会　幹事補佐

    2016/04 - 2018/05

  • 情報処理学会東北支部　広報幹事

    2016/04 - 2018/03

  • 電子情報通信学会集積回路研究専門委員会　運営委員

    2015/04 - 2016/03

  • IEEE ISMVL Executive Subcommittee　Members-at-large

    2013/01 - 2015/12

  • 多値論理とその応用研究会　幹事

    2010/04 - 2012/03

  • 情報処理学会システムLSI設計技術研究運営委員会　運営委員

    2008/04 - 2012/03

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Professional Memberships 2

  • 電子情報通信学会

  • IEEE

Research Interests 5

  • スピントロニクス集積回路設計技術

  • 遺伝的アルゴリズム

  • EDA

  • 進化的計算

  • アナログ回路設計

Research Areas 4

  • Manufacturing technology (mechanical, electrical/electronic, chemical engineering) / Electronic devices and equipment /

  • Informatics / Computational science /

  • Informatics / Information networks /

  • Informatics / Computer systems /

Awards 9

  1. 優秀大会講演論文賞

    2024/11　電子情報通信学会 VLSI設計技術研究専門委員会　ユニタリ重み表現ベース不揮発ニューラルネットワークのエラー耐性評価

  2. IEEE CS TCMVL

    2024/05　IEEE CS TCMVL　Write-Energy Reduction of MTJ-Based Quantized Neural-Network Hardware

  3. 一般財団法人みやぎ産業科学振興基金研究奨励賞

    2022/05　一般財団法人みやぎ産業科学振興基金

  4. 電子情報通信学会 エレクトロニクスソサイエティ活動功労表彰

    2021/03　電子情報通信学会 エレクトロニクスソサイエティ

  5. 石田實記念財団研究奨励賞

    2020/11　石田實記念財団

  6. Kenneth C. Smith Early Career Award for Microelectronics Research

    2012/05　MVL-TC, IEEE

  7. 電子情報通信学会エレクトロニクスソサイエティ論文賞

    2010/05　子情報通信学会エレクトロニクスソサイエティ

  8. IEEE Sendai Section Student Award

    2003/08　IEEE Sendai Section

  9. 情報処理学会東北支部奨励賞

    2001/08　情報処理学会東北支部

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Papers 176

  1. Emerging trends in MTJ-based nonvolatile logic circuits toward a revolution in computer architecture Peer-reviewed

    Masanori Natsui, Takahiro Hanyu

    Japanese Journal of Applied Physics　64　(12)　12SP18-12SP18　2025/12/01

    Publisher: IOP Publishing

    DOI： 10.35848/1347-4065/ae268d 　

    ISSN： 0021-4922

    eISSN： 1347-4065

    More details Close

    Abstract Stable power supply for sensor nodes remains a major challenge in edge computing. Energy harvesting is considered as a promising approach because it can collect and re-generate power from the surrounding environment. However, its power supply is typically small and unstable, necessitating large batteries and/or frequent backups of intermediate information for process interrupting to nonvolatile memory. Nonvolatile logic circuit technology has a potential ability to smoothly retain their internal states at minimal overhead, enabling efficient operation under unstable and intermittent power conditions. This paper reviews recent progress in nonvolatile logic circuits and architecture technologies based on magnetic tunnel junction devices. It also introduces the latest developments, namely the reference-load sharing scheme and the differential information storing scheme, which realize highly energy-efficient and highly integrated nonvolatile register architectures. The future prospects of intermittent computing enabled by these technologies are also discussed.

  2. Emerging Trends in MTJ-Based Nonvolatile Logic LSI Technology Invited

    Masanori Natsui, Takahiro Hanyu

    Extended Abstracts of the 2025 International Conference on Solid State Devices and Materials　2025/09/16

    Publisher: The Japan Society of Applied Physics

    DOI： 10.7567/ssdm.2025.b-2-01 　

  3. Implementation of an MRAM-Based Edge AI Hardware with a Fine-Grained Power-Gating Technique Peer-reviewed

    Tomohiro Yoneda, Yasuhiro Takako, Akira Tamakoshi, Masanori Natsui, Daisuke Suzuki, Takahiro Hanyu

    2025 IEEE 55th International Symposium on Multiple-Valued Logic (ISMVL)　4-9　2025/06/05

    Publisher: IEEE

    DOI： 10.1109/ismvl64713.2025.00010 　

  4. Intelligent Power-Gating Technique with Quick Wake-Up/Sleep Functionality for Spintronics-Based Edge Computing Hardware Peer-reviewed

    Fangcen Zhong, Masanori Natsui, Takahiro Hanyu

    2025 IEEE 55th International Symposium on Multiple-Valued Logic (ISMVL)　10-14　2025/06/05

    Publisher: IEEE

    DOI： 10.1109/ismvl64713.2025.00011 　

  5. Design of a Low-Energy MTJ-Based Nonvolatile Register Based on a Differential Information Storing Scheme Peer-reviewed

    Tomoo Yoshida, Masanori Natsui, Takahiro Hanyu

    2025 IEEE International Symposium on Circuits and Systems (ISCAS)　1-5　2025/05/25

    Publisher: IEEE

    DOI： 10.1109/iscas56072.2025.11043267 　

  6. Reference-Load Sharing Scheme: An Area- and Energy-Efficient Nonvolatile Register Design Using MTJ Devices Peer-reviewed

    Masanori Natsui, Tomoo Yoshida, Takahiro Hanyu

    IEEE Journal on Exploratory Solid-State Computational Devices and Circuits　11　90-98　2025

    Publisher: Institute of Electrical and Electronics Engineers (IEEE)

    DOI： 10.1109/jxcdc.2025.3611365 　

    eISSN： 2329-9231

  7. Design of an Intermittent-Computing-Oriented Nonvolatile Register With a Switching-Probability-Aware Store-and-Verify Scheme Peer-reviewed

    Masanori Natsui, Takahiro Hanyu

    IEEE Access　13　38104-38114　2025

    Publisher: Institute of Electrical and Electronics Engineers (IEEE)

    DOI： 10.1109/access.2025.3546590 　

    eISSN： 2169-3536

  8. Design of an Energy/Area-Aware MTJ-Based Nonvolatile Register with a Reference-Load Sharing Scheme Peer-reviewed

    Tomoo Yoshida, Masanori Natsui, Takahiro Hanyu

    2024 IEEE 67th International Midwest Symposium on Circuits and Systems (MWSCAS)　1257-1261　2024/08/11

    Publisher: IEEE

    DOI： 10.1109/mwscas60917.2024.10658712 　

  9. Error-Tolerance-Aware Write-Energy Reduction of MTJ-Based Quantized Neural Network Hardware Peer-reviewed

    Ken ASANO, Masanori NATSUI, Takahiro HANYU

    IEICE Transactions on Information and Systems　E107.D　(8)　958-965　2024/08/01

    Publisher: Institute of Electronics, Information and Communications Engineers (IEICE)

    DOI： 10.1587/transinf.2023lop0007 　

    ISSN： 0916-8532

    eISSN： 1745-1361

  10. Design of a High-Speed and Low-Power Threshold Adjustment Unit for Battery-Free Edge Devices Peer-reviewed

    F. Zhong, M. Natsui, T. Hanyu

    IEEE International Joint Conference on Neural Networks (IJCNN)　2024/07

  11. Error-Tolerant Quantized Neural Network Based on Non-Weighted Arithmetic Peer-reviewed

    M. Natsui, K. Asano, T. Hanyu

    54th IEEE International Symposium on Multiple-Valued Logic (ISMVL2024)　48-52　2024/05

  12. Error-Sensitivity-Aware Write-Energy Optimization for an MTJ-Based Binarized Neural Network Peer-reviewed

    Ken Asano, Masanori Natsui, Takahiro Hanyu

    2023 30th IEEE International Conference on Electronics, Circuits and Systems (ICECS)　2023/12/04

    Publisher: IEEE

    DOI： 10.1109/icecs58634.2023.10382768 　

  13. Impact of Spintronics-Based Nonvolatile Hardware for AI Applications Invited Peer-reviewed

    T. Hanyu, N. Onizawa, D. Suzuki, M. Natsui

    Extended Abstracts of 2023 International Conference on Solid State Devices and Materials (SSDM2023)　423-424　2023/09

  14. Challenge of a Low-Power FPGA-Based CNN Accelerator Based on Nonvolatile Logic-in-Memory Circuitry Peer-reviewed

    D. Suzuki, M. Natsui, A. Tamakoshi, Y. Takako, T. Hanyu

    2023 International Symposium on Nonlinear Theory and Its Applications (NOLTA2023)　254-257　2023/09

  15. Challenge of Energy-Efficient Edge-AI Accelerator Architecture Using Nonvolatile Logic Peer-reviewed

    Natsui Masanori, Takako Yasuhiro, Tamakoshi Akira, Hanyu Takahiro

    2023 International Symposium on Nonlinear Theory and Its Applications (NOLTA2023)　263-264　2023/09

    DOI： 10.34385/proc.76.B2L-36 　

  16. Design of an Error-Tolerant Nonvolatile Register for Energy-Aware Intermittent Computing Peer-reviewed

    Kaede Sakai, Masanori Natsui, Takahiro Hanyu

    2023 IEEE 66th International Midwest Symposium on Circuits and Systems (MWSCAS)　2023/08/06

    Publisher: IEEE

    DOI： 10.1109/mwscas57524.2023.10405935 　

  17. Design of a nonvolatile-register-embedded RISC-V CPU with software-controlled data-retention and hardware-acceleration functions Peer-reviewed

    Masanori Natsui, Keisuke Sakamoto, Takahiro Hanyu

    Memories - Materials, Devices, Circuits and Systems　4　100035-100035　2023/07

    Publisher: Elsevier BV

    DOI： 10.1016/j.memori.2023.100035 　

    ISSN： 2773-0646

  18. High-Performance/Low-Area Power-Gating Switch Linear Array for Energy-Efficient LSIs with an Optimum Switch-Timing Control Peer-reviewed

    F. Zhong, M. Natsui, T. Hanyu

    2023 IEEE International Symposium on Circuits and Systems(ISCAS2023)　2023/05

  19. Write-Energy Reduction of MTJ-Based Quantized Neural-Network Hardware Peer-reviewed

    K. Asano, M. Natsui, T. Hanyu

    53th IEEE International Symposium on Multiple-Valued Logic (ISMVL2023)　7-11　2023/05

  20. Prospects of Energy-Efficient Edge-AI Accelerator Architecture Using Nonvolatile Logic Peer-reviewed

    M. Natsui, D. Suzuki, Y. Takako, A. Tamakoshi, T. Hanyu

    2022 International Symposium on Nonlinear Theory and Its Applications (NOLTA2022)　136-138　2022/12

  21. Design of a Low-Power FPGA-Based CNN Accelerator Based on Nonvolatile Logic-in-Memory Circuitry Peer-reviewed

    D. Suzuki, M. Natsui, A. Tamakoshi, Y. Takako, T. Hanyu

    2022 International Symposium on Nonlinear Theory and Its Applications (NOLTA2022)　132　(135)　2022/12

  22. Energy-Efficient Nonvolatile RISC-V CPU with a Custom Instruction-Controlled Accelerator Peer-reviewed

    K. Sakamoto, M. Natsui, T. Hanyu

    2022 IEEE International Midwest Symposium on Circuits and Systems (MWSCAS2022)　28-31　2022/08

  23. Operation-Condition-Aware Dynamic Power Gating for Nonvolatile LSIs

    F. Zhong, M. Natsui, T. Hanyu

    31st International Workshop on Post-Binary ULSI Systems　6　2022/05

  24. Dynamic activation of power-gating-switch configuration for highly reliable nonvolatile large-scale integrated circuits Peer-reviewed

    Fangcen Zhong, Masanori Natsui, Takahiro Hanyu

    JAPANESE JOURNAL OF APPLIED PHYSICS　61　(SC)　2022/05

    DOI： 10.35848/1347-4065/ac461a 　

    ISSN： 0021-4922

    eISSN： 1347-4065

  25. Dynamic Power-Gating-Switch Control Technique and Its Application to an Energy-Efficient Embedded STT-MRAM Peer-reviewed

    F. Zhong, M. Natsui, and T. Hanyu

    Extended Abstracts of 2021 International Conference on Solid State Devices and Materials (SSDM2021)　672-673　2021/09

  26. New-Paradigm Logic-LSI Design Technology Based on Nonvolatile Storage Functionality and Its Future Prospects Invited Peer-reviewed

    夏井雅典, 羽生貴弘

    電子情報通信学会論文誌 C(Web)　J104-C　(6)　185-192　2021/06

    ISSN： 1881-0217

  27. Design of a highly reliable nonvolatile flip-flop incorporating a common-mode write error detection capability Peer-reviewed

    Masanori Natsui, Gensei Yamagishi, Takahiro Hanyu

    Japanese Journal of Applied Physics　60　(SB)　SBBB02-SBBB02　2021/05/01

    Publisher: IOP Publishing

    DOI： 10.35848/1347-4065/abdcb0 　

    ISSN： 0021-4922

    eISSN： 1347-4065

  28. Dual-Port SOT-MRAM Achieving 90-MHz Read and 60-MHz Write Operations Under Field-Assistance-Free Condition Peer-reviewed

    Masanori Natsui, Akira Tamakoshi, Hiroaki Honjo, Toshinari Watanabe, Takashi Nasuno, Chaoliang Zhang, Takaho Tanigawa, Hirofumi Inoue, Masaaki Niwa, Toru Yoshiduka, Yasuo Noguchi, Mitsuo Yasuhira, Yitao Ma, Hui Shen, Shunsuke Fukami, Hideo Sato, Shoji Ikeda, Hideo Ohno, Tetsuo Endoh, Takahiro Hanyu

    IEEE Journal of Solid-State Circuits　56　(4)　1116-1128　2021/04

    Publisher: Institute of Electrical and Electronics Engineers (IEEE)

    DOI： 10.1109/jssc.2020.3039800 　

    ISSN： 0018-9200

    eISSN： 1558-173X

  29. Power-Gating Switch-Control Technique for Nonvolatile Logic LSI

    F. Zhong, M. Natsui, T. Hanyu

    The 4th Symposium for The Core Research Clusters for Materials Science and Spintronics　120　(234(VLD2020 11-38))　100　2021/02

    ISSN： 2432-6380

  30. Systematic Design Flow for Realizing MTJ-Based Nonvolatile FPGAs Peer-reviewed

    Y. Takako, D. Suzuki, M. Natsui, T. Hanyu

    Extended Abstracts of 2020 International Conference on Solid State Devices and Materials (SSDM2020)　93-94　2020/09

  31. Design of a Magnetic-Tunnel-Junction-Based Nonvolatile Flip-Flop with Common-Mode Write Error Detection Peer-reviewed

    G. Yamagishi, M. Natsui, T. Hanyu

    Extended Abstracts of 2020 International Conference on Solid State Devices and Materials (SSDM2020)　87-88　2020/09

  32. Dual-Port Field-Free SOT-MRAM Achieving 90-MHz Read and 60-MHz Write Operations under 55-nm CMOS Technology and 1.2-V Supply Voltage Peer-reviewed

    M. Natsui, A. Tamakoshi, H. Honjo, T. Watanabe, T. Nasuno, C. Zhang, T. Tanigawa, H. Inoue, M. Niwa, T. Yoshiduka, Y. Noguchi, M. Yasuhira, Y. Ma, H. Shen, S. Fukami, H. Sato, S. Ikeda, H. Ohno, T. Endoh, T. Hanyu

    VLSI Symposium　2020-June　2020/06

    DOI： 10.1109/VLSICircuits18222.2020.9162774 　

  33. Impact of MTJ-based nonvolatile circuit techniques for energy-efficient binary neural network hardware Peer-reviewed

    Masanori Natsui, Tomoki Chiba, Takahiro Hanyu

    Japanese Journal of Applied Physics　59　(5)　050602-050602　2020/05/01

    Publisher: IOP Publishing

    DOI： 10.35848/1347-4065/ab82ae 　

    ISSN： 0021-4922

    eISSN： 1347-4065

  34. First demonstration of field-free SOT-MRAM with 0.35 ns write speed and 70 thermal stability under 400℃ thermal tolerance by canted SOT structure and its advanced patterning/SOT channel technology Peer-reviewed

    H. Honjo, T. V. A. Nguyen, T. Watanabe, T. Nasuno, C. Zhang, T. Tanigawa, S. Miura, H. Inoue, M. Niwa, T. Yoshiduka, Y. Noguchi, M. Yasuhira, A. Tamakoshi, M. Natsui, Y. Ma, H. Koike, Y. Takahashi, K. Furuya, H. Shen, S. Fukami, H. Sato, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh

    International Electron Device Meeting　2019-December　2019/12

    DOI： 10.1109/IEDM19573.2019.8993443 　

    ISSN： 0163-1918

  35. MTJ-Based Nonvolatile Logic-in-Memory Circuit with Feedback-Type Equal-Resistance Sensing Mechanism for Ternary Neural Network Hardware Peer-reviewed

    M. Natsui, T. Hanyu

    IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference　2019/10

  36. Nonvolatile Logic LSI Design Technology and Its Application to AI Hardware Invited

    NATSUI Masanori

    2019 International Conference on Solid State Devices and Materials (SSDM2019),Short Courses　2019/09

  37. A 47.14μW 200MHz MOS/MTJ-Hybrid Nonvolatile Microcontroller Unit Embedding STT-MRAM and FPGA for IoT Applications Peer-reviewed

    M. Natsui, D. Suzuki, A. Tamakoshi, T. Watanabe, H. Honjo, H. Koike, T. Nasuno, Y. Ma, T. Tanigawa, Y. Noguchi, M. Yasuhira, H. Sato, S. Ikeda, H. Ohno, T. Endoh, T. Hanyu

    IEEE Journal of Solid State Circuits (JSSC)　54　(11)　2991-3004　2019/08

  38. Design of a Current-Mode Linear-Sum-Based Bitcounting Circuit with an MTJ-Based Compensator for Binarized Neural Networks Peer-reviewed

    T. Chiba, M. Natsui, T. Hanyu

    Proceedings of the 49th International Symposium on Multiple-Valued Logic (ISMVL)　91-96　2019/05

  39. Design of an Energy-Efficient XNOR Gate Based on MTJ-Based Nonvolatile Logic-in-Memory Architecture for Binary Neural Network Hardware Peer-reviewed

    M. Natsui, T. Chiba, T. Hanyu

    Japanese Journal of Applied Physics (JJAP)　58　(SB)　SBBB01-1-SBBB01-7　2019/04

  40. An FPGA-Accelerated Fully Nonvolatile Microcontroller Unit for Sensor-Node Applications in 40nm CMOS/MTJHybrid Technology Achieving 47.14μW Operation at 200MHz Peer-reviewed

    M. Natsui, D. Suzuki, A. Tamakoshi, T. Watanabe, H. Honjo, H. Koike, T. Nasuno, Y. Ma, T. Tanigawa, Y. Noguchi, M. Yasuhira, H. Sato, S. Ikeda, H. Ohno, T. Endoh, T. Hanyu

    2019 IEEE International Solid-State Circuits Conference (ISSCC2019)　62　202-203　2019/02

    ISSN： 0193-6530

  41. Design of MTJ-Based Nonvolatile Logic Gates for Quantized Neural Networks Peer-reviewed

    M Natsui, T Chiba, T Hanyu

    Microelectronics Journal　82　13-21　2018/12

  42. MTJ-Based Nonvolatile Ternary Logic Gate for Quantized Convolutional Neural Networks Peer-reviewed

    M. Natsui, T. Chiba, T. Hanyu

    IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference　2 pages　2018/10

  43. MTJ-Based Nonvolatile Logic Gate for Binarized Convolutional Neural Networks and Its Impact Peer-reviewed

    M. Natsui, T. Chiba, T. Hanyu

    Extended Abstracts of 2018 International Conference on Solid State Devices and Materials (SSDM2018)　109-110　2018/09

  44. MTJ-based nonvolatile logic LSI for ultra low-power and highly dependable computing Invited

    Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    China Semiconductor Technology International Conference 2018, CSTIC 2018　1-4　2018/05/29

    Publisher: Institute of Electrical and Electronics Engineers Inc.

    DOI： 10.1109/CSTIC.2018.8369189 　

  45. Systematic Intrusion Detection Technique for In-Vehicle Network Based on Time-Series Feature Extraction Peer-reviewed

    H. Suda, M. Natsui, T. Hanyu

    48th IEEE International Symposium on Multiple-Valued Logic (ISMVL2018)　56-61　2018/05

  46. Data-Stream-Aware Computing for Highly Dependable VLSI Systems

    M. Natsui, H. Suda, T. Hanyu

    The 5th International Symposium on Brainware LSI　8　2018/02

  47. Design of a memory-access controller with 3.71-times-enhanced energy efficiency for Internet-of-Things-oriented nonvolatile microcontroller unit Peer-reviewed

    M. Natsui, T. Hanyu

    Japanese Journal of Applied Physics　57　(4S)　04FN03-1-04FN03-5　2018

  48. Energy-Efficient High-Performance Nonvolatile VLSI Processor with a Temporary-Data Reuse Technique Peer-reviewed

    M. Natsui, T. Hanyu

    2017 International Conference on Solid State Devices and Materials (SSDM2017)　977-978　2017/09

  49. Energy-Efficient Data-Access Technique for an Ultra Low-Power Nonvolatile Microcontroller Unit

    M. Natsui, T. Hanyu

    3rd ImPACT International Symposium on Spintronic Memory, Circuit and Storage　57　2017/09

  50. Origin of variation of shift field via annealing at 400 degrees C in a perpendicular-anisotropy magnetic tunnel junction with [Co/Pt]-multilayers based synthetic ferrimagnetic reference layer Peer-reviewed

    H. Honjo, S. Ikeda, H. Sato, T. Watanebe, S. Miura, T. Nasuno, Y. Noguchi, M. Yasuhira, T. Tanigawa, H. Koike, M. Muraguchi, M. Niwa, K. Ito, H. Ohno, T. Endoh

    AIP ADVANCES　7　(5)　055913-1-055913-5　2017/05

    DOI： 10.1063/1.4973946 　

    ISSN： 2158-3226

  51. Design of a variation-resilient single-ended non-volatile six-input lookup table circuit with a redundant-magnetic tunnel junction-based active load for smart Internet-of-things applications Peer-reviewed

    D. Suzuki, M. Natsui, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

    ELECTRONICS LETTERS　53　(7)　2017/03

    DOI： 10.1049/el.2016.4233 　

    ISSN： 0013-5194

    eISSN： 1350-911X

  52. Design of a Variation-Resilient Single-Ended Nonvolatile 6-Input Lookup Table Circuit with a Redundant-MTJ-Based Active Load for Smart IoT Applications Peer-reviewed

    D. Suzuki, M. Natsui, A. Mochizuki, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

    IET Electronics Letters　53　(7)　456-458　2017/03

  53. Fabrication of an MTJ-Based Nonvolatile Logic-in-Memory LSI with Content-Aware Write Error Masking Scheme Achieving 92% Storage Capacity and 79% Power Reduction Peer-reviewed

    M. Natsui, A. Tamakoshi, T. Endoh, H. Ohno, T. Hanyu

    Japanese Journal of Applied Physics　04CN01-1-04CN01-5　2017/03

  54. Fabrication of a magnetic-tunnel-junction-based nonvolatile logic-in-memory LSI with content-aware write error masking scheme achieving 92% storage capacity and 79% power reduction

    Natsui Masanori, Tamakoshi Akira, Endoh Tetsuo, Ohno Hideo, Hanyu Takahiro

    Jpn. J. Appl. Phys.　56　(4)　04CN01　2017/02/16

    Publisher: Institute of Physics

    DOI： 10.7567/JJAP.56.04CN01 　

    ISSN： 0021-4922

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    A magnetic-tunnel-junction (MTJ)-based video coding hardware with an MTJ-write-error-rate relaxation scheme as well as a nonvolatile storage capacity reduction technique is designed and fabricated in a 90 nm MOS and 75 nm perpendicular MTJ process. The proposed MTJ-oriented dynamic error masking scheme suppresses the effect of write operation errors on the operation result of LSI, which results in the increase in an acceptable MTJ write error rate up to 7.8 times with less than 6% area overhead, while achieving 79% power reduction compared with that of the static-random-access-memory-based one.

  55. Fabrication of an MTJ-Based Nonvolatile Logic-in-Memory LSI with Content-Aware Write Error Masking Scheme Achieving 92% Storage Capacity and 79% Power Reduction Peer-reviewed

    Masanori Natsui, Akira Tamakoshi, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    Japanese Journal of Applied Physics　56　(4S)　04CN01-1-04CN01-5　2017/02

  56. 脳型計算に基づく車載ネットワークの不正侵入検出法

    須田 拓樹, 夏井 雅典, 羽生 貴弘

    電気関係学会東北支部連合大会講演論文集　2017　60-60　2017

    Publisher: 電気関係学会東北支部連合大会実行委員会

    DOI： 10.11528/tsjc.2017.0_60 　

  57. Three-Terminal MTJ-Based Nonvolatile Logic Circuits with Self-Terminated Writing Mechanism for Ultra-Low-Power VLSI Processor Peer-reviewed

    Takahiro Hanyu, Daisuke Suzuki, Naoya Onizawa, Masanori Natsui

    PROCEEDINGS OF THE 2017 DESIGN, AUTOMATION & TEST IN EUROPE CONFERENCE & EXHIBITION (DATE)　548-553　2017

    ISSN： 1530-1591

  58. Beyond MRAM: Nonvolatile Logic-in-Memory VLSI Peer-reviewed

    Takahiro Hanyu, Tetsuo Endoh, Shoji Ikeda, Tadahiko Sugibayashi, Naoki Kasai, Daisuke Suzuki, Masanori Natsui, Hiroki Koike, Hideo Ohno

    Introduction to Magnetic Random-Access Memory　199-229　2016/11/26

    Publisher: wiley

    DOI： 10.1002/9781119079415.ch7 　

  59. Standby-Power-Free Integrated Circuits Using MTJ-Based VLSI Computing Peer-reviewed

    Takahiro Hanyu, Tetsuo Endoh, Daisuke Suzuki, Hiroki Koike, Yitao Ma, Naoya Onizawa, Masanori Natsui, Shoji Ikeda, Hideo Ohno

    PROCEEDINGS OF THE IEEE　104　(10)　1844-1863　2016/10

    DOI： 10.1109/JPROC.2016.2574939 　

    ISSN： 0018-9219

    eISSN： 1558-2256

  60. Highly Reliable MTJ-Based Nonvolatile Logicin-Memory LSI with Content-Aware Write Error Masking Scheme Peer-reviewed

    M.Natsui, A.Tamakoshi, T.Endoh, H.Ohno, T.Hanyu

    International Conference on Solid State Devices and Materials (SSDM)　B-2-03　77-78　2016/09/26

  61. Highly Reliable MTJ-Based Motion-Vector Prediction Unit with Dynamic Write Error Masking Scheme Peer-reviewed

    Masanori Natsui, Akira Tamakoshi, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    Proc. of 2016 International Conference on Solid State Devices and Materials　77-78　2016/09

  62. Stochastic behavior-considered VLSI CAD environment for MTJ/MOS-hybrid microprocessor design Peer-reviewed

    M. Natsui, A. Tamakoshi, A. Mochizuki, H. Koike, H. Ohno, T. Endoh, T. Hanyu

    Proceedings - IEEE International Symposium on Circuits and Systems　2016-　1878-1881　2016/07/29

    Publisher: Institute of Electrical and Electronics Engineers Inc.

    DOI： 10.1109/ISCAS.2016.7538938 　

    ISSN： 0271-4310

  63. Brain-Inspired Computing for Variation-Resilient VLSI System

    M. Natsui, N. Sugaya, T.Hanyu

    The 3rd International Symposium on Brainware LSI　2　2016/02

  64. Approximate Computingに基づく脳型LSIの高精度・省電力・省面積実装技術の一考察

    加藤 健太郎, 夏井 雅典, 羽生 貴弘

    電気関係学会東北支部連合大会講演論文集　2016　40-40　2016

    Publisher: 電気関係学会東北支部連合大会実行委員会

    DOI： 10.11528/tsjc.2016.0_40 　

  65. Context-Based Error Correction Scheme Using Recurrent Neural Network for Resilient and Efficient Intra-Chip Data Transmission Peer-reviewed

    Naoto Sugaya, Masanori Natsui, Takahiro Hanyu

    2016 IEEE 46TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL 2016)　72-77　2016

    DOI： 10.1109/ISMVL.2016.42 　

    ISSN： 0195-623X

  66. Stochastic Behavior-Considered VLSI CAD Environment for MTJ/MOS-Hybrid Microprocessor Design Peer-reviewed

    M. Natsui, A. Tamakoshi, A. Mochizuki, H. Koike, H. Ohno, T. Endoh, T. Hanyu

    2016 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS)　1878-1881　2016

    DOI： 10.1109/ISCAS.2016.7538938 　

    ISSN： 0271-4302

  67. A Study of a Top-Down Error Correction Technique Using Recurrent-Neural-Network-Based Learning Peer-reviewed

    Masanori Natsui, Naoto Sugaya, Takahiro Hanyu

    2016 14TH IEEE INTERNATIONAL NEW CIRCUITS AND SYSTEMS CONFERENCE (NEWCAS)　4112-1-4112-4　2016

    DOI： 10.1109/NEWCAS.2016.7604786 　

    ISSN： 2472-467X

  68. MTJ素子を活用した高性能・高信頼VLSI設計技術 Invited Peer-reviewed

    夏井雅典, 鈴木大輔, 池田正二, 遠藤哲郎, 大野英男, 羽生貴弘

    応用物理学会スピントロニクス研究会・日本磁気学会スピンエレクトロニクス専門研究会・日本磁気学会ナノマグネティックス専門研究会共同主催研究会　2015/11/12

  69. 不揮発ロジックインメモリアーキテクチャとその低電力VLSIシステムへの応用 Invited Peer-reviewed

    羽生貴弘, 鈴木大輔, 望月明, 夏井雅典, 鬼沢直哉, 杉林直彦, 池田正二, 遠藤哲郎, 大野英男

    集積回路研究会　115　(6(ICD2015 1-15))　2015/04/17

    ISSN： 0913-5685

  70. Nonvolatile Logic-in-Memory LSI Using Cycle-Based Power Gating and its Application to Motion-Vector Prediction Peer-reviewed

    Masanori Natsui, Daisuke Suzuki, Noboru Sakimura, Ryusuke Nebashi, Yukihide Tsuji, Ayuka Morioka, Tadahiko Sugibayashi, Sadahiko Miura, Hiroaki Honjo, Keizo Kinoshita, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    IEEE JOURNAL OF SOLID-STATE CIRCUITS　50　(2)　476-489　2015/02

    DOI： 10.1109/JSSC.2014.2362853 　

    ISSN： 0018-9200

    eISSN： 1558-173X

  71. リカレントニューラルネットワークに基づく時系列データ誤り訂正技術とその応用

    菅谷 直登, 夏井 雅典, 羽生 貴弘

    電気関係学会東北支部連合大会講演論文集　2015　93-93　2015

    Publisher: 電気関係学会東北支部連合大会実行委員会

    DOI： 10.11528/tsjc.2015.0_93 　

  72. Fabrication of a 3000-6-Input-LUTs Embedded and Block-Level Power-Gated Nonvolatile FPGA Chip Using p-MTJ-Based Logic-in-Memory Structure Peer-reviewed

    D. Suzuki, M. Natsui, A. Mochizuki, S. Miura, H. Honjo, H. Sato, S. Fukami, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

    2015 SYMPOSIUM ON VLSI CIRCUITS (VLSI CIRCUITS)　2015-August　7223644　2015

    DOI： 10.1109/VLSIT.2015.7223644 　

  73. Spintronics-Based Nonvolatile Logic-in-Memory Architecture Towards an Ultra-Low-Power and Highly Reliable VLSI Computing Paradigm Invited Peer-reviewed

    Takahiro Hanyu, Daisuke Suzuki, Naoya Onizawa, Shoun Matsunaga, Masanori Natsui, Akira Mochizuki

    2015 DESIGN, AUTOMATION & TEST IN EUROPE CONFERENCE & EXHIBITION (DATE)　1006-+　2015

    ISSN： 1530-1591

  74. Write-Operation Frequency Reduction for Nonvoratile Logic LSI with a Short Break-Even Time Peer-reviewed

    Takeaki Akutsu, Masanori Natsui, Takahiro Hanyu

    2015 IEEE 45TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC　152-157　2015

    DOI： 10.1109/ISMVL.2015.18 　

    ISSN： 0195-623X

  75. Fabrication of a 3000-6-Input-LUTs Embedded and Block-Level Power-Gated Nonvolatile FPGA Chip Using p-MTJ-Based Logic-in-Memory Structure Peer-reviewed

    D. Suzuki, M. Natsui, A. Mochizuki, S. Miura, H. Honjo, H. Sato, S. Fukami, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

    2015 SYMPOSIUM ON VLSI TECHNOLOGY (VLSI TECHNOLOGY)　172-173　2015

  76. Challenge of MTJ-Based Nonvolatile Logic-in Memory Architecture for L ltra Low-Power and. Highly Dependable VLSI Computing Invited

    Takahiro Hanyu, Masanori Natsui, Daisuke Suzuki, Akira Mochizuk, Naoya Onizawa, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno

    2015 IEEE SOI-3D-SUBTHRESHOLD MICROELECTRONICS TECHNOLOGY UNIFIED CONFERENCE (S3S)　57-59　2015

    DOI： 10.1109/S3S.2015.7333502 　

  77. Cost-Efficient Self-Terminated Write Driver for Spin-Transfer-Torque RAM and Logic Peer-reviewed

    Daisuke Suzuki, Masanori Natsui, Akira Mochizuki, Takahiro Hanyu

    IEEE TRANSACTIONS ON MAGNETICS　50　(11)　3402104~1-3402104~4　2014/11

    DOI： 10.1109/TMAG.2014.2322387 　

    ISSN： 0018-9464

    eISSN： 1941-0069

  78. Analysis of single-event upset of magnetic tunnel junction used in spintronic circuits caused by radiation-induced current Peer-reviewed

    N. Sakimura, R. Nebashi, M. Natsui, H. Ohno, T. Sugibayashi, T. Hanyu

    JOURNAL OF APPLIED PHYSICS　115　(17)　17B748-1-17B748-2　2014/05

    DOI： 10.1063/1.4869287 　

    ISSN： 0021-8979

    eISSN： 1089-7550

  79. Design and fabrication of a perpendicular magnetic tunnel junction based nonvolatile programmable switch achieving 40% less area using shared-control transistor structure Peer-reviewed

    D. Suzuki, M. Natsui, A. Mochizuki, S. Miura, H. Honjo, K. Kinoshita, S. Fukami, H. Sato, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

    JOURNAL OF APPLIED PHYSICS　115　(17)　17B742-1-17B742-3　2014/05

    DOI： 10.1063/1.4868332 　

    ISSN： 0021-8979

    eISSN： 1089-7550

  80. 全文検索システム向け階層的パワーゲーティングを活用した低エネルギー不揮発TCAMエンジンチップ Peer-reviewed

    松永翔雲, 崎村昇, 根橋竜介, 杉林直彦(N, 夏井雅典, 望月明, 遠藤哲郎, 大野英男, 羽生貴弘

    信学技報　114　(13)　39-44　2014/04/17

    ISSN： 0913-5685

  81. Optimally Self-Terminated Compact Switching Circuit Using Continuous Voltage Monitoring Achieving High Read Margin for STT MRAM and Logic Peer-reviewed

    Daisuke Suzuki, Masanori Natsui, Akira Mochizuki, Takahiro Hanyu

    IEEE Intermag 2014　2506-2507　2014/03

  82. Design and Evaluation of a 67% Area-Less 64-Bit Parallel Reconfigurable 6-Input Nonvolatile Logic Element Using Domain-Wall Motion Devices Peer-reviewed

    Daisuke Suzuki, Masanori Natsui, Akira Mochizuki, Takahiro Hanyu

    Japanese Journal of Applied Physics (JJAP)　53　(45)　04EM03-1-04EM03-5　2014/02

    Publisher: Institute of Physics

    DOI： 10.7567/JJAP.53.04EM03 　

    ISSN： 0021-4922

  83. Variation-effect analysis of MTJ-based multiple-valued programmable resistors Peer-reviewed

    Masanori Natsui, Takahiro Hanyu

    Proceedings of The International Symposium on Multiple-Valued Logic　243-247　2014

    Publisher: IEEE Computer Society

    DOI： 10.1109/ISMVL.2014.50 　

    ISSN： 0195-623X

  84. Fabrication of a MTJ-Based Multilevel Resistor Towards Process-Variaton-Resilient Logic LSI Peer-reviewed

    Masanori Natsui, Takahiro Hanyu

    2014 IEEE 12TH INTERNATIONAL NEW CIRCUITS AND SYSTEMS CONFERENCE (NEWCAS)　468-471　2014

    DOI： 10.1109/NEWCAS.2014.6934084 　

    ISSN： 2472-467X

  85. A compact low-power nonvolatile flip-flop using domain-wall-motion-device-based single-ended structure Peer-reviewed

    Daisuke Suzuki, Noboru Sakimura, Masanori Natsui, Akira Mochizuki, Tadahiko Sugibayashi, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    IEICE ELECTRONICS EXPRESS　11　(13)　20140296-1-20140296-11　2014

    DOI： 10.1587/elex.11.20140296 　

    ISSN： 1349-2543

  86. Challenge of MOS/MTJ-Hybrid Nonvolatile Logic-in-Memory Architecture in Dark-Silicon Era Invited Peer-reviewed

    Takahiro Hanyu, Daisuke Suzuki, Akira Mochizuki, Masanori Natsui, Naoya Onizawa, Tadahiko Sugibayashi, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno

    2014 IEEE INTERNATIONAL ELECTRON DEVICES MEETING (IEDM)　28.2.1-28.2.3　2014

    DOI： 10.1109/IEDM.2014.7047124 　

  87. Fabrication of a magnetic tunnel junction-based 240-tile nonvolatile field-programmable gate array chip skipping wasted write operations for greedy power-reduced logic applications Peer-reviewed

    Daisuke Suzuki, Masanori Natsui, Akira Mochizuki, Sadahiko Miura, Hiroaki Honjo, Keizo Kinoshita, Hideo Sato, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    IEICE Electronics Express　10　(23)　20130772　2013/11/21

    DOI： 10.1587/elex.10.20130772 　

    ISSN： 1349-2543

  88. Fabrication of a Perpendicular-MTJ-Based Compact Nonvolatile Programmable Switch Using Shared-Write-Control-Transistor Structure Peer-reviewed

    D. Suzuki, M. Natsui, A. Mochizuki, S. Miura, H. Honjo, K. Kinoshita, H. Sato, S. Fukami, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

    Abst. 58th Annual Conference on Magnetism and Magnetic Materials　233　2013/11

  89. Design of a Three-Terminal MTJ-Based Nonvolatile Logic Element with a 2-ns 64-Bit-Parallel Reconfiguration Capability Peer-reviewed

    D. Suzuki, M. Natsui, A. Mochizuki, T. Hanyu

    Ext. Abstr. 2013 Int. Conf. Solid-State Devices and Materials　386-387　2013/09

  90. Fabrication of a 99%-Energy-Less Nonvolatile Multi-Functional CAM Chip Using Hierarchical Power Gating for a Massively-Parallel Full-Text-Search Engine Peer-reviewed

    S. Matsunaga, N. Sakimura, R. Nebashi, Y. Tsuji, A. Morioka, T. Sugibayashi, S. Miura, H. Honjo, K. Kinoshita, H. Sato, S. Fukami, M. Natsui, A. Mochizuki, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

    2013 Symposium on VLSI Circuits Digest of Technical Papers　114　(13(ICD2014 1-18))　106-107　2013/06

    ISSN： 0913-5685

  91. A 71%-Area-Reduced Six-Input Nonvolatile Lookup-Table Circuit Using a Three-Terminal Magnetic-Tunnel-Junction-Based Single-Ended Structure Peer-reviewed

    Daisuke Suzuki, Yuhui Lin, Masanori Natsui, Takahiro Hanyu

    JAPANESE JOURNAL OF APPLIED PHYSICS　52　(4)　04CM04-1-04CM04-6　2013/04

    DOI： 10.7567/JJAP.52.04CM04 　

    ISSN： 0021-4922

    eISSN： 1347-4065

  92. MTJ/MOS-hybrid logic-circuit design flow for nonvolatile logic-in-memory LSI Peer-reviewed

    Masanori Natsui, Takahiro Hanyu, Noboru Sakimura, Tadahiko Sugibayashi

    Proceedings - IEEE International Symposium on Circuits and Systems　105-108　2013

    DOI： 10.1109/ISCAS.2013.6571793 　

    ISSN： 0271-4310

  93. Design of Process-Variation-Resilient Analog Basic Components Using Magnetic-Tunnel-Junction Devices Peer-reviewed

    Masanori Natsui, Takahiro Hanyu

    JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING　21　(5-6)　597-608　2013

    ISSN： 1542-3980

  94. Design and Fabrication of a Perpendicular-MTJ-Based Nonvolatile Programmable Switch Achieving 40% Less Area Using Shared-Control Transistor Structure Peer-reviewed

    D. Suzuki, M. Natsui, A. Mochizuki, S. Miura, H. Honjo, K. Kinoshita, S. Fukamai, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

    Journal of Applied Physics　115　(17)　17B742-1-17B742-3　2013

    DOI： 10.1063/1.4868332 　

  95. MTJ/MOS-Hybrid Logic-Circuit Design Flow for Nonvolatile Logic-in-Memory LSI Peer-reviewed

    Masanori Natsui, Takahiro Hanyu, Noboru Sakimura, Tadahiko Sugibayashi

    2013 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS)　105-108　2013

    DOI： 10.1109/ISCAS.2013.6571793 　

    ISSN： 0271-4302

  96. Design and Evaluation of a Differential Switching Gate for Low-Voltage Applications Peer-reviewed

    Masanori Natsui, Kiyohiro Kashiuchi, Takahiro Hanyu

    2013 IEEE 43RD INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL 2013)　146-151　2013

    DOI： 10.1109/ISMVL.2013.23 　

    ISSN： 0195-623X

  97. Nonvolatile Logic-in-Memory Array Processor in 90nm MTJ/MOS Achieving 75% Leakage Reduction Using Cycle-Based Power Gating Peer-reviewed

    Masanori Natsui, Daisuke Suzuki, Noboru Sakimura, Ryusuke Nebashi, Yukihide Tsuji, Ayuka Morioka, Tadahiko Sugibayashi, Sadahiko Miura, Hiroaki Honjo, Keizo Kinoshita, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    2013 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE DIGEST OF TECHNICAL PAPERS (ISSCC)　56　194-+　2013

    DOI： 10.1109/ISSCC.2013.6487696 　

    ISSN： 0193-6530

  98. Design of a Compact Nonvolatile Lookup-Table Circuit Using Three-Terminal Magnetic-Tunnel-Junction-Based Single-Ended Structure Peer-reviewed

    D. Suzuki, Y. Lin, M. Natsui, T. Hanyu

    Ext. Abstr. Solid-State Devices and Materials (SSDM)　392-393　2012/09

  99. Six-input lookup table circuit with 62% fewer transistors using nonvolatile logic-in-memory architecture with series/parallel-connected magnetic tunnel junctions Peer-reviewed

    D. Suzuki, M. Natsui, T. Endoh, H. Ohno, T. Hanyu

    JOURNAL OF APPLIED PHYSICS　111　(7)　07E318-1-07E318-3　2012/04

    DOI： 10.1063/1.3672411 　

    ISSN： 0021-8979

    eISSN： 1089-7550

  100. Design of a 270ps-access 7-transistor/2-magnetic-tunnel-junction cell circuit for a high-speed-search nonvolatile ternary content-addressable memory Peer-reviewed

    Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    JOURNAL OF APPLIED PHYSICS　111　(7)　07E336-1-07E336-3　2012/04

    DOI： 10.1063/1.3677875 　

    ISSN： 0021-8979

    eISSN： 1089-7550

  101. Design of a Compact Nonvolatile 4-Input Logic Element Using a Magnetic-Tunnel-Junction and Metal-Oxide-Semiconductor Hybrid Structure Peer-reviewed

    Daisuke Suzuki, Masanori Natsui, Tetsuo, Endoh, Hideo Ohno, Takahiro Hanyu

    Japanese Journal of Applied Physics　51　(4)　04DM02-1-04DM02-5　2012/04

    Publisher: The Japan Society of Applied Physics

    DOI： 10.1143/JJAP.51.04DM02 　

    ISSN： 0021-4922

    More details Close

    A nonvolatile logic element (NV-LE) using a magnetic tunnel junction (MTJ) and metal--oxide--semiconductor (MOS)-hybrid structure is proposed for a high-density field-programmable gate array with an instant-on capability. Since the output current level of a multiplexer tree including MTJ devices is directly evaluated and amplified by a single differential amplifier on the final stage of the LUT circuit, the number of wasted sense amplifiers is greatly reduced and a compact 4-input NV-LE can be implemented. Moreover, the use of dynamic current-mode logic based circuitry makes it possible a high-speed operation with low-active power dissipation due to the elimination of steady current-path. In fact, the proposed 4-input NV-LE reduces transistor counts to 63% with no performance degradation compared to those of a conventional complementary-MOS-based implementation.

  102. Design of a Nine-Transistor/Two-Magnetic-Tunnel-Junction-Cell-Based Low-Energy Nonvolatile Ternary Content-Addressable Memory Peer-reviewed

    Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    JAPANESE JOURNAL OF APPLIED PHYSICS　51　(2)　02BM06-1-02BM06-5　2012/02

    DOI： 10.1143/JJAP.51.02BM06 　

    ISSN： 0021-4922

  103. Design of an MTJ-Based Variation-Resilient Basic Gate of Differential Logic

    Tohoku-Section Joint Convention Record of Institutes of Electrical and Information Engineers, Japan　2012　7-7　2012

    Publisher: Organizing Committee of Tohoku-Section Joint Convention of Institutes of Electrical and Information Engineers, Japan

    DOI： 10.11528/tsjc.2012.0_7 　

  104. Low-Energy Pipelined Multiple-Valued Current-Mode Circuit Based on Current-Level Control Technique Peer-reviewed

    Masanori Natsui, Takashi Arimitsu, Takahiro Hanyu

    JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING　19　(1-3)　219-231　2012

    ISSN： 1542-3980

  105. Implementation of a Perpendicular MTJ-Based Read-Disturb-Tolerant 2T-2R Nonvolatile TCAM Based on a Reversed Current Reading Scheme Peer-reviewed

    S. Matsunaga, M. Natsui, S. Ikeda, K. Miura, T. Endoh, H. Ohno, T. Hanyu

    2012 17TH ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE (ASP-DAC)　475-476　2012

    DOI： 10.1109/ASPDAC.2012.6164998 　

    ISSN： 2153-6961

  106. Process-Variation-Resilient OTA Using MTJ-Based Multi-Level Resistance Control Peer-reviewed

    Masanori Natsui, Takaaki Nagashima, Takahiro Hanyu

    2012 42ND IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL)　214-219　2012

    DOI： 10.1109/ISMVL.2012.52 　

    ISSN： 0195-623X

  107. Variation-Resilient Current-Mode Logic Circuit Design Using MTJ Devices Peer-reviewed

    Youngkeun Kim, Masanori Natsui, Takahiro Hanyu

    2012 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS 2012)　2705-2708　2012

    DOI： 10.1109/ISCAS.2012.6271866 　

    ISSN： 0271-4302

  108. Scalable Serial-Configuration Scheme for MTJ/MOS-Hybrid Variation-Resilient VLSI System Peer-reviewed

    Masanori Natsui, Takahiro Hanyu

    2012 IEEE 10TH INTERNATIONAL NEW CIRCUITS AND SYSTEMS CONFERENCE (NEWCAS)　97-100　2012

    DOI： 10.1109/NEWCAS.2012.6328965 　

    ISSN： 2472-467X

  109. Area-Efficient LUT Circuit Design Based on Asymmetry of MTJ's Current Switching for a Nonvolatile FPGA Peer-reviewed

    Daisuke Suzuki, Masanori Natsui, Takahiro Hanyu

    2012 IEEE 55TH INTERNATIONAL MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS (MWSCAS)　334-337　2012

    DOI： 10.1109/MWSCAS.2012.6292025 　

    ISSN： 1548-3746

  110. Design of a 270ps-Access 7T-2MTJ-Cell Nonvolatile Ternary Content-Addressable Memory Peer-reviewed

    Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    56th Annual Conference on Magnetism and Magnetic Materials(MMM2011)　479-479　2011/11

  111. 50%-Transistor-Less Standby-Power-Free 6-input LUT Circuit Using Redundant MTJ-Based Nonvolatile Logic-in-Memory Architecture Peer-reviewed

    Daisuke Suzuki, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    56th Annual Conference on Magnetism and Magnetic Materials(MMM2011)　480-480　2011/11

  112. MTJ-Based Optimal Vth-Tuning Technique for a Process-Variation-Aware VLSI processor Peer-reviewed

    Masanori Natsui, Kim Yong Kun, Takahiro Hanyu

    56th Annual Conference on Magnetism and Magnetic Materials(MMM2011)　480-481　2011/11

  113. Evaluation of Vth-Variation Effect on Multiple-Valued Current-Mode Circuits

    Kiyohiro Kashiuchi, Masanori Natsui, Takahiro Hanyu

    Japan-China-Korea Conference on Electronics & Communications 2011 (GWEI''11)　157-157　2011/10

  114. A Compact Nonvolatile Logic Element Using an MTJ/MOS-Hybrid Structure Peer-reviewed

    Daisuke Suzuki, Masanori Natsui, Hideo Ohno, Takahiro Hanyu

    2011 International Conference on Solid State Devices and Materials (SSDM)　1464-1465　2011/09

  115. High-Speed-Search Nonvolatile TCAM Using MTJ Devices Peer-reviewed

    Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    2011 International Conference on Solid State Devices and Materials (SSDM)　454-455　2011/09

  116. Design and Fabrication of a One-Transistor/One-Resistor Nonvolatile Binary Content-Addressable Memory Using Perpendicular Magnetic Tunnel Junction Devices with a Fine-Grained Power-Gating Scheme Peer-reviewed

    Shoun Matsunaga, Masanori Natsui, Shoji Ikeda, Katsuya Miura, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    JAPANESE JOURNAL OF APPLIED PHYSICS　50　(6)　063004-1-063004-7　2011/06

    DOI： 10.1143/JJAP.50.063004 　

    ISSN： 0021-4922

  117. Fully Parallel 6T-2MTJ Nonvolatile TCAM with Single-Transistor-Based Self Match-Line Discharge Control Peer-reviewed

    Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Shunsuke Fukami, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    2011 Symposium on VLSI Circuits, Digest of Technical Papers　298-299　2011/06

  118. 不揮発性ロジックインメモリアーキテクチャが拓く新概念VLSI設計パラダイム Invited

    夏井雅典, 羽生貴弘

    LSIとシステムのワークショップ2011　65-70　2011/05

  119. Design Optimization of High-Speed and Low-Power Operational Transconductance Amplifier Using g(m)/I-D Lookup Table Methodology Peer-reviewed

    Takayuki Konishi, Kenji Inazu, Jun Gyu Lee, Masanori Natsui, Shoichi Masui, Boris Murmann

    IEICE TRANSACTIONS ON ELECTRONICS　E94C　(3)　334-345　2011/03

    DOI： 10.1587/transele.E94.C.334 　

    ISSN： 1745-1353

  120. 不揮発性ロジックインメモリアーキテクチャが拓く新コンピューティングパラダイムの展望 Invited

    夏井雅典, 羽生貴弘

    第58回 応用物理学関係連合講演会　58th　78-78　2011/03

  121. Design of a Low-Energy Nonvolatile Fully-Parallel Ternary CAM Using a Two-Level Segmented Match-Line Scheme Peer-reviewed

    Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Takahiro Hanyu

    2011 41ST IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL)　99-104　2011

    DOI： 10.1109/ISMVL.2011.41 　

    ISSN： 0195-623X

  122. Design of a Process-Variation-Aware Nonvolatile MTJ-Based Lookup-Table Circuit Peer-reviewed

    Daisuke Suzuki, Masanori Natsui, Hideo Ohno, Takahiro Hanyu

    2010 International Conference on Solid-State Devices and Materials, Workshop　1146-1147　2010/09

  123. Power-Aware Bit-Serial Binary Content-Addressable Memory Using Magnetic-Tunnel-Junction-Based Fine-Grained Power-Gating Scheme Peer-reviewed

    Shoun Matsunaga, Masanori Natsui, Hideo Ohno, Takahiro Hanyu

    2010 International Conference on Solid-State Devices and Materials, Workshop　565-566　2010/09

  124. Energy-Aware Multiple-Valued Current-Mode Sequential Circuits Using a Completion-Detection Scheme Peer-reviewed

    Hirokatsu Shirahama, Takashi Matsuura, Masanori Natsui, Takahiro Hanyu

    IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E93D　(8)　2080-2088　2010/08

    DOI： 10.1587/transinf.E93.D.2080 　

    ISSN： 0916-8532

  125. Process-Variation-Aware VLSI Design Using an Emerging Functional Devices and Its Impact

    M. Natsui, T. Hanyu

    Booklet of the 19th International Workshop on Post-Binary ULSI Systems　20-25　2010/05

  126. Fine-Grained Power-Gating Scheme of a Metal-Oxide-Semiconductor and Magnetic-Tunnel-Junction-Hybrid Bit-Serial Ternary Content-Addressable Memory Peer-reviewed

    Shoun Matsunaga, Masanori Natsui, Kimiyuki Hiyama, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    JAPANESE JOURNAL OF APPLIED PHYSICS　49　(4)　04DM05-1-04DM05-5　2010

    DOI： 10.1143/JJAP.49.04DM05 　

    ISSN： 0021-4922

  127. Low-Energy Pipelined Multiple-Valued Current-Mode Circuit with 8-Level Static Current-Source Control Peer-reviewed

    Masanori Natsui, Takashi Arimitsu, Takahiro Hanyu

    40TH IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC ISMVL 2010　235-240　2010

    DOI： 10.1109/ISMVL.2010.51 　

    ISSN： 0195-623X

  128. Fine-Grain Power-Gating Scheme of a CMOS/MTJ-Hybrid Bit-Serial Ternary Content-Addressable Memory Peer-reviewed

    Shown Matsunaga, Atsushi Matsumoto, Masanori Natusi, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    Proc. of International Conference on Solid State Devices and Materials　1382-1383　2009/10

  129. MOS/MTJ-Hybrid Circuit with Nonvolatile Logic-in-Memory Architecture Invited

    Masanori Natsui, Takahiro Hanyu

    Proc. of International Conference on Solid State Devices and Materials　1398-1399　2009/10

  130. TMR ロジックに基づくルックアップテーブル回路とその瞬時復帰可能FPGA への応用 Invited Peer-reviewed

    鈴木大輔, 夏井雅典, 羽生貴弘

    電子情報通信学会論文誌C　J92-C　(7)　233-240　2009/07

    ISSN： 1345-2827

  131. MTJ・CMOSハイブリッド回路に基づく低電力・高信頼LSI技術 Invited

    夏井雅典, 羽生貴弘

    LSIとシステムのワークショップ2009講演論文集　351-353　2009/05

  132. GAを用いた演算増幅器の素子値最適化における主成分分析による探索効率の向上 Invited

    竹原裕司, 夏井雅典, 田所嘉昭

    システムLSI設計技術研究会　2009　(7(SLDM-138))　123-128　2009/01

    ISSN： 0919-6072

  133. Timing-Variation-Aware Multiple-Valued Current-Mode Circuit for a Low-Power Pipelined System Invited Peer-reviewed

    Takashi Matsuura, Hirokatsu Shirahama, Masanori Natsui, Takahiro Hanyu

    ISMVL: 2009 39TH IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC　60-65　2009

    DOI： 10.1109/ISMVL.2009.52 　

  134. Fabrication of a Nonvolatile Lookup-Table Circuit Chip Using Magneto/Semiconductor-Hybrid Structure for an Immediate-Power-Up Field Programmable Gate Array Invited Peer-reviewed

    Daisuke Suzuki, Masanori Natsui, Shoji Ikeda, Haruhiro Hasegawa, Katsuya Miura, Jun Hayakawa, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    2009 SYMPOSIUM ON VLSI CIRCUITS, DIGEST OF TECHNICAL PAPERS　110　(9(ICD2010 1-20))　80-+　2009

    ISSN： 0913-5685

  135. Systematic Design and Verification of Binary/Multiple-Valued Fused Logic Circuits Invited

    Takashi Arimitsu, Tasuku Nagai, Masanori Natsui, Takahiro Hanyu

    Proceedings of 2008 China-Korea-Japan Graduates Workshop on Electronic Information　178　2008/10

  136. 適応的電流源制御に基づくパイプライン電流モード多値演算回路の低電力化 Invited

    松浦貴史, 白濱弘勝, 夏井雅典, 羽生 貴弘

    多値論理研究ノート　31　15-1-15-6　2008/09

  137. 次世代VLSI向き多値回路の系統的設計 Invited

    夏井雅典, 羽生貴弘

    多値論理研究ノート　31　16-1-16-6　2008/09

  138. 主成分分析に基づく探索空間補正を用いた進化的素子値最適化システムと演算増幅器設計への応用 Invited

    竹原裕司, 夏井雅典, 田所嘉昭

    電子情報通信学会 2008ソサイエティ大会　2008　A-3-1　2008/09

    ISSN： 1349-1369

  139. 出力状態モニタリングに基づく電流モード多値順序回路の低消費電力化 Invited

    松浦貴史, 白濱弘勝, 夏井雅典, 羽生貴弘

    平成20年度電気関係学会東北支部連合大会講演論文集　2008　(2J17)　369　2008/08

  140. GAを用いたオペアンプの最適素子値探索における個体表現の検討 Invited

    竹原裕司, 夏井雅典, 田所嘉昭

    電子回路研究会　ECT-08　(20-27)　41-46　2008/03

  141. 演算増幅器の進化的素子値最適化における個体表現の検討 Invited

    竹原裕司, 夏井雅典, 田所嘉昭

    電子情報通信学会 基礎・境界2008年総合大会　2008　A-3-6　2008/03

    ISSN： 1349-1369

  142. GA-based approach to pitch recognition of musical consonance Peer-reviewed

    Masanori Natsui, Shunichi Kubo, Yoshiaki Tadokoro

    Lecture Notes in Electrical Engineering　15　327-338　2008

    DOI： 10.1007/978-3-540-79142-3_25 　

    ISSN： 1876-1100 1876-1119

  143. Automated sizing of analog circuits based on genetic algorithm with parameter orthogonalization procedure Peer-reviewed

    Masanori Natsui, Yoshiaki Tadokorot

    ICINCO 2008: PROCEEDINGS OF THE FIFTH INTERNATIONAL CONFERENCE ON INFORMATICS IN CONTROL, AUTOMATION AND ROBOTICS, VOL ICSO　193-199　2008

  144. 並列構成共振型くし形フィルタによる打楽器音を含む楽音の音高推定法 Invited

    田所嘉昭, 寺井優, 夏井雅典

    平成19年度電気関係学会東海支部連合大会　2007　O-184　2007/09

  145. 並列構成共振型くし形フィルタによる多和音の音高推定法 Invited

    田所嘉昭, 松山大仁郎, 夏井雅典

    平成19年度電気関係学会東海支部連合大会　2007　O-185　2007/09

  146. 共振型・ノッチ型くし形フィルタによる広音域楽音の音高推定法 Invited

    松下史也, 夏井雅典, 田所嘉昭

    平成19年度電気関係学会東海支部連合大会　2007　O-252　2007/09

  147. 主成分分析による遺伝的アルゴリズムの探索効率化と低電圧型カレントミラー回路のパラメータ最適化への応用 Invited

    夏井雅典, 田所嘉昭

    平成19年度電気関係学会東海支部連合大会　2007　O-177　2007/09

  148. くし形フィルタに基づく自動採譜システムの実現 Invited

    坂内秀幸, 夏井雅典, 田所嘉昭

    第71回音楽情報科学研究会　2007-MUS-071　(81(MUS-71))　13-18　2007/08

    ISSN： 0919-6072

  149. 7段縦続接続くし形フィルタによるピアノ和音の音高推定法の検討 Invited

    松山大仁郎, 夏井雅典, 田所嘉昭

    第71回音楽情報科学研究会　2007-MUS-071　(81(MUS-71))　167-172　2007/08

    ISSN： 1349-1369

  150. 並列構成くし形フィルタによる広音域ピアノ楽音の音高推定法 Invited

    松下史也, 夏井雅典, 田所嘉昭

    第71回音楽情報科学研究会　2007-MUS-071　(81(MUS-71))　173-178　2007/08

    ISSN： 0919-6072

  151. GAを用いたオペアンプの最適パラメータ探索に関する一検討 Invited

    竹原裕司, 夏井雅典, 田所嘉昭

    電子回路研究会　ECT-07　(46-58)　19-24　2007/06

  152. Synthesis of current mirrors based on evolutionary graph generation with transmigration capability Peer-reviewed

    Masanori Natsui, Yoshiaki Tadokoro, Naofumi Homma, Takafumi Aoki, Tatsuo Higuchi

    IEICE ELECTRONICS EXPRESS　4　(3)　88-93　2007/02

    DOI： 10.1587/elex.4.88 　

    ISSN： 1349-2543

  153. くし形フィルタと相関関数による音高推定困難和音の音高推定法 Invited

    瀬戸康裕, 夏井雅典, 田所嘉昭

    第68回音楽情報科学研究会　2006-MUS-133　(133(MUS-68))　1-6　2006/12

    ISSN： 0919-6072

  154. 楽音の位相情報に基づいた音高推定困難協和音の音高推定法 Invited

    伊藤正宏, 夏井雅典, 田所嘉昭

    第66回音楽情報科学研究会　2006-MUS-90　(90(MUS-66))　63-68　2006/08

    ISSN： 0919-6072

  155. GA-based approach to pitch recognition of musical consonance Peer-reviewed

    Masanori Natsui, Shunichi Kubo, Yoshiaki Tadokoro

    ICINCO 2006: Proceedings of the Third International Conference on Informatics in Control, Automation and Robotics　47-52　2006

  156. Pitch estimation of difficult polyphony sounds overlapping some frequency components Peer-reviewed

    Yoshiaki Tadokoro, Masanori Natsui, Yasuhiro Seto, Michiru Yamaguchi

    ICINCO 2006: Proceedings of the Third International Conference on Informatics in Control, Automation and Robotics　168-173　2006

  157. Phase characteristics of musical instrument sounds and their applications Peer-reviewed

    Yoshiaki Tadokoro, Masahiro Ito, Masanori Natsui

    TENCON 2006 - 2006 IEEE REGION 10 CONFERENCE, VOLS 1-4　542-+　2006

    ISSN： 2159-3442

  158. 楽器音の位相情報について Invited

    伊藤正宏, 夏井雅典, 田所嘉昭

    平成17年度電気関係学会東海支部連合大会　O-434　2005/09

  159. STFTによる協和音の音高推定法の検討 Invited

    瀬戸康裕, 夏井雅典, 田所嘉昭

    平成17年度電気関係学会東海支部連合大会　O-433　2005/09

  160. Design of multiple-valued logic circuits using graph-based evolutionary synthesis Peer-reviewed

    M Natsui, N Homma, T Aoki, T Higuchi

    JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING　11　(5-6)　519-544　2005

    ISSN： 1542-3980

    eISSN： 1542-3999

  161. Topology-Oriented Design of Current Mirrors Using Evolutionary Graph Generation System Peer-reviewed

    M. Natsui, N. Homma, T. Aoki, T. Higuchi

    Proceedings of The 12th Workshop on Synthesis And System Integration of Mixed Information technologies　78-84　2004/10

  162. Evolutionary Graph Generation System with Transmigration Capability and Its Application to Current Mirror Circuit Synthesis Peer-reviewed

    M. Natsui, N. Homma, T. Aoki, T. Higuchi

    Proceedings of The 2004 International Technical Conference on Circuits/Systems, Computers and Communications　8A2L-3-1-8A2L-3-4　2004/07

  163. Graph-Based Approach for Synthesizing Arithmetic Circuits Peer-reviewed

    N. Homma, M. Natsui, T. Aoki, T. Higuchi

    Proceedings of 13th International Workshop on Post-Binary ULSI Systems　25-32　2004/05

  164. 進化的グラフ生成手法に基づくカレントミラー回路の合成 Invited Peer-reviewed

    夏井雅典, 本間尚文, 青木孝文, 樋口龍雄

    第17回 回路とシステム軽井沢ワークショップ　415-420　2004/04

  165. Topology-oriented design of analog circuits based on evolutionary graph generation Peer-reviewed

    M Natsui, N Homma, T Aoki, T Higuchi

    PARALLEL PROBLEM SOLVING FROM NATURE - PPSN VIII　3242　342-351　2004

    ISSN： 0302-9743

  166. Evolutionary Graph Generation System and Its Application to MOS Current Mirror Synthesis Peer-reviewed

    M. Natsui, N. Homma, T. Aoki, T. Higuchi

    Proceedings of 2003 International Symposium on Intelligent Signal Processing and Communication Systems　747-752　2003/12

  167. Evolutionary Graph Generation System and Its Application to Current Mirror Synthesis Invited

    M. Natsui, N. Homma, T. Aoki, T. Higuchi

    平成15年度電気関係学会東北支部連合大会　2-A-1　16　2003/08

  168. VLSI circuit design using an object-oriented framework of evolutionary graph generation system Peer-reviewed

    N Homma, M Natsui, T Aoki, T Higuchi

    CEC: 2003 CONGRESS ON EVOLUTIONARY COMPUTATION, VOLS 1-4, PROCEEDINGS　115-122　2003

    DOI： 10.1109/CEC.2003.1299564 　

  169. Parallel evolutionary graph generation with terminal-color constraint and its application to current-mode logic circuit design Peer-reviewed

    M Natsui, T Aoki, T Higuchi

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES　E85A　(9)　2061-2071　2002/09

    ISSN： 0916-8508

    eISSN： 1745-1337

  170. Parallel evolutionary graph generation on a PC cluster and its application to multiple-valued circuit synthesis Peer-reviewed

    M Natsui, T Aoki, T Higuchi

    ISMVL 2002: 32ND IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　96-102　2002

    ISSN： 0195-623X

  171. Evolutionary graph generation system with terminal-color constraint - An application to multiple-valued logic circuit synthesis Peer-reviewed

    M Natsui, T Aoki, T Higuchi

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES　E84A　(11)　2808-2810　2001/11

    ISSN： 0916-8508

    eISSN： 1745-1337

  172. 並列EGGシステムに基づく多値算術演算回路の合成 Invited

    夏井雅典, 青木孝文, 樋口龍雄

    平成13年度電気関係学会東北支部連合大会　2-F-17　204　2001/08

  173. Evolutionary graph generation with terminal-colour constraint for heterogeneous circuit synthesis Peer-reviewed

    M Natsui, T Aoki, T Higuchi

    ELECTRONICS LETTERS　37　(13)　808-810　2001/06

    DOI： 10.1049/el:20010587 　

    ISSN： 0013-5194

  174. Synthesis of multiple-valued arithmetic circuits using Evolutionary Graph Generation Peer-reviewed

    M Natsui, T Aoki, T Higuchi

    31ST INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　253-258　2001

    ISSN： 0195-623X

  175. 端子整合条件を考慮した進化的グラフ生成手法の提案 Invited

    夏井雅典, 青木孝文, 樋口龍雄

    電子情報通信学会 基礎・境界ソサイエティ大会　A-1-5　5　2000/09

    ISSN： 1349-1369

  176. 進化的グラフ生成手法に基づく多値算術演算回路の合成 Invited

    夏井雅典, 青木孝文, 樋口龍雄

    多値論理研究ノート　23　8-1-8-10　2000/07

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Misc. 26

  1. パワーゲーティング機能付き不揮発RISC-V CPUの基礎検討

    坂本佳介, 夏井雅典, 羽生貴弘

    電気関係学会東北支部連合大会講演論文集(CD-ROM)　2021　2021

  2. Operating-Condition-Aware Power-Gating-Switch Control Technique and Its Application to Nonvolatile Logic LSI

    ZHONG Fangcen, ZHONG Fangcen, 夏井雅典, 羽生貴弘

    電子情報通信学会技術研究報告(Web)　121　(277(VLD2021 17-48))　2021

    ISSN： 2432-6380

  3. 非相補抵抗状態検出機能を有する高信頼MTJベース不揮発性フリップフロップの構成

    山岸源征, 夏井雅典, 羽生貴弘

    電気関係学会東北支部連合大会講演論文集(CD-ROM)　2019　2019

  4. 省エネルギー二値化ニューラルネットワーク向けMTJベース積和演算回路の構成

    千葉智貴, 夏井雅典, 羽生貴弘

    電子情報通信学会技術研究報告　119　(284(ICD2019 28-43))　2019

    ISSN： 0913-5685

  5. 次世代IoT社会に向けた脳型LSI設計技術

    夏井雅典, 羽生貴弘

    電子情報通信学会大会講演論文集(CD-ROM)　2018　2018

    ISSN： 1349-144X

  6. Research and Development of High-performance and Reliable Electronics System Utilizing Intelligent Information Processing Dynamics of the Brain

    夏井雅典

    村田学術振興財団年報　(32)　2018

    ISSN： 0919-3383

  7. 不揮発量子化ニューラルネットワーク構成に基づく小型・超低消費電力XNOR回路の構成

    千葉智貴, 夏井雅典, 羽生貴弘

    電気関係学会東北支部連合大会講演論文集(CD-ROM)　2018　2018

  8. Prospects of an Error-Correction Technique of Intra-Chip Data Transmission Using Time-Series Feature

    加藤健太郎, 夏井雅典, 羽生貴弘

    電子情報通信学会技術研究報告　117　(277)　33-38　2017/11/06

    Publisher: 電子情報通信学会

    ISSN： 0913-5685

  9. Design of High-Speed Low-Power Analog-to-Digital Converter for a Nonvolatile Micro-controller : High-Speed Low-Power Reference-Less SAR-ADC

    玉越晃, 夏井雅典, 羽生貴弘

    電子情報通信学会技術研究報告　116　(334)　51-56　2016/11/29

    Publisher: 電子情報通信学会

    ISSN： 0913-5685

  10. AT-1-3 Prospects of MTJ-Based Nonvolatile Logic-in-Memory VLSI

    Hanyu Takahiro, Matsunaga Shoun, Suzuki Daisuke, Mochizuki Akira, Natsui Masanori

    Proceedings of the IEICE General Conference　2014　"SS-16"　2014/03/04

    Publisher: The Institute of Electronics, Information and Communication Engineers

    ISSN： 1349-144X

  11. 符号化技術に基づく不揮発LSIの低電力化に関する検討

    阿久津赳明, 夏井雅典, 羽生貴弘

    電気関係学会東北支部連合大会講演論文集(CD-ROM)　2014　2014

  12. A Method for Optimizing Power-Efficiency of an MTJ-Based Nonvolatile FPGA

    SUZUKI Daisuke, NATSUI Masanori, MOCHIZUKI Akira, HANYU Takahiro

    Technical report of IEICE. ICD　113　(323)　49-53　2013/11/27

    Publisher: The Institute of Electronics, Information and Communication Engineers

    ISSN： 0913-5685

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    In this paper, a design methodology for realizing power efficient nonvolatile FPGA (NVFPGA) using magnetic tunnel junction (MTJ) devices is discussed. Since circuit information in the NVFPGA remains without power supply, wasted standby power is eliminated. The relationship between the ultra low-power standby capability and MTJ read/write access power are discussed. As a typical application, an adder with a register is implemented on the proposed NVFPGA, which results in a total power reduction of 62% compared to that of an SRAM-based FPGA.

  13. 低スイッチング電力基本論理ゲートの構成に関する一考察

    樫内清弘, 夏井雅典, 羽生貴弘

    電気関係学会東北支部連合大会講演論文集(CD-ROM)　2012　2012

  14. スピンを用いた不揮発ロジックの展望

    羽生 貴弘, 夏井 雅典

    技術総合誌 OHM　99　(1)　28-30　2012/01

    Publisher: オーム社

    ISSN： 0386-5576

  15. 可変抵抗素子を用いたポストプロセスばらつき補償機能付きOTAの検討

    長嶋孝晃, 夏井雅典, 桝井昇一, 羽生貴弘

    電気関係学会東北支部連合大会講演論文集　2011　2011

  16. 不揮発性可変抵抗素子を用いたLSIパラメータばらつき最小化アルゴリズムの検討

    キム ヨンクン, 夏井雅典, 羽生貴弘

    電気関係学会東北支部連合大会講演論文集　2011　2011

  17. Fabrication of a Nonvolatile Lookup-Table Circuit Chip Using Magneto/Semiconductor-Hybrid Structure for an Immediate-Power-Up Field Programmable Gate Array

    SUZUKI Daisuke, NATSUI Masanori, IKEDA Shoji, HASEGAWA Haruhiro, MIURA Katsuya, HAYAKAWA Jun, ENDOH Tetsuo, OHNO Hideo, HANYU Takahiro

    IEICE technical report　110　(9)　47-52　2010/04/15

    Publisher: The Institute of Electronics, Information and Communication Engineers

    ISSN： 0913-5685

    More details Close

    This paper presents a nonvolatile LUT (Lookup-Table) circuit in FPGA (Field-Programmable Gate Array) using a MTJ (Magnetic Tunnel Junction) device-based logic technology. To utilize a capability of MTJ devices, the combinational logic circuitry is implemented based on differential current-mode logic methodology. Since the circuit performs current-mode logic operations under low voltage swing, the variation of current flows through MTJ devices can be applied as logic signals directly with no signal amplification. It results in a compact circuit implementation. The proposed LUT circuit fabricated by a 0.14μm CMOS/MTJ-hybrid process achieves area reduction by 2/3 compared to a conventional SRAM-based one, and complete elimination of standby power dissipation.

  18. MTJ素子を用いた不揮発性論理回路とその応用

    羽生貴弘, 松永翔雲, 夏井雅典

    応用物理学関係連合講演会講演予稿集(CD-ROM)　57th　2010

  19. 完全並列形不揮発TCAM向けワード回路の構成

    勝俣翠, 松永翔雲, 松永翔雲, 夏井雅典, 夏井雅典, 羽生貴弘, 羽生貴弘

    電気関係学会東北支部連合大会講演論文集　2010　2010

  20. Improvement of Search Efficiency by Principal Component Analysis for Analog Circuit Sizing of Operational Amplifier using Genetic Algorithm

    TAKEHARA Yuji, NATSUI Masanori, TADOKORO Yoshiaki

    IEICE technical report　108　(412)　123-128　2009/01/22

    Publisher: The Institute of Electronics, Information and Communication Engineers

    ISSN： 0913-5685

    More details Close

    This paper presents an automatic sizing of analog circuits using genetic algorithm (GA) and its performance improvement using principal component analysis (PCA). In this paper, we propose two types of approaches for applying PCA. One is to keep the size of search range to the initial size, and the other is to reduce the search range according to the phase of the exploration. The effect of the applications to the system performance is discussed through an experimental automated sizing of operational amplifiers.

  21. 二次元LUTを用いた電流モード多値回路向け高速・高精度動作検証手法の一考察

    有光貴志, 夏井雅典, 羽生貴弘

    電気関係学会東北支部連合大会講演論文集　2009　2009

  22. Consideration of Pitch Estimation Method for Piano Chords Consisting of Many Notes Using Cascaded Seven Comb Filters

    MATSUYAMA Daijiro, NATSUI Masanori, TADOKORO Yoshiaki

    IPSJ SIG Notes　2007　(81)　167-172　2007/08/03

    Publisher: Information Processing Society of Japan (IPSJ)

    ISSN： 0919-6072

    More details Close

    To realize the music transcription using a computer, we propose a pitch estimation method for chords consisting of many notes using cascaded comb filters. In a pitch estimation method using twelve cascaded comb filters, it is difficult to estimate the pitches corresponding to the latter comb filters because of the frequency characteristic of the cascaded comb filters. We use the cascaded seven comb filters and a high-pass filter (HPF) and a temporary estimation to estimate piano four chords. As a result, we obtained about 77% estimation accuracy.

  23. A-4-15 Consideration of Pitch Estimation Method for Chords Consisting of Many Notes Using Cascaded Seven Comb Filters

    Matsuyama Daijiro, Natsui Masanori, Tadokoro Yoshiaki

    Proceedings of the IEICE General Conference　2007　126-126　2007/03/07

    Publisher: The Institute of Electronics, Information and Communication Engineers

  24. くし形フィルタを用いた広音域2和音の音高推定法の検討

    松下史也, 夏井雅典, 田所嘉昭

    電子情報通信学会大会講演論文集　2007　2007

    ISSN： 1349-1369

  25. 縦続接続くし形フィルタによる多和音の音高推定法の検討

    松山大仁郎, 夏井雅典, 田所嘉昭

    電気関係学会東海支部連合大会講演論文集(CD-ROM)　2006　2006

  26. くし形フィルタによる広音域楽音の音高推定法の検討

    松下史也, 夏井雅典, 田所嘉昭

    電気関係学会東海支部連合大会講演論文集(CD-ROM)　2006　2006

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Books and Other Publications 3

  1. スピントロニクス ハンドブック-基礎から応用まで

    2023/05

  2. Introduction to Magnetic Random-Access Memory

    Takahiro Hanyu, Tetsuo Endoh, Shoji Ikeda, Tadahiko Sugibayashi, Naoki Kasai, Daisuke Suzuki, Masanori Natsui, Hiroki Koike, Hideo Ohno

    Wiley-IEEE Press　2016/12

    ISBN: 9781119009740

  3. Informatics in Control Automation and Robotics : Selected Papers from the International Conference on Informatics in Control Automation and Robotics 2006

    J. Andrade-Cetto, J-L. Ferrier, J. D. Pereira, J. Filipe

    Springer　2008/02

    ISBN: 9783540791416

Presentations 72

  1. Nonvolatile Logic for Energy-Efficient Intermittent Edge AI Systems Invited

    M. Natsui

    The 8th International Symposium on Neuromorphic AI Hardware　2026/03

  2. ばらつき補償機能を有する次世代ロジックインメモリ回路に関する基礎検討

    山本柊, 夏井雅典, 羽生貴弘

    2026年電子情報通信学会総合大会　2026/03

  3. 記憶情報の重畳化に基づくエッジ応用向けコンパクト不揮発レジスタの構成

    吉田知生, 夏井雅典, 羽生貴弘

    電子情報通信学会 研究会「システムオンシリコンを支える設計技術, ハードウェアセキュリティ, 一般」　2026/03

  4. Advancing Edge AI with MTJ-Based Nonvolatile Logic Circuit Technology Invited

    M. Natsui

    NTU-Tohoku U Symposium　2025/11

  5. MTJベース不揮発フリップフロップの省面積化に関する検討

    村田哲彦, 夏井雅典, 羽生貴弘

    LSIとシステムのワークショップ2025　2025/05

  6. 自動設計フローに基づく不揮発RISC-V CPUの構成と評価

    吉田知生, 夏井雅典, 羽生貴弘

    LSIとシステムのワークショップ2025　2025/05

  7. MTJベース省エネルギー・コンパクト不揮発レジスタの設計事例 Invited

    夏井雅典, 吉田知生, 羽生貴弘

    集積回路研究会「メモリ技術と集積回路技術一般」　2025/04

  8. Nonvolatile Logic LSI Technology for the Future of Edge-AI Systems Invited

    M. Natsui

    The 8th Tohoku–NTU Symposium on Interdisciplinary AI and Human Studies　2025/03

  9. MTJベース不揮発ロジックLSI技術の新展開 Invited

    夏井雅典, 羽生貴弘

    日本磁気学会 第 253 回研究会　2025/03

  10. Challenge of an energy/area-aware MTJ-based nonvolatile register with a reference-load sharing scheme Invited

    The Future of, Compu, rspectives

    T. Hanyu, T. Yoshida, M. Natsui　2025/02

  11. MTJ-Based Nonvolatile Logic LSI Technology for the Future of Edge Computing Invited

    M. Natsui

    Intel Day for Researchers 2024　2024/12

  12. 差分情報記憶に基づく低エネルギー不揮発レジスタの構成

    吉田知生, 夏井雅典, 羽生貴弘

    デザインガイア2024 -VLSI設計の新しい大地-　2024/11

  13. ユニタリ重み表現ベース不揮発ニューラルネットワークのエラー耐性評価

    夏井雅典, 羽生貴弘

    2024年電子情報通信学会ソサイエティ大会　2024/09

  14. Nonvolatile Logic LSI Technology Pioneering the Future of Edge Computing Invited

    M. Natsui

    ISE Summer Conference 2024　2024/07/15

  15. 間欠的コンピューティングの実現に向けたMTJベース省エネルギー・コンパクト不揮発レジスタの構成

    吉田知生, 夏井雅典, 羽生貴弘

    LSIとシステムのワークショップ2024　2024/05

  16. 不揮発ロジックを活用したしなやかなエッジコンピューティング基盤技術の構築 Invited

    夏井雅典

    GX 実現に向けた異分野連携シンポジウム＠東北地区　2024/04

  17. 不揮発ロジックLSI 技術に基づく革新的エッジコンピューティング基盤 Invited

    夏井雅典

    TSMC Day in 東北大学　2023/11

  18. 高位合成を用いた不揮発AIアクセラレータの高効率設計に関する基礎的研究

    渡邉颯音, 夏井雅典, 羽生貴弘

    2023年度電気関係学会東北支部連合大会　2023/09

  19. 次世代IoT社会を拓く不揮発性ロジックLSI技術とその応用展開 Invited

    夏井雅典

    第87回半導体・集積回路技術シンポジウム　2023/08

  20. 不揮発性ロジックLSI技術に基づく次世代エッジコンピューティングの展望 Invited

    夏井雅典

    集積回路研究会「メモリ技術と集積回路技術一般」　2023/04

  21. 不揮発ロジックLSI技術に基づく次世代エッジコンピューティングパラダイムの展望 Invited

    夏井雅典

    NV-FPGA Initiative 第4回公開シンポジウム　2023/03

  22. MTJベース量子化ニューラルネットワークハードウェアの書込みエネルギー削減手法に関する研究

    浅野健, 夏井雅典, 羽生貴弘

    ICD学生・若手研究会　2022/12

  23. 書込みエラー特性に基づく MTJ ベース不揮発レジスタの制御部最適化に関する一検討

    酒井楓, 夏井雅典, 羽生貴弘

    ICD学生・若手研究会　2022/12

  24. ビットエラー耐性を活用した省エネルギーニューラルネットワークの構成に関する基礎的研究

    浅野健, 夏井雅典, 羽生貴弘

    2022年度電気関係学会東北支部連合大会　2022/08

  25. 書込みエラー検出機能を有する高信頼不揮発レジスタの構成

    酒井楓, 夏井雅典, 羽生貴弘

    2022年度電気関係学会東北支部連合大会　2022/08

  26. アクセラレータ制御命令を組み込んだRISC-Vベース省エネルギー不揮発CPUの構成

    坂本佳介, 夏井雅典, 羽生貴弘

    LSIとシステムのワークショップ2022　2022/05

  27. 不揮発LSI向け可変パワーゲーティングスイッチ構造とその動的制御に関する研究

    鐘方岑, 夏井雅典, 羽生貴弘

    ICD学生・若手研究会　2022/03

  28. スピントロニクス素子ベース不揮発FPGA: 超低消費電力再構成可能ハードウェアプラットフォームへの挑戦 Invited

    鈴木大輔, 夏井雅典, 羽生貴弘

    電子情報通信学会総合大会　2022/03

  29. 動作環境適応型パワーゲーティングスイッチ制御技術とその不揮発ロジックLSIへの応用

    鐘方岑, 夏井雅典, 羽生貴弘

    デザインガイア2021 -VLSI設計の新しい大地-,　2021/12

  30. 次世代エッジコンピューティングを支える集積回路技術 Invited

    夏井雅典

    電子情報通信学会東北支部学術講演会　2021/11

  31. 磁気トンネル接合素子を活用した高性能・省エネルギー不揮発LSIの開発 Invited

    夏井雅典

    R025先進薄膜界面機能創成委員会 第6回研究会　2021/10

  32. Dual-Port Field-Free SOT-MRAM Achieving 90-MHz Read and 60-MHz Write Operations under 55-nm CMOS Technology and 1.2-V Supply Voltage Invited

    夏井雅典

    集積回路研究会「メモリ技術と集積回路技術一般」　2021/04

  33. 不揮発ロジックLSIのパワーゲーティングスイッチ制御技術に関する一検討

    鐘方岑, 夏井雅典, 羽生貴弘

    デザインガイア2020 -VLSI設計の新しい大地-　2020/11

  34. 省エネルギー二値化ニューラルネットワーク向けMTJベース積和演算回路の構成

    千葉智貴, 夏井雅典, 羽生貴弘

    デザインガイア2019 -VLSI設計の新しい大地-　2019/11

  35. 非相補抵抗状態検出機能を有する高信頼MTJベース不揮発性フリップフロップの構成

    山岸源征, 夏井雅典, 羽生貴弘

    令和元年度電気関係学会東北支部連合大会　2019/08

  36. An FPGA-Accelerated Fully Nonvolatile Microcontroller Unit for Sensor-Node Applications in 40nm CMOS/MTJ-Hybrid Technology Achieving 47.14μW Operation at 200MHz Invited

    2019/04

  37. An FPGA-Accelerated Fully Nonvolatile Microcontroller Unit for Sensor-Node Applications in 40nm CMOS/MTJHybrid Technology Achieving 47.14μW Operation at 200MHz Invited

    Masanori Natsui

    IEEE SSCS Kansai Chapter Technical Seminar　2019/03

  38. MTJベースばらつき補正機能を用いた2値化ニューラルネットワーク向け低消費電力・省面積bitcount回路の構成

    千葉智貴, 夏井雅典, 羽生貴弘

    第32回多値論理とその応用研究会　2019/01

  39. 不揮発量子化ニューラルネットワーク構造に基づく小型・超低消費電力XNOR回路の構成

    千葉智貴, 夏井雅典, 羽生貴弘

    平成30年度電気関係学会東北支部連合大会　2018/09/06

  40. 脳型LSIを拓く集積回路・アーキテクチャの展望

    夏井雅典

    VLSI夏の学校「LSI技術者のための人工知能基礎講座」　2018/08/25

  41. 脳型計算に基づく非シグネチャ不正侵入検出手法

    須田拓樹, 夏井雅典, 羽生貴弘

    信学会第２種研究会「多値論理とその応用」　2018/01/06

  42. 時系列特徴を用いたチップ内データ転送エラー訂正手法とその可能性

    加藤健太郎, 夏井雅典, 羽生貴弘

    デザインガイア2017　2017/11/06

  43. 時系列特徴を用いた脳型計算ベース車載ネットワークセキュリティ技術

    夏井雅典, 須田拓樹, 羽生貴弘

    第40回多値論理フォーラム　2017/09/16

  44. 脳型計算に基づく車載ネットワークの不正侵入検出法

    須田拓樹, 夏井雅典, 羽生貴弘

    平成29年度 電気関係学会東北支部連合大会　2017/08/24

  45. 時系列特徴を考慮した脳型計算ベース車載ネットワークセキュリティ技術に関する基礎的検討

    須田拓樹, 夏井雅典, 羽生貴弘

    LSIとシステムのワークショップ2017　2017/05/15

  46. Brain-Inspired Computing for Error-Resilient VLSI System International-presentation

    Masanori Natsui, Takahiro Hanyu

    The 4th International Symposium on Brainware LSI　2017/02/22

  47. 適切な通信ネットワークのトラフィックを考慮した高機能・低コストエッジプロセッサの構成に関する一考察

    加藤健太郎, 夏井雅典, 羽生貴弘

    第30回多値論理とその応用研究会　2017/01/07

  48. 不揮発マイコン向け高速・低電力アナログ/ディジタル変換器の構成

    玉越晃, 夏井雅典, 羽生貴弘

    デザインガイア2016　2016/11/28

  49. Towards Ultra Low-Power and Highly Dependable VLSI Computing Based on MTJ-Based Nonvolatile Logic-in-Memory Architecture International-presentation

    Masanori Natsui

    BIT's 6th Annual World Congress of Nano Science & Technology 2016　2016/10/25

  50. Approximate Computing に基づく脳型LSI の高精度・省電力・省面積実装技術の一考察

    加藤健太郎, 夏井雅典, 羽生貴弘

    平成28年度電気関係学会東北支部連合大会　2016/08/30

  51. リカレントニューラルネットワークを用いた高性能誤り訂正符号技術

    菅谷直登, 夏井雅典, 羽生貴弘

    第29回多値論理とその応用研究会　2016/01/09

  52. MTJ素子を活用した高性能・高信頼VLSI設計技術

    夏井雅典, 鈴木大輔, 池田正二, 遠藤哲郎, 大野英男, 羽生貴弘

    応用物理学会スピントロニクス研究会・日本磁気学会スピンエレクトロニクス専門研究会・日本磁気学会ナノマグネティックス専門研究会共同主催研究会　2015/11/12

  53. リカレントニューラルネットワークに基づく高効率データ転送技術

    夏井雅典, 菅谷直登, 羽生貴弘

    第38回多値論理フォーラム　2015/09/12

  54. リカレントニューラルネットワークに基づく時系列データ誤り訂正技術とその応用

    菅谷 直登, 夏井 雅典, 羽生 貴弘

    平成27年度電気関係学会東北支部連合大会　2015/08/27

  55. 不揮発ロジックインメモリアーキテクチャとその低電力VLSIシステムへの応用

    羽生貴弘, 鈴木大輔, 望月明, 夏井雅典, 鬼沢直哉, 杉林直彦, 池田正二, 遠藤哲郎, 大野英男

    信学会ICD研究会　2015/04/16

  56. 符号化技術を活用した低消費電力不揮発LSIの構成と評価

    阿久津赳明, 夏井雅典, 羽生貴弘

    第28回多値論理とその応用研究会　2015/01/10

  57. MTJベース不揮発ロジックLSI向け符号化方式とその評価,

    夏井雅典, 阿久津赳明, 羽生貴弘

    多値論理研究ノート　2014/09/13

  58. 符号化 技術 に基づく不揮発LSIの低電力化に関する検討

    阿久津 赳明, 夏井雅典, 羽生 貴弘

    平成26年度電気関係学会東北支部連合大会講演論文集,　2014/08

  59. Challenge of Nonvolatile TCAM Design Automation International-presentation

    A.Mochizuki, M. Natsui, N. Sakimura, T. Sugibayashi, T. Hanyu

    23rd International Workshop on Post-Binary ULSI Systems　2014/05

  60. 全文検索システム向け階層的パワーゲーティングを活用した低エネルギー不揮発TCAMエンジンチップ

    松永翔雲, 崎村昇, 根橋竜介, 杉林直彦, 夏井雅典, 望月明, 遠藤哲郎, 大野英男, 羽生貴弘

    集積回路研究会　2014/04

  61. MTJ 素子を用いた不揮発ロジックインメモリLSI の展望

    羽生貴弘, 松永翔雲, 鈴木大輔, 望月明, 夏井雅典

    2014年電子情報通信学会総合大会　2014/03

  62. MTJ素子を用いた不揮発FPGAの電力効最適化手法

    鈴木大輔, 夏井雅典, 望月明, 羽生貴弘

    デザインガイア2013 -VLSI設計の新しい大地-　2013/11

  63. MTJ 素子を用いた不揮発ロジックLSI の低電力化に関する一考察

    夏井雅典, 荒木敦司, 羽生貴弘

    多値論理研究ノート　2013/09

  64. - International-presentation

    M. Sihotang, S. Matsunaga, N. Sakimura, R. Nebashi, Y. Tsuji, A. Morioka, T. Sugibayashi, S. Miura, H. Honjo, K. Kinoshita, S. Ikeda, H. Sato, S. Fukami, M. Natsui, T. Endoh, H. Ohno, T. Hanyu

    2013 IEEE International Solid-State Circuits Conference (ISSCC), Student Research Preview　2013/02/17

  65. 低電圧動作差動論理基本ゲートに関する一考察

    樫内清弘, 夏井雅典, 羽生貴弘

    第35回多値論理フォーラム　2012/09/15

  66. MTJ/MOS ハイブリッド論理集積回路のVLSI 設計環境に関する検討

    夏井雅典, 玉越晃, 羽生貴弘

    第35回多値論理フォーラム　2012/09/15

  67. 低スイッチング電力基本論理ゲートの構成に関する一考察

    樫内清弘, 夏井雅典, 羽生貴弘

    電気関係学会東北支部連合大会　2012/08/30

  68. Design of an MTJ-Based Variation-Resilient Basic Gate of Differential Logic

    Youngkeun Kim, Masanori Natsui, Takahiro Hanyu

    電気関係学会東北支部連合大会　2012/08/30

  69. VTH補償機能を有するMTJ/MOSハイブリッド電流モードロジックとその最適化

    第25回多値論理とその応用研究会　2012/01/07

  70. 可変抵抗素子を用いたポストプロセスばらつき補償機能付きOTAの検討

    平成23年度電気関係学会東北支部連合大会　2011/08/25

  71. 不揮発性可変抵抗素子を用いたLSIパラメータばらつき最小化アルゴリズムの検討

    平成23年度電気関係学会東北支部連合大会　2011/08/25

  72. 不揮発性ロジックインメモリアーキテクチャに基づく高信頼VLSI設計技術

    第73回ニューパラダイムコンピューティング研究会　2011/07/30

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Industrial Property Rights 14

  1. 回路設計支援システム、回路設計支援方法、回路設計支援プログラムおよびそのプログラムを記録したコンピュータ読み取り可能な記録媒体

    夏井雅典, 玉越晃, 羽生貴弘, 望月明, 遠藤哲郎, 小池洋紀, 大野英男

    Property Type: Patent

  2. 不揮発集積回路

    夏井 雅典, 吉田 知生, 羽生 貴弘

    特許7789427

    Property Type: Patent

  3. 不揮発集積回路

    夏井 雅典, 吉田 知生, 羽生 貴弘

    特許7756993

    Property Type: Patent

  4. デバイス、センサノード及びマイクロコントローラにおける処理方法

    夏井 雅典, 鈴木 大輔, 玉越 晃, 羽生 貴弘, 遠藤 哲郎, 大野 英男

    特許7541731

    Property Type: Patent

  5. 逐次比較型ＡＤ変換装置

    羽生 貴弘, 玉越 晃, 夏井 雅典, 望月 明, 大野 英男

    Property Type: Patent

  6. 逐次比較型ＡＤ変換装置

    羽生貴弘, 玉越晃, 夏井雅典, 望月明, 大野英男

    Property Type: Patent

  7. 磁気抵抗変化型記憶装置及びそのアクセス方法

    羽生貴弘, 玉越晃, 望月明, 夏井雅典, 大野英男

    Property Type: Patent

  8. 不揮発性ラッチ回路

    羽生 貴弘, 鈴木 大輔, 大野 英男, 遠藤 哲郎, 夏井 雅典, 望月 明, 木下 啓蔵, 池田 正二, 佐藤 英夫, 深見 俊輔

    Property Type: Patent

  9. 抵抗変化型記憶素子のデータ書き込み装置

    羽生 貴弘, 鈴木 大輔, 夏井 雅典, 望月 明, 大野 英男, 遠藤 哲郎

    Property Type: Patent

  10. 不揮発機能メモリ装置

    羽生 貴弘, 松永 翔雲, 夏井 雅典, 遠藤 哲郎, 大野 英男

    Property Type: Patent

  11. 不揮発機能メモリ装置

    羽生貴弘, 松永翔雲, 勝俣翠, 夏井雅典, 遠藤哲郎, 大野英男

    Property Type: Patent

  12. 多和音の音名と音高推定手法

    田所嘉昭, 夏井雅典, 松山大仁郎

    Property Type: Patent

  13. アクセスコントローラ及びデータ転送方法

    夏井雅典, 鈴木大輔, 玉越晃, 羽生貴弘, 遠藤哲郎, 大野英男

    Property Type: Patent

  14. 不揮発性論理回路

    Property Type: Patent

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Research Projects 17

  1. 高安定・高エネルギー効率な間欠演算処理を実現する不揮発ロジックLSIシステム基盤

    夏井 雅典

    Offer Organization: 日本学術振興会

    System: 科学研究費助成事業

    Category: 基盤研究(B)

    Institution: 東北大学

    2025/04 - 2029/03

  2. 革新的不揮発グリーンコンピューティング基盤

    夏井 雅典

    Offer Organization: 科学技術振興機構

    Institution: 東北大学

    2023 - 2026

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    不揮発記憶技術と半導体ロジック技術を融合した新概念のロジックLSI技術である「不揮発性ロジックインメモリアーキテクチャ」の活用により、高いエネルギー効率による高性能・低消費電力動作を多様な動作環境においても持続的かつ高信頼に達成可能なIoTセンサノードに基づくレジリエントなエッジコンピューティング基盤技術の創出を目指し、高性能化とグリーン化を同時に実現可能な新発想の設計論を開拓する。

  3. スピントロニクスベース高性能・省電力・高信頼IoTセンサノードの基盤研究開発

    夏井 雅典, 羽生 貴弘

    Offer Organization: 日本学術振興会

    System: 科学研究費助成事業

    Category: 基盤研究(B)

    Institution: 東北大学

    2021/04/01 - 2025/03/31

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    本年度は，前年度までに研究を推進してきたIoTセンサノードの高性能化・省エネルギー化，高信頼化それぞれの達成を目的とした各要素技術について，そのシステム応用に向けた研究を推進した． 1．不要なエネルギー消費を徹底的に排除する細粒度パワーゲーティング（PG）技術：IoTセンサノードに想定される多様な動作環境の変化に応じて適切な電源供給の制御を可能とする動作環境適応型PGスイッチ制御技術に関して，AI技術等を活用することによる動作環境適応型自動制御技術の検討を行った． 2．多様な動作環境における安定動作を保証する高信頼要素回路技術：NV-LIM回路の省エネルギー性の本質である不揮発記憶機能を司るもっとも重要な要素回路である，不揮発フリップフロップ（NVFF）について，書込みエラー検出機能を活用することによるエネルギーの削減効果，および，IoTセンサノード向けマイコン・CPU等へ本NVFFを実装することによるシステムレベルの有効性に関する評価を行った． 3．高エネルギー効率な演算処理を可能とするIoTセンサノード向けアクセラレータ技術：センサノードにおいて多用される演算処理の高速化を目的としたアクセラレータ回路の構成方法について，前年度検討を行った回路構造の設計と評価を進めた． 以上の結果を通し，本研究が目標とする，「高いエネルギー効率による高性能・低消費電力動作を高信頼に達成可能なIoTセンサノード端末の実現とその社会実装に向けた基盤技術の構築」のための要素技術の高度化が推進されるとともに，最終年度となる次年度における研究課題の取りまとめの方向性が明確になった．

  4. Development of a high-speed and ultra-low-power die-hard logic LSI fundamental technology for IoT applications

    Offer Organization: Japan Society for the Promotion of Science

    System: Grants-in-Aid for Scientific Research

    Category: Grant-in-Aid for Scientific Research (A)

    Institution: Tohoku University

    2021/04 - 2025/03

  5. スピントロニクスベース高性能・省電力・高信頼IoTセンサノードの基盤研究開発

    夏井 雅典, 羽生 貴弘

    Offer Organization: 日本学術振興会

    System: 科学研究費助成事業

    Category: 基盤研究(B)

    Institution: 東北大学

    2021/04 - 2025/03

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    本年度は，IoTセンサノードの高性能化・省エネルギー化，高信頼化それぞれの達成に必須となる以下の要素技術について，並行的に研究を推進した． 1．不要なエネルギー消費を徹底的に排除する細粒度パワーゲーティング（PG）技術：IoTセンサノードに想定される多様な動作環境の変化に応じて適切な電源供給の制御を可能とする動作環境適応型PGスイッチ制御技術に関して，所望の機能を実現するための回路構造に関する初期検討を行った．複数のパワースイッチの並列接続からなる回路構造を用い，動作環境に応じて適切なパワースイッチを選択することにより，パワーゲーティング前後における貫通電流や電源電圧変動を抑制可能であることを確認した． 2．多様な動作環境における安定動作を保証する高信頼要素回路技術：NV-LIM回路の省エネルギー性の本質である不揮発記憶機能を司るもっとも重要な要素回路である，不揮発フリップフロップ（NVFF）の高信頼化について，回路レベルの設計最適化に関する初期検討を行った．従来検討されてきた高信頼NVFFの回路構造の解析を行うとともに，自動合成技術糖を用いた設計フローに適用するためのRTLレベル記述について検討を行った． 3．高エネルギー効率な演算処理を可能とするIoTセンサノード向けアクセラレータ技術：センサノードにおいて多用される演算処理の高速化を目的としたアクセラレータ回路の構成方法について，対象とする処理の選定とアクセラレータに求められる性能・機能を調査した上で，開発するアクセラレータの具体的な仕様を検討した．

  6. 知的環境適応型VLSI基盤技術の構築と高信頼脳型LSIシステムへの応用展開 Competitive

    System: Grant-in-Aid for Scientific Research

    2017 - 2022

  7. Development of Dark Silicon Logic LSI for Brainware Computing

    Offer Organization: Japan Society for the Promotion of Science

    System: Grants-in-Aid for Scientific Research Grant-in-Aid for Scientific Research (S)

    Category: Grant-in-Aid for Scientific Research (S)

    Institution: Tohoku University

    2016/05 - 2021/03

  8. 脳型コンピューティング向けダーク・シリコンロジックLSIの基盤技術開発 Competitive

    Takahiro Hanyu

    System: 科学研究費補助金

    2016/04 - 2021/03

  9. 完全自律誤り訂正VLSI設計技術の構築と脳型LSIシステムへの応用展開 Competitive

    NATSUI Masanori

    System: 科学研究費補助金

    2016/04 - 2019/03

  10. 脳の知的情報処理ダイナミクスを活用した高性能・高信頼エレクトロニクスシステムの研究開発技術開発 Competitive

    NATSUI Masanori

    Offer Organization: 村田学術振興財団

    System: 平成28年度助成研究

    2016/07 - 2017/06

  11. 不揮発性素子を用いたＰＶＴバラつきフリーＶＬＳＩシステムに関する研究 Competitive

    System: Grant-in-Aid for Scientific Research

    2010/04 - 2014/03

  12. 製造ばらつきフリー高信頼多値ＶＬＳＩの系統的設計技術に関する研究 Competitive

    System: Grant-in-Aid for Scientific Research

    2009/04 - 2012/03

  13. Systematic Design Scheme for Process-Variation-Free Highly Dependable Multiple-Valued VLSI

    NATSUI Masanori

    Offer Organization: Japan Society for the Promotion of Science

    System: Grants-in-Aid for Scientific Research

    Category: Grant-in-Aid for Young Scientists (B)

    Institution: Tohoku University

    2009 - 2011

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    This research aimed to develop a systematic design scheme for process-variation-free multiple-valued VLSI. Through establishment of a high-level synthesis/verification tool for multiple-valued logic circuit, and design and performance verification of a variation-aware multiple-valued logic LSI based on nonvolatile memory device, it is confirmed to be able to realize high-performance and highly-dependable VLSIs by using the proposed method.

  14. 楽音の解析とそのIT社会への応用に関する研究 Competitive

    田所 嘉昭

    Offer Organization: Japan Society for the Promotion of Science

    System: 科学研究費補助金

    Category: Grant-in-Aid for Scientific Research (C)

    Institution: Toyohashi University of Technology

    2007/04 - 2008/03

  15. アナログLSIの進化的合成システムの開発に関する研究 Competitive

    NATSUI Masanori

    System: 科学研究費補助金

    2006/04 - 2008/03

  16. Implementation of a High-Speed LDPC Decoder LSI Based on a Multiple-Valued Full-Duplex Data-Transfer Technique

    HANYU Takahiro, MOCHIZUKI Akira, MATSUMOTO Atsushi, NATSUI Masanori

    Offer Organization: Japan Society for the Promotion of Science

    System: Grants-in-Aid for Scientific Research

    Category: Grant-in-Aid for Scientific Research (B)

    Institution: Tohoku University

    2006 - 2008

  17. 進化的グラフ生成手法に基づくアナログ・ディジタル混載集積回路設計に関する研究 Competitive

    NATSUI Masanori

    System: 科学研究費補助金

    2002/04 - 2005/03

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Teaching Experience 2

  1. 集積回路工学　東北大学

  2. ディジタルコンピューティング　東北大学

Other 1

  1. 脳の知的情報処理ダイナミクスを活用した高性能・高信頼エレクトロニクスシステムの研究開発

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    人間の脳は「過去の経験や記憶に基づく予測制御的な情報の補完あるいは訂正」という極めて高度な処理を日常的に行っている．本研究では，超微細半導体素子および次世代素子の性能向上を最大限に活用可能な計算機アーキテクチャの構築に向け，脳の知的情報処理ダイナミクスを活用した高精度・高効率・高信頼データ処理技術の確立を目的とする．過去の時系列データの時間的相関関係や内包される本質的特徴を創発的に獲得し，未来に到来するデータの予測やエラー訂正を可能とする計算アルゴリズム，および本アルゴリズムを高効率かつコンパクトに実装する計算機アーキテクチャ基盤技術の確立により，情報の冗長化を基本とする従来手法とは一線を画するエラー耐性および転送効率を達成するデータ処理技術，および本技術を内包した高信頼ハードウェアアーキテクチャの実現を目指す．