東北大学研究者紹介

研究者詳細

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オニザワ　ナオヤ

鬼沢　直哉

Naoya Onizawa

所属

電気通信研究所　計算システム基盤研究部門　新概念ＶＬＳＩシステム研究室

職名

准教授

学位

博士（工学）（東北大学）
修士（工学）（東北大学）

researchmap

https://researchmap.jp/7000006886

J-GLOBAL ID

201401089778586753

経歴 11

2020年11月～継続中

東北大学　電気通信研究所　准教授
2020年5月～継続中

東北大学
2021年1月～ 2024年3月

文部科学省「世界で活躍できる研究者戦略育成事業・学際融合グローバル研究者育成東北イニシアティブ」　育成対象者
2018年10月～ 2022年3月

JST　さきがけ研究員（兼任）
2018年12月～ 2020年10月

東北大学　電気通信研究所　助教
2013年12月～ 2018年11月

東北大学　学際科学フロンティア研究所　助教
2013年10月～ 2013年11月

東北大学　電気通信研究所　産学官連携研究員
2012年4月～ 2013年9月

McGill University　Department of Electrical and Computer Engineering　Postdoc fellow
2011年10月～ 2012年3月

University of Waterloo　Department of Electrical and Computer Engineering　Postdoc fellow
2011年4月～ 2011年9月

McGill University　Department of Electrical and Computer Engineering　Postdoc fellow
2015年6月～

University of Southern Brittany　Guest associate professor

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委員歴 14

2025 東北支部連合大会　庶務担当

2024年10月～継続中
情報処理学会東北支部　庶務幹事

2024年6月～継続中
Technical Program Committee　2025 IEEE International Symposium on Asynchronous Circuits and Systems

2024年9月～ 2025年6月
2025 IEEE International Symposium on Multiple-Valued Logic　Program Co-Chair

2024年9月～ 2025年6月
電子情報通信学会　英文論文誌A編集委員

2020年6月～ 2024年5月
電子情報通信学会　和文論文誌A編集委員

2020年6月～ 2024年5月
IEEE Transactions on Nanotechnology　Guest Editor for special issue of Nanoarch 2021

2022年1月～ 2022年12月
16th ACM/IEEE International Symposium on Nanoscale Architectures　Program Co-Chair

2021年4月～ 2021年10月
2021 IEEE International Symposium on Multiple-Valued Logic　Program Co-Chair

2020年10月～ 2021年5月
IEEE International Symposium on Asynchronous Circuits and Systems　Technical Program Committee

2018年9月～ 2021年5月
IEEE International Symposium on Multiple-Valued Logic　Technical Program Committee

2016年9月～ 2021年5月
Technical Committee on Multiple-Valued Logic of IEEE Computer Society　Members-at-Large

2017年1月～ 2019年12月
2019 IEEE International Symposium on Asynchronous Circuits and Systems　Publication chair

2017年9月～ 2019年5月
2016 IEEE International Symposium on Multiple Valued Logic　Secretary

2014年9月～ 2016年5月

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所属学協会 2

電子情報通信学会
IEEE

研究キーワード 9

インバーティブルロジック
FPGA
アニーリング
確率的情報処理
ハードウェアアルゴリズム
ネットワークオンチップ
連想メモリ
非同期式回路
ストカスティック演算

研究分野 3

情報通信 / 計算科学 /
情報通信 / ソフトコンピューティング /
情報通信 / 計算機システム /

受賞 10

2024年度キオクシア奨励研究優秀研究賞

2025年7月　キオクシア　確率ビットに基づく次世代省エネルギーコンピュータの実現に向けた精度評価ベンチマークの開発
第16回青葉工学振興会賞

2022年12月　一般財団法人青葉工学振興会　確率的コンピューティングに基づく脳型情報処理
令和2年度科学技術分野の文部科学大臣表彰・若手科学者賞

2020年4月　文部科学省　確率的コンピューティングに基づく脳型情報処理システム研究
平成29年度電気・情報系若手優秀研究賞

2018年3月　東北大学電気・情報系研究教授会
Kenneth C. Smith Early Career Award for Microelectronics Research in 46th IEEE International Symposium on Multiple-Valued Logic (ISMVL)

2016年5月　IEEE Technical Committee on Multiple-Valued Logic
一般財団法人青葉工学振興会第20回青葉工学研究奨励賞

2014年12月5日　一般財団法人青葉工学振興会　非同期式信号処理に基づく高速・低電力VLSIの実現に関する研究
3rd place at Falling Walls Lab Sendai 2014

2014年8月21日　Falling Walls Lab　Paradigm Shift in Computing
Best Paper Finalist (2014 IEEE International Symposium on Asynchronous Circuits and Systems)

2014年5月　IEEE
Best Paper Award (2010 IEEE Computer Society Annual Symposium on VLSII)

2010年7月　IEEE
学生優秀論文賞受賞(平成１６年度電子情報通信学会東北支部)

2004年12月1日　電子情報通信学会

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論文 139

GPU-accelerated simulated annealing based on p-bits with real-world device-variability modeling 査読有り

Naoya Onizawa, Takahiro Hanyu

Scientific Reports　15　(1)　2025年2月19日
出版者・発行元：
DOI： 10.1038/s41598-025-90520-3 　

eISSN：2045-2322
Design Environment of Quantization-Aware Edge AI Hardware for Few-Shot Learning 査読有り

R. Kanda, N. Onizawa, M. Leonardon, V. Gripon, T. Hanyu

2024 IEEE 67th International Midwest Symposium on Circuits and Systems (MWSCAS)　928-931　2024年8月11日
出版者・発行元：
DOI： 10.1109/mwscas60917.2024.10658789 　
Stochastic Simulated Quantum Annealing for Fast Solution of Combinatorial Optimization Problems 査読有り

Naoya Onizawa, Ryoma Sasaki, Duckgyu Shin, Warren J. Gross, Takahiro Hanyu

IEEE Access　12　102050-102060　2024年7月
出版者・発行元：
DOI： 10.1109/access.2024.3431540 　

eISSN：2169-3536
Enhanced convergence in p-bit based simulated annealing with partial deactivation for large-scale combinatorial optimization problems 査読有り

Naoya Onizawa, Takahiro Hanyu

Scientific Reports　14　(1)　1339　2024年1月16日
出版者・発行元：
DOI： 10.1038/s41598-024-51639-x 　

eISSN：2045-2322
Stochastic Implementation of Simulated Quantum Annealing on PYNQ

Taiga Kubuta, Duckgyu Shin, Naoya Onizawa, Takahiro Hanyu

2023 International Conference on Field Programmable Technology (ICFPT)　2023年12月12日
出版者・発行元：
DOI： 10.1109/icfpt59805.2023.00042 　
Improving Stochastic Quantum-Like Annealing Based on Rerandomization 査読有り

Ryoma Sasaki, Duckgyu Shin, Naoya Onizawa, Takahiro Hanyu

2023 30th IEEE International Conference on Electronics, Circuits and Systems (ICECS)　2023年12月4日
出版者・発行元：
DOI： 10.1109/icecs58634.2023.10382735 　
Fast-Converging Simulated Annealing for Ising Models Based on Integral Stochastic Computing

Naoya Onizawa, Kota Katsuki, Duckgyu Shin, Warren J. Gross, Takahiro Hanyu

IEEE Transactions on Neural Networks and Learning Systems　34　(12)　10999-11005　2023年12月
出版者・発行元：
DOI： 10.1109/tnnls.2022.3159713 　

ISSN：2162-237X

eISSN：2162-2388
Local Energy Distribution Based Hyperparameter Determination for Stochastic Simulated Annealing 査読有り

Naoya Onizawa, Kyo Kuroki, Duckgyu Shin, Takahiro Hanyu

IEEE Open Journal of Signal Processing　4　452-461　2023年11月
出版者・発行元：
DOI： 10.1109/ojsp.2023.3329756 　

eISSN：2644-1322
Self-Adaptive Gate Control for Efficient Escape From Local Minimum Energy on Invertible Logic 査読有り

Naoya Onizawa, Koji Yano, Seiichi Shin, Hiroyuki Fujita, Takahiro Hanyu

IEEE Access　11　44923-44931　2023年5月
出版者・発行元：
DOI： 10.1109/access.2023.3272867 　

eISSN：2169-3536
Memory-Efficient FPGA Implementation of Stochastic Simulated Annealing 査読有り

Duckgyu Shin, Naoya Onizawa, Warren J. Gross, Takahiro Hanyu

IEEE Journal on Emerging and Selected Topics in Circuits and Systems　13　(1)　108-118　2023年3月
出版者・発行元：
DOI： 10.1109/jetcas.2023.3243260 　

ISSN：2156-3357

eISSN：2156-3365
Fast Solving Complete 2000-Node Optimization Using Stochastic-Computing Simulated Annealing 査読有り

Kota Katsuki, Duckgyu Shin, Naoya Onizawa, Takahiro Hanyu

2022 29th IEEE International Conference on Electronics, Circuits and Systems (ICECS)　2022年10月24日
出版者・発行元：
DOI： 10.1109/icecs202256217.2022.9971124 　
Implementation of CMOS Invertible Logic on Zynq-SoC Platform: A Case Study of Training BNN 査読有り

D. Shin, N. Onizawa, T. Hanyu

Journal of Applied Logics　9　(3)　585-606　2022年6月
CMOS Invertible Logic: Bidirectional operation based on the probabilistic device model and stochastic computing 招待有り査読有り

Naoya Onizawa, Takahiro Hanyu

IEEE Nanotechnology Magazine　16　(1)　33-46　2022年2月
出版者・発行元：
DOI： 10.1109/mnano.2021.3126094 　

ISSN：1932-4510

eISSN：1942-7808
Scalable Hardware Architecture for Invertible Logic with Sparse Hamiltonian Matrices 査読有り

Naoya Onizawa, Akira Tamakoshi, Takahiro Hanyu

2021 IEEE Workshop on Signal Processing Systems (SiPS)　2021年10月
出版者・発行元：
DOI： 10.1109/sips52927.2021.00047 　
Design Automation of Invertible Logic Circuit From a Standard HDL Description 査読有り

M. Kato, N. Onizawa, T. Hanyu

Journal of Applied Logics　8　(5)　1311-1333　2021年6月
High Convergence Rates of CMOS Invertible Logic Circuits Based on Many-Body Hamiltonians 査読有り

Naoya Onizawa, Takahiro Hanyu

2021 IEEE International Symposium on Circuits and Systems (ISCAS)　2021年5月
出版者・発行元：
DOI： 10.1109/iscas51556.2021.9401278 　
A Design Framework for Invertible Logic 査読有り

Naoya Onizawa, Kaito Nishino, Sean C. Smithson, Brett H. Meyer, Warren J. Gross, Hitoshi Yamagata, Hiroyuki Fujita, Takahiro Hanyu

IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems　40　(4)　655-665　2021年4月
出版者・発行元：
DOI： 10.1109/tcad.2020.3003906 　

ISSN：0278-0070

eISSN：1937-4151
Hardware Acceleration of Large-Scale CMOS Invertible Logic Based on Sparse Hamiltonian Matrices 査読有り

Naoya Onizawa, Akira Tamakoshi, Takahiro Hanyu

IEEE Open Journal of Circuits and Systems　2　782-791　2021年
出版者・発行元：
DOI： 10.1109/ojcas.2021.3116584 　

eISSN：2644-1225
Sparse Random Signals for Fast Convergence on Invertible Logic 査読有り

Naoya Onizawa, Makoto Kato, Hitoshi Yamagata, Koji Yano, Seiichi Shin, Hiroyuki Fujita, Takahiro Hanyu

IEEE Access　9　62890-62898　2021年
出版者・発行元：
DOI： 10.1109/access.2021.3072048 　

eISSN：2169-3536
Multi-Context TCAM-Based Selective Computing: Design Space Exploration for a Low-Power NN 査読有り

Ren Arakawa, Naoya Onizawa, Jean-Philippe Diguet, Takahiro Hanyu

IEEE Transactions on Circuits and Systems I: Regular Papers　68　(1)　67-76　2021年1月
出版者・発行元：
DOI： 10.1109/tcsi.2020.3030104 　

ISSN：1549-8328

eISSN：1558-0806
Memristive Computational Memory Using Memristor Overwrite Logic (MOL) 査読有り

Khaled Alhaj Ali, Mostafa Rizk, Amer Baghdadi, Jean-Philippe Diguet, Jalal Jomaah, Naoya Onizawa, Takahiro Hanyu

IEEE Transactions on Very Large Scale Integration (VLSI) Systems　28　(11)　2370-2382　2020年11月
出版者・発行元：
DOI： 10.1109/tvlsi.2020.3011522 　

ISSN：1063-8210

eISSN：1557-9999
Training Hardware for Binarized Convolutional Neural Network Based on CMOS Invertible Logic 査読有り

Duckgyu Shin, Naoya Onizawa, Warren J. Gross, Takahiro Hanyu

IEEE Access　8　188004-188014　2020年10月
出版者・発行元：
DOI： 10.1109/access.2020.3029576 　

eISSN：2169-3536
High-Throughput/Low-Energy MTJ-Based True Random Number Generator Using a Multi-Voltage/Current Converter 査読有り

Naoya Onizawa, Shogo Mukaida, Akira Tamakoshi, Hitoshi Yamagata, Hiroyuki Fujita, Takahiro Hanyu

IEEE Transactions on Very Large Scale Integration (VLSI) Systems　28　(10)　2171-2181　2020年10月
出版者・発行元：
DOI： 10.1109/tvlsi.2020.3005413 　

ISSN：1063-8210

eISSN：1557-9999
Design of an Energy-Efficient True Random Number Generator Based on Triple Read-Write Data-Stream Multiplexing of MTJ Devices 査読有り

A. Tamakoshi, N. Onizawa, H. Yamagata, H. Fujita, T. Hanyu

Proc. 18th IEEE International New Circuits and Systems Conference (NEWCAS)　283-286　2020年6月
In-Hardware Training Chip Based on CMOS Invertible Logic for Machine Learning 査読有り

Naoya Onizawa, Sean C. Smithson, Brett H. Meyer, Warren J. Gross, Takahiro Hanyu

IEEE Transactions on Circuits and Systems I: Regular Papers　67　(5)　1541-1550　2020年5月
出版者・発行元：
DOI： 10.1109/tcsi.2019.2960383 　

ISSN：1549-8328

eISSN：1558-0806
Design of an MTJ-based Nonvolatile Multi-context Ternary Content-Addressable Memory 査読有り

N. Onizawa, R. Arakawa, T. Hanyu

Journal of Applied Logics　7　(1)　89-105　2020年1月
Fast Hardware-based Learning Algorithm for Binarized Perceptron Using CMOS Invertible Logic 査読有り

N. Onizawa, D. Shin, T. Hanyu

Journal of Applied Logics　7　(1)　41-58　2020年1月
A Design Framework for Invertible Logic 査読有り

N. Onizawa, K. Nishino, S. Smithson, B. Meyer, W. Gross, H. Yamagata, H. Fujita, T. Hanyu

2019 53rd Asilomar Conference on Signals, Systems, and Computers　2019年11月
出版者・発行元：
DOI： 10.1109/ieeeconf44664.2019.9048700 　
Multi-Context TCAM-Based Selective Computing Architecture for a Low-Power NN 国際誌査読有り

R. Arakawa, N. Onizawa, T. Hanyu

Proc. 26th IEEE International Conference on Electrocnis, Circuits & Systems (ICECS) 2019　117-118　2019年11月

DOI： 10.1109/ICECS46596.2019.8964869 　
FPGA Implementation of Binarized Perceptron Learning Hardware Using CMOS Invertible Logic 国際誌査読有り

D. Shin, N. Onizawa, T. Hanyu

Proc. 26th IEEE International Conference on Electrocnis, Circuits & Systems (ICECS) 2019,　115-116　2019年11月

DOI： 10.1109/ICECS46596.2019.8965097 　
Stochastic-Computing Based Branware LSI Towards an Intelligence Edge 招待有り査読有り

N. Onizawa, W. J. Gross, T. Hanyu

Proc. 26th IEEE International Conference on Electrocnis, Circuits & Systems (ICECS) 2019,　2019年11月
Efficient CMOS Invertible Logic Using Stochastic Computing 査読有り

S. Smithson, N. Onizawa, B. H. Meyer, W. J. Gross, T. Hanyu

IEEE Trans. on Circuits and Syst. I Reg. Papers　66　(6)　2263-2274　2019年6月

DOI： 10.1109/TCSI.2018.2889732 　
Brain-inspired computing

Naoya Onizawa, Warren J. Gross, Takahiro Hanyu

Stochastic Computing: Techniques and Applications　185-199　2019年2月18日
出版者・発行元： Springer International Publishing
DOI： 10.1007/978-3-030-03730-7_10 　
Study of Stochastic Invertible Multiplier Designs 査読有り

K. Nishino, S. Smituhson, N. Onizawa, B. H. Myer, W. J. Gross, H. Yamagata, H. Fujita, T. Hanyu

Proc. IEEE International Conference on Electronics, Circuits & Systems (ICECS) 2018　649-650　2018年12月
MTJ-Based Asynchronous Circuits for Re-Initialization Free Computing against Power Failures 査読有り

N. Onizawa, M. Imai, T. Yoneda, T. Hanyu

Microelectronics Journal　82　46-61　2018年12月

DOI： 10.1016/j.mejo.2018.10.012 　
Networked Power-Gated MRAMs for Memory-Based Computing 査読有り

J.-P. Diguet, N. Onizawa, M. Rizk, M. J. Sepulveda, A. Baghdadi, T. Hanyu

IEEE Trans. on Very Large Scale Integration (VLSI) Systems,　26　(12)　2696-2708　2018年12月

DOI： 10.1109/TVLSI.2018.2856458 　
Application of Stochastic Computing in Brainware 招待有り査読有り

W. J. Gross, N. Onizawa, K. Matsumiya, T. Hanyu

Nonlinear Theory and Its Applications, IEICE,　E9-N　(4)　406-422　2018年10月

DOI： 10.1587/nolta.9.406 　
An Area/Power-Aware 32-Channel Compressive Gammachirp Filterbank Chip Based on Hybrid Stochastic/Binary Computation 査読有り

N. Onizawa, S. Koshita, S. Sakamoto, M. Kawamata, T. Hanyu

Nonlinear Theory and Its Applications, IEICE,　E9-N　(4)　23-435　2018年10月

DOI： 10.1587/nolta.9.423 　
An Accuracy/Energy-Flexible Configurable Gabor-Filter Chip Based on Stochastic Computation with Dynamic Voltage-Frequency-Length Scaling 査読有り

Naoya Onizawa, Daisaku Katagiri, Kazumichi Matsumiya, Warren J. Gross, Takahiro Hanyu

IEEE Journal on Emerging and Selected Topics in Circuits and Systems (JETCAS)　8　(3)　444-453　2018年9月

DOI： 10.1109/JETCAS.2018.2844329 　
A Generalized Stochastic Implementation of the Disparity Energy Model for Depth Perception 査読有り

Kaushik Boga, François Leduc-Primeau, Naoya Onizawa, Kazumichi Matsumiya, Takahiro Hanyu, Warren J. Gross

Journal of Signal Processing Systems　90　(5)　709-725　2018年5月1日
出版者・発行元： Springer New York LLC
DOI： 10.1007/s11265-016-1197-3 　

ISSN：1939-8115 1939-8018
Design of a Low-Power MTJ-Based True Random Number Generator Using a Multi-Voltage/Current Converter 査読有り

S. Mukaida, N. Onizawa, T. Hanyu

48th International Symposium on Multiple-Valued Logic (ISMVL)　156-161　2018年5月
High-Precision Stochastic State-Space Digital Filters Based on Minimum Roundoff Noise Structure 査読有り

S. Koshita, N. Onizawa, M. Abe, T. Hanyu, M. Kawamata

ISCAS 2018　2018年5月
Design of stochastic asymmetric compensation filters for auditory signal processing 査読有り

Naoya Onizawa, Shunsuke Koshita, Shuichi Sakamoto, Masayuki Kawamata, Takahiro Hanyu

2017 IEEE Global Conference on Signal and Information Processing, GlobalSIP 2017 - Proceedings　2018-　1315-1319　2018年3月7日
出版者・発行元： Institute of Electrical and Electronics Engineers Inc.
DOI： 10.1109/GlobalSIP.2017.8309174 　
Minimum Power Supply Asynchronous Circuits for Re-initialization Free Computing 査読有り

M. Imai, N. Onizawa, T. Hanyu, T. Yoneda

21st Workshop on Synthesis And System Integration of Mixed Information Technologies　283-288　2018年3月
MTJ-based Asynchronous Circuits for Re-initialization Free Computing against Power Failures 査読有り

Naoya Onizawa, Masashi Imai, Takahiro Hanyu, Tomohiro Yoneda

Proceedings - International Symposium on Asynchronous Circuits and Systems　2017-　118-125　2017年11月3日
出版者・発行元： IEEE Computer Society
DOI： 10.1109/ASYNC.2017.11 　

ISSN：1522-8681
Accuracy/energy-flexible stochastic configurable 2D gabor filter with instant-on capability 査読有り

Naoya Onizawa, Kazumichi Matsumiya, Warren J. Gross, Takahiro Hanyu

ESSCIRC 2017 - 43rd IEEE European Solid State Circuits Conference　43-46　2017年11月2日
出版者・発行元： Institute of Electrical and Electronics Engineers Inc.
DOI： 10.1109/ESSCIRC.2017.8094521 　
VLSI Implementation of Deep Neural Network Using Integral Stochastic Computing 査読有り

Arash Ardakani, Francois Leduc-Primeau, Naoya Onizawa, Takahiro Hanyu, Warren J. Gross

IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS　25　(10)　2688-2699　2017年10月

DOI： 10.1109/TVLSI.2017.2654298 　

ISSN：1063-8210

eISSN：1557-9999
Area/Energy-Efficient Gammatone Filters Based on Stochastic Computation 査読有り

Naoya Onizawa, Shunsuke Koshita, Shuichi Sakamoto, Masahide Abe, Masayuki Kawamata, Takahiro Hanyu

IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS　25　(10)　2724-2735　2017年10月

DOI： 10.1109/TVLSI.2017.2687404 　

ISSN：1063-8210

eISSN：1557-9999
NoC-MRAM architecture for memory-based computing: Database-search case study 査読有り

M. Rizk, J-Ph. Diguet, N. Onizawa, A. Baghdadi, M. J. Sepulveda, Y. Akgul, V. Gripon, T. Hanyu

Proceedings - 2017 IEEE 15th International New Circuits and Systems Conference, NEWCAS 2017　309-312　2017年8月11日
出版者・発行元： Institute of Electrical and Electronics Engineers Inc.
DOI： 10.1109/NEWCAS.2017.8010167 　
Evaluation of reinitialization-free nonvolatile computer systems for energy-harvesting Internet of things applications 査読有り

Naoya Onizawa, Akira Tamakoshi, Takahiro Hanyu

JAPANESE JOURNAL OF APPLIED PHYSICS　56　(8)　0802B7-1-0802B7-7　2017年8月

DOI： 10.7567/JJAP.56.0802B7 　

ISSN：0021-4922

eISSN：1347-4065
High-Accuracy and Area-Efficient Stochastic FIR Digital Filters Based on Hybrid Computation 査読有り

Shunsuke Koshita, Naoya Onizawa, Masahide Abe, Takahiro Hanyu, Masayuki Kawamata

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E100D　(8)　1592-1602　2017年8月

DOI： 10.1587/transinf.2016LOP0011 　

ISSN：1745-1361
Evaluation of Stochastic Cascaded IIR Filters 査読有り

Naoya Onizawa, Shunsuke Koshita, Shuichi Sakamoto, Masayuki Kawamata, Takahiro Hanyu

Proceedings of The International Symposium on Multiple-Valued Logic　224-229　2017年6月30日
出版者・発行元： IEEE Computer Society
DOI： 10.1109/ISMVL.2017.25 　

ISSN：0195-623X
Sudden Power-Outage Resilient In-Processor Checkpointing for Energy-Harvesting Nonvolatile Processors 査読有り

Naoya Onizawa, Akira Mochizuki, Akira Tamakoshi, Takahiro Hanyu

IEEE TRANSACTIONS ON EMERGING TOPICS IN COMPUTING　5　(2)　151-163　2017年4月

DOI： 10.1109/TETC.2016.2604083 　

ISSN：2168-6750
Soft/write-error-resilient CMOS/magnetic tunnel junction nonvolatile flip-flop based on majority-decision shared writing 査読有り

N. Onizawa, T. Hanyu

Japanese Journal of Applied Physics　56　(3)　04CF12.1-04CF12.6　2017年3月
出版者・発行元： Institute of Physics
DOI： 10.7567/JJAP.56.04CF12 　

ISSN：0021-4922

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A soft/write-error-resilient nonvolatile flip-flop (NVFF) using three-terminal magnetic tunnel junctions (MTJs) is presented. The proposed NVFF exploits a redundant structure with a majority bit implicitly stored, which is tolerant to soft errors including both single-event transients (SETs) and single-event upsets (SEUs). For write-error resilience, all the bits of the redundant MTJs are written using the majority bit with a shared write-current path, exhibiting 1-bit soft-error correction and 1-bit write-error masking. In addition, the shared writing scheme reduces the number of write-current paths to one-third of that with a redundant NVFF with 1-bit soft/write-error masking. Using 65 nm CMOS/MTJ technologies, the proposed NVFF achieves a few orders-of-magnitude reduction in the failure in time (FIT), a 31% reduction in the transistor count, and a 65% reduction in the write energy in comparison with the redundant NVFF.
Three-Terminal MTJ-Based Nonvolatile Logic Circuits with Self-Terminated Writing Mechanism for Ultra-Low-Power VLSI Processor 招待有り査読有り

Takahiro Hanyu, Daisuke Suzuki, Naoya Onizawa, Masanori Natsui

PROCEEDINGS OF THE 2017 DESIGN, AUTOMATION & TEST IN EUROPE CONFERENCE & EXHIBITION (DATE)　548-553　2017年

DOI： 10.23919/DATE.2017.7927048 　

ISSN：1530-1591
Standby-Power-Free Integrated Circuits Using MTJ-Based VLSI Computing 査読有り

Takahiro Hanyu, Tetsuo Endoh, Daisuke Suzuki, Hiroki Koike, Yitao Ma, Naoya Onizawa, Masanori Natsui, Shoji Ikeda, Hideo Ohno

PROCEEDINGS OF THE IEEE　104　(10)　1844-1863　2016年10月

DOI： 10.1109/JPROC.2016.2574939 　

ISSN：0018-9219

eISSN：1558-2256
Analog-to-Stochastic Converter Using Magnetic Tunnel Junction Devices for Vision Chips 査読有り

Naoya Onizawa, Daisaku Katagiri, Warren J. Gross, Takahiro Hanyu

IEEE TRANSACTIONS ON NANOTECHNOLOGY　15　(5)　705-714　2016年9月

DOI： 10.1109/TNANO.2015.2511151 　

ISSN：1536-125X

eISSN：1941-0085
A Soft/Write-Error Resilient CMOS/MTJ Nonvolatile Flip-Flop Based on Majority-Decision Shared Writing 査読有り

N. Onizawa, T. Hanyu

2016 International Conference on Solid State Devices and Materials (SSDM)　79-80　2016年9月
Power-Gated Single-Track Asynchronous Circuits Using Three-Terminal MTJ-Based Nonvolatile Devices for Energy Harvesting Systems 査読有り

T. Yoneda, N. Onizawa, M. Imai, T. Hanyu

22nd IEEE International Symposium on Asynchronous Circuits and Systems (ASYNC) Fresh Idea Track　9-10　2016年5月
Hardware Implementation of Associative Memories Based on Multiple-Valued Sparse Clustered Networks 査読有り

Naoya Onizawa, Hooman Jarollahi, Takahiro Hanyu, Warren J. Gross

IEEE JOURNAL ON EMERGING AND SELECTED TOPICS IN CIRCUITS AND SYSTEMS　6　(1)　13-24　2016年3月

DOI： 10.1109/JETCAS.2016.2528721 　

ISSN：2156-3357
Evaluation of Soft-Delay-Error Effects in Content-Addressable Memory 査読有り

N. Onizawa, N. Sakimura, R. Nebashi, T. Sugibayashi, T. Hanyu

JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING　26　(1-2)　125-140　2016年

ISSN：1542-3980

eISSN：1542-3999
Gammatone Filter Based on Stochastic Computation 査読有り

Naoya Onizawa, Shunsuke Koshita, Shuichi Sakamoto, Masahide Abe, Masayuki Kawamata, Takahiro Hanyu

2016 IEEE INTERNATIONAL CONFERENCE ON ACOUSTICS, SPEECH AND SIGNAL PROCESSING PROCEEDINGS　1036-1040　2016年

DOI： 10.1109/ICASSP.2016.7471833 　

ISSN：1520-6149
Realization of FIR Digital Filters Based on Stochastic/Binary Hybrid Computation 査読有り

Shunsuke Koshita, Naoya Onizawa, Masahide Abe, Takahiro Hanyu, Masayuki Kawamata

2016 IEEE 46TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL 2016)　223-228　2016年

DOI： 10.1109/ISMVL.2016.40 　

ISSN：0195-623X
Redundant STT-MTJ-Based Nonvolatile Flip-Flops for Low Write-Error-Rate Operations 査読有り

Naoya Onizawa, Takahiro Hanyu

2016 14TH IEEE INTERNATIONAL NEW CIRCUITS AND SYSTEMS CONFERENCE (NEWCAS)　1-4　2016年

DOI： 10.1109/NEWCAS.2016.7604792 　

ISSN：2472-467X
VLSI Implementation of Deep Neural Networks Using Integral Stochastic Computing 査読有り

Arash Ardakani, Fracois Leduc-Primeau, Naoya Onizawa, Takahiro Hanyu, Warren J. Gross

2016 9TH INTERNATIONAL SYMPOSIUM ON TURBO CODES AND ITERATIVE INFORMATION PROCESSING (ISTC)　216-220　2016年

DOI： 10.1109/ISTC.2016.7593108 　

ISSN：2165-4700
Challenge of MTJ-based nonvolatile logic-in-memory architecture for ultra low-power and highly dependable VLSI computing 招待有り査読有り

Takahiro Hanyu, Masanori Natsui, Daisuke Suzuki, Akira Mochizuki, Naoya Onizawa, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno

2015 IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference, S3S 2015　57-59　2015年11月20日
出版者・発行元： Institute of Electrical and Electronics Engineers Inc.
DOI： 10.1109/S3S.2015.7333502 　
Gabor Filter Based on Stochastic Computation 査読有り

Naoya Onizawa, Daisaku Katagiri, Kazumichi Matsumiya, Warren J. Gross, Takahiro Hanyu

IEEE SIGNAL PROCESSING LETTERS　22　(9)　1224-1228　2015年9月

DOI： 10.1109/LSP.2015.2392123 　

ISSN：1070-9908

eISSN：1558-2361
Algorithm and Architecture for a Low-Power Content-Addressable Memory Based on Sparse Clustered Networks 査読有り

Hooman Jarollahi, Vincent Gripon, Naoya Onizawa, Warren J. Gross

IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS　23　(4)　642-653　2015年4月

DOI： 10.1109/TVLSI.2014.2316733 　

ISSN：1063-8210

eISSN：1557-9999
Spintronics-Based Nonvolatile Logic-in-Memory Architecture Towards an Ultra-Low-Power and Highly Reliable VLSI Computing Paradigm 招待有り査読有り

Takahiro Hanyu, Daisuke Suzuki, Naoya Onizawa, Shoun Matsunaga, Masanori Natsui, Akira Mochizuki

2015 DESIGN, AUTOMATION & TEST IN EUROPE CONFERENCE & EXHIBITION (DATE)　1006-+　2015年

ISSN：1530-1591
Early-Stage Operation-Skipping Scheme for Low-Power Stochastic Image Processors 査読有り

Daisaku Katagiri, Naoya Onizawa, Takahiro Hanyu

2015 IEEE 45TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC　109-114　2015年

DOI： 10.1109/ISMVL.2015.28 　

ISSN：0195-623X
Design of an STT-MTJ Based True Random Number Generator Using Digitally Controlled Probability-Locked Loop 査読有り

Satoshi Oosawa, Takayuki Konishi, Naoya Onizawa, Takahiro Hanyu

2015 IEEE 13TH INTERNATIONAL NEW CIRCUITS AND SYSTEMS CONFERENCE (NEWCAS)　1-4　2015年

DOI： 10.1109/NEWCAS.2015.7182089 　

ISSN：2472-467X
Frequency-Flexible Stochastic Gabor Filter 査読有り

Naoya Onizawa, Daisaku Katagiri, Kazumichi Matsumiya, Warren J. Gross, Takahiro Hanyu

2015 IEEE INTERNATIONAL CONFERENCE ON DIGITAL SIGNAL PROCESSING (DSP)　458-462　2015年

DOI： 10.1109/ICDSP.2015.7251914 　
A Sudden Power-Outage Resilient Nonvolatile Microprocessor for Immediate System Recovery 査読有り

Naoya Onizawa, Akira Mochizuki, Akira Tamakoshi, Takahiro Hanyu

PROCEEDINGS OF THE 2015 IEEE/ACM INTERNATIONAL SYMPOSIUM ON NANOSCALE ARCHITECTURES (NANOARCH 15)　39-44　2015年

DOI： 10.1109/NANOARCH.2015.7180584 　

ISSN：2327-8218
Scaled IIR Filter Based on Stochastic Computation 査読有り

Naoya Onizawa, Shunsuke Koshita, Takahiro Hanyu

2015 IEEE 58TH INTERNATIONAL MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS (MWSCAS)　297-300　2015年

DOI： 10.1109/MWSCAS.2015.7282118 　

ISSN：1548-3746
Stochastic Implementation of the Disparity Energy Model for Depth Perception 査読有り

Kaushik Boga, Naoya Onizawa, Francois Leduc-Primeau, Kazumichi Matsumiya, Takahiro Hanyu, Warren J. Gross

2015 IEEE INTERNATIONAL WORKSHOP ON SIGNAL PROCESSING SYSTEMS (SIPS 2015)　1-6　2015年

DOI： 10.1109/SiPS.2015.7344982 　
Multiple-Event-Transient Soft-Error Gate-Level Simulator for Harsh Radiation Environments 査読有り

Akira Mochizuki, Naoya Onizawa, Akira Tamakoshi, Takahiro Hanyu

TENCON 2015 - 2015 IEEE REGION 10 CONFERENCE　1658.1-1658.6　2015年

ISSN：2159-3442
Stochastic Implementation of the Disparity Energy Model for Depth Perception 査読有り

Kaushik Boga, Naoya Onizawa, Francois Leduc-Primeau, Kazumichi Matsumiya, Takahiro Hanyu, Warren J. Gross

2015 IEEE INTERNATIONAL WORKSHOP ON SIGNAL PROCESSING SYSTEMS (SIPS 2015)　90　(5)　709-725　2015年

DOI： 10.1007/s11265-016-1197-3 　
Algorithm and architecture for a multiple-field context-driven search engine using fully-parallel clustered associative memories 査読有り

Hooman Jarollahi, Naoya Onizawa, Vincent Gripon, Takahiro Hanyu, Warren J. Gross

IEEE Workshop on Signal Processing Systems, SiPS: Design and Implementation　133-138　2014年12月15日
出版者・発行元： Institute of Electrical and Electronics Engineers Inc.
DOI： 10.1109/SiPS.2014.6986075 　

ISSN：1520-6130
Challenge of MOS/MTJ-Hybrid Nonvolatile Logic-in-Memory Architecture in Dark-Silicon Era 招待有り査読有り

Takahiro Hanyu, Daisuke Suzuki, Akira Mochizuki, Masanori Natsui, Naoya Onizawa, Tadahiko Sugibayashi, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno

2014 IEEE International Electron Devices Meeting (IEDM2014)　28.2.1-28.2.3　2014年12月

DOI： 10.1109/IEDM.2014.7047124 　
A Nonvolatile Associative Memory-Based Context-Driven Search Engine Using 90 nm CMOS/MTJ-Hybrid Logic-in-Memory Architecture 査読有り

Hooman Jarollahi, Naoya Onizawa, Vincent Gripon, Noboru Sakimura, Tadahiko Sugibayashi, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu, Warren J. Gross

IEEE JOURNAL ON EMERGING AND SELECTED TOPICS IN CIRCUITS AND SYSTEMS　4　(4)　460-474　2014年12月

DOI： 10.1109/JETCAS.2014.2361061 　

ISSN：2156-3357
Asynchronous Stochastic Decoding of LDPC Codes: Algorithm and Simulation Model 査読有り

Naoya Onizawa, Warren J. Gross, Takahiro Hanyu, Vincent C. Gaudet

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E97D　(9)　2286-2295　2014年9月

DOI： 10.1587/transinf.2013LOP0010 　

ISSN：1745-1361
Algorithm and Architecture of Fully-Parallel Associative Memories Based on Sparse Clustered Networks 査読有り

Hooman Jarollahi, Naoya Onizawa, Vincent Gripon, Warren J. Gross

JOURNAL OF SIGNAL PROCESSING SYSTEMS FOR SIGNAL IMAGE AND VIDEO TECHNOLOGY　76　(3)　235-247　2014年9月

DOI： 10.1007/s11265-014-0886-z 　

ISSN：1939-8018

eISSN：1939-8115
Clockless Stochastic Decoding of Low-Density Parity-Check Codes: Architecture and Simulation Model 査読有り

Naoya Onizawa, Warren J. Gross, Takahiro Hanyu, Vincent C. Gaudet

JOURNAL OF SIGNAL PROCESSING SYSTEMS FOR SIGNAL IMAGE AND VIDEO TECHNOLOGY　76　(2)　185-194　2014年8月

DOI： 10.1007/s11265-013-0854-z 　

ISSN：1939-8018

eISSN：1939-8115
High-Throughput Partially Parallel Inter-Chip Link Architecture for Asynchronous Multi-Chip NoCs 査読有り

Naoya Onizawa, Akira Mochizuki, Hirokatsu Shirahama, Masashi Imai, Tomohiro Yoneda, Takahiro Hanyu

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E97D　(6)　1546-1556　2014年6月

DOI： 10.1587/transinf.E97.D.1546 　

ISSN：1745-1361
High-Throughput Compact Delay-Insensitive Asynchronous NoC Router 査読有り

Naoya Onizawa, Atsushi Matsumoto, Tomoyoshi Funazaki, Takahiro Hanyu

IEEE TRANSACTIONS ON COMPUTERS　63　(3)　637-649　2014年3月

DOI： 10.1109/TC.2013.81 　

ISSN：0018-9340

eISSN：1557-9956
High-Throughput Low-Energy Self-Timed CAM Based on Reordered Overlapped Search Mechanism 査読有り

Naoya Onizawa, Shoun Matsunaga, Vincent C. Gaudet, Warren J. Gross, Takahiro Hanyu

IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I-REGULAR PAPERS　61　(3)　865-876　2014年3月

DOI： 10.1109/TCSI.2013.2283997 　

ISSN：1549-8328

eISSN：1558-0806
A compact soft-error tolerant asynchronous TCAM based on a transistor/magnetic-tunnel-junction hybrid dual-rail word structure 査読有り

Naoya Onizawa, Shoun Matsunaga, Takahiro Hanyu

Proceedings - International Symposium on Asynchronous Circuits and Systems　1-8　2014年
出版者・発行元： IEEE Computer Society
DOI： 10.1109/ASYNC.2014.9 　

ISSN：1522-8681
Soft-Delay-Error Evaluation in Content-Addressable Memory 査読有り

Naoya Onizawa, Shoun Matsunaga, Noboru Sakimura, Ryusuke Nebashi, Tadahiko Sugibayashi, Takahiro Hanyu

2014 IEEE 44TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL 2014)　220-225　2014年

DOI： 10.1109/ISMVL.2014.46 　

ISSN：0195-623X
Associative Memories Based on Multiple-Valued Sparse Clustered Networks 査読有り

Hooman Jarollahi, Naoya Onizawa, Takahiro Hanyu, Warren J. Gross

2014 IEEE 44TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL 2014)　208-213　2014年

DOI： 10.1109/ISMVL.2014.44 　

ISSN：0195-623X
Design of a Soft-Error Tolerant 9-Transistor/6-Magnetic-Tunnel-Junction Hybrid Cell Based Nonvolatile TCAM 査読有り

Naoya Onizawa, Shoun Matsunaga, Takahiro Hanyu

2014 IEEE 12TH INTERNATIONAL NEW CIRCUITS AND SYSTEMS CONFERENCE (NEWCAS)　193-196　2014年

DOI： 10.1109/NEWCAS.2014.6934016 　

ISSN：2472-467X
Analog-to-Stochastic Converter Using Magnetic-Tunnel Junction Devices 査読有り

Naoya Onizawa, Daisaku Katagiri, Warren J. Gross, Takahiro Hanyu

2014 IEEE/ACM INTERNATIONAL SYMPOSIUM ON NANOSCALE ARCHITECTURES (NANOARCH)　59-64　2014年

DOI： 10.1109/NANOARCH.2014.6880490 　

ISSN：2327-8218
Highly Reliable Single-Ended Current-Mode Circuit for an Inter-Chip Asynchronous Communication Link 査読有り

Akira Mochizuki, Hirokatsu Shirahama, Naoya Onizawa, Takahiro Hanyu

2014 IEEE ASIA PACIFIC CONFERENCE ON CIRCUITS AND SYSTEMS (APCCAS)　683-686　2014年
Soft-error tolerant transistor/magnetic-tunnel-junction hybrid non-volatile C-element 査読有り

Naoya Onizawail, Takahiro Hanyu

IEICE ELECTRONICS EXPRESS　11　(24)　20141017　2014年

DOI： 10.1587/elex.11.20141017 　

ISSN：1349-2543
Probabilistic Search Schemes for High-Speed Low-Power Content-Addressable Memories 査読有り

N. Onizawa, S. Matsunaga, V. C. Gaudet, W. J. Gross, T. Hanyu

2013 International Conference on Analog VLSI Circuit　100-105　2013年10月
Open-Fault Resilient Multiple-Valued Codes for Reliable Asynchronous Global Communication Links 査読有り

Naoya Onizawa, Atsushi Matsumoto, Takahiro Hanyu

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E96D　(9)　1952-1961　2013年9月

DOI： 10.1587/transinf.E96.D.1952 　

ISSN：0916-8532

eISSN：1745-1361
制御情報共有化に基づく非同期細粒度パワーゲーティング技術とそのオンチップルータへの応用査読有り

松本敦, 河野宇朗, 鬼沢直哉, 羽生貴弘

電子情報通信学会論文誌　J96-C　(5)　73-84　2013年5月1日
出版者・発行元：一般社団法人電子情報通信学会
ISSN：1345-2827

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低消費電力化手法として有用なパワーゲーティング技術は,制御対象の細粒度化により電力削減量が向上する反面,制御回路のハードウェアオーバヘッドが問題であった.本論文では,既存の制御信号を徹底利用することによる,制御回路の増加を抑えた,細粒度パワーゲーティング可能な非同期回路の構成方法を提案する.非同期回路におけるハンドシェイク用制御信号は,簡単な基本論理ゲートによる信号変換で,パワーゲーティング用制御信号として利用できるため,パワーゲーティング専用ハードウェアのオーバヘッドを大幅に軽減することができる.本論文では,非同期ネットワークオンチップ用のオンチップルータに提案手法を適用し,90nmCMOSプロセス技術においてパワーゲーティングなしの構成と比較して,面積オーバヘッドを15%程度に抑制しつつ,静的電力を4分の1以下に低減できることを示す.また,本手法は,より微細なプロセスにおいて高い電力削減効果が出せることを明らかにする.
High-throughput CAM based on a synchronous overlapped search scheme 査読有り

Naoya Onizawa, Shoun Matsunaga, Vincent C. Gaudet, Warren J. Gross, Takahiro Hanyu

IEICE ELECTRONICS EXPRESS　10　(7)　20130148　2013年

DOI： 10.1587/elex.10.20130148 　

ISSN：1349-2543
REDUCED-COMPLEXITY BINARY-WEIGHT-CODED ASSOCIATIVE MEMORIES 査読有り

Hooman Jarollahi, Naoya Onizawa, Vincent Gripon, Warren J. Gross

2013 IEEE INTERNATIONAL CONFERENCE ON ACOUSTICS, SPEECH AND SIGNAL PROCESSING (ICASSP)　2523-2527　2013年

DOI： 10.1109/ICASSP.2013.6638110 　

ISSN：1520-6149
A Low-Energy Variation-Tolerant Asynchronous TCAM for Network Intrusion Detection Systems 査読有り

Naoya Onizawa, Warren J. Gross, Takahiro Hanyu

2013 IEEE 19TH INTERNATIONAL SYMPOSIUM ON ASYNCHRONOUS CIRCUITS AND SYSTEMS (ASYNC)　8-15　2013年

DOI： 10.1109/ASYNC.2013.16 　

ISSN：1522-8681
Lowering error floors in stochastic decoding of ldpc codes based on wire-delay dependent asynchronous updating 査読有り

Naoya Onizawa, Warren J. Gross, Takahiro Hanyu, Vincent C. Gaudet

Proceedings of The International Symposium on Multiple-Valued Logic　254-259　2013年

DOI： 10.1109/ISMVL.2013.35 　

ISSN：0195-623X
A Low-Power Content-Addressable Memory Based on Clustered-Sparse Networks 査読有り

Hooman Jarollahi, Vincent Gripon, Naoya Onizawa, Warren J. Gross

PROCEEDINGS OF THE 2013 IEEE 24TH INTERNATIONAL CONFERENCE ON APPLICATION-SPECIFIC SYSTEMS, ARCHITECTURES AND PROCESSORS (ASAP 13)　305-308　2013年

DOI： 10.1109/ASAP.2013.6567594 　

ISSN：2160-0511
Low-Power Area-Efficient Large-Scale IP Lookup Engine Based on Binary-Weighted Clustered Networks 査読有り

Naoya Onizawa, Warren J. Gross

2013 50TH ACM / EDAC / IEEE DESIGN AUTOMATION CONFERENCE (DAC)　1-8　2013年

DOI： 10.1145/2463209.2488801 　

ISSN：0738-100X
Selective Decoding in Associative Memories Based on Sparse-Clustered Networks 招待有り査読有り

Hooman Jarollahi, Naoya Onizawa, Warren J. Gross

2013 IEEE GLOBAL CONFERENCE ON SIGNAL AND INFORMATION PROCESSING (GLOBALSIP)　1270-1273　2013年

DOI： 10.1109/GlobalSIP.2013.6737140 　

ISSN：2376-4066
Long-Range Asynchronous On-Chip Link Based on Multiple-Valued Single-Track Signaling 査読有り

Naoya Onizawa, Atsushi Matsumoto, Takahiro Hanyu

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES　E95A　(6)　1018-1029　2012年6月

DOI： 10.1587/transfun.E95.A.1018 　

ISSN：1745-1337
Clockless stochasic decoding of low-density parity-check codes 査読有り

N. Onizawa, W. J. Gross, T. Hanyu, V. C. Gaudet

IEEE Workshop on Signal Processing Systems, SiPS: Design and Implementation　143-148　2012年

DOI： 10.1109/SiPS.2012.53 　

ISSN：1520-6130
Asynchronous Stochastic Decoding of Low-Density Parity-Check Codes 査読有り

Naoya Onizawa, Vincent C. Gaudet, Takahiro Hanyu, Warren J. Gross

2012 42ND IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL)　92-97　2012年

DOI： 10.1109/ISMVL.2012.35 　

ISSN：0195-623X
Systematic Coding Schemes for Low-Power Multiple-Valued Current-Mode Asynchronous Communication Links 査読有り

Atsushi Matsumoto, Naoya Onizawa, Takahiro Hanyu

2012 42ND IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL)　13-18　2012年

DOI： 10.1109/ISMVL.2012.51 　

ISSN：0195-623X
Architecture and Implementation of an Associative Memory Using Sparse Clustered Networks 査読有り

Hooman Jarollahi, Naoya Onizawa, Vincent Gripon, Warren J. Gross

2012 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS 2012)　2901-2904　2012年

DOI： 10.1109/ISCAS.2012.6271922 　

ISSN：0271-4302
High-Throughput Low-Energy Content-Addressable Memory Based on Self-Timed Overlapped Search Mechanism 査読有り

Naoya Onizawa, Shoun Matsunaga, Vincent C. Gaudet, Takahiro Hanyu

2012 18TH IEEE INTERNATIONAL SYMPOSIUM ON ASYNCHRONOUS CIRCUITS AND SYSTEMS (ASYNC)　41-48　2012年

DOI： 10.1109/ASYNC.2012.25 　

ISSN：1522-8681
CLOCKLESS STOCHASIC DECODING OF LOW-DENSITY PARITY-CHECK CODES 査読有り

N. Onizawa, W. J. Gross, T. Hanyu, V. C. Gaudet

2012 IEEE WORKSHOP ON SIGNAL PROCESSING SYSTEMS (SIPS)　143-148　2012年

DOI： 10.1109/SiPS.2012.53 　

ISSN：2162-3562
Multi-chip NoCs for automotive applications 査読有り

Tomohiro Yoneda, Masashi Imai, Naoya Onizawa, Atsushi Matsumoto, Takahiro Hanyu

Proceedings of IEEE Pacific Rim International Symposium on Dependable Computing, PRDC　105-110　2012年

DOI： 10.1109/PRDC.2012.20 　

ISSN：1541-0110
Low-Energy Asynchronous Interleaver for Clockless Fully Parallel LDPC Decoding 査読有り

Naoya Onizawa, Vincent C. Gaudet, Takahiro Hanyu

IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I-REGULAR PAPERS　58　(8)　1933-1943　2011年8月

DOI： 10.1109/TCSI.2011.2107271 　

ISSN：1549-8328
Accurate asynchronous network-on-chip simulation based on a delay-aware model 査読有り

Naoya Onizawa, Tomoyoshi Funazaki, Atsushi Matsumoto, Takahiro Hanyu

Lecture Notes in Electrical Engineering　105　17-30　2011年

DOI： 10.1007/978-94-007-1488-5_2 　

ISSN：1876-1100 1876-1119
Adjacent-state monitoring based fine-grained power-gating scheme for a low-power asynchronous pipelined system 査読有り

Takao Kawano, Naoya Onizawa, Atsushi Matsumoto, Takahiro Hanyu

Proceedings - IEEE International Symposium on Circuits and Systems　2067-2070　2011年

DOI： 10.1109/ISCAS.2011.5938004 　

ISSN：0271-4310
Interconnect-Fault-Resilient Delay-Insensitive Asynchronous Communication Link Based on Current-Flow Monitoring 査読有り

Naoya Onizawa, Atsushi Matsumoto, Takahiro Hanyu

2011 DESIGN, AUTOMATION & TEST IN EUROPE (DATE)　776-781　2011年

ISSN：1530-1591
Adjacent-State Monitoring Based Fine-Grained Power-Gating Scheme for a Low-Power Asynchronous Pipelined System 査読有り

Takao Kawano, Naoya Onizawa, Atsushi Matsumoto, Takahiro Hanyu

2011 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS)　2067-2070　2011年

DOI： 10.1109/ISCAS.2011.5938004 　

ISSN：0271-4302
Complementary Multiple-Valued Encoding Scheme for Interconnect-Fault-Resilient Bidirectional Asynchronous Links 査読有り

Atsushi Matsumoto, Naoya Onizawa, Takahiro Hanyu

2011 41ST IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL)　236-241　2011年

DOI： 10.1109/ISMVL.2011.30 　

ISSN：0195-623X
Highly Reliable Multiple-Valued One-Phase Signalling for an Asynchronous On-Chip Communication Link 査読有り

Naoya Onizawa, Takahiro Hanyu

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E93D　(8)　2089-2099　2010年8月

DOI： 10.1587/transinf.E93.D.2089 　

ISSN：1745-1361
Design of High-Throughput Fully Parallel LDPC Decoders Based on Wire Partitioning 査読有り

Naoya Onizawa, Takahiro Hanyu, Vincent C. Gaudet

IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS　18　(3)　482-489　2010年3月

DOI： 10.1109/TVLSI.2008.2011360 　

ISSN：1063-8210
High-Throughput Protocol Converter Based on an Independent Encoding/Decoding Scheme for Asynchronous Network-on-Chip 査読有り

Naoya Onizawa, Takahiro Hanyu

2010 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS　157-160　2010年

DOI： 10.1109/ISCAS.2010.5538027 　

ISSN：0271-4302
One-Color Two-Phase Asynchronous Communication Links Based on Multiple-Valued Simultaneous Control 査読有り

Atsushi Matsumoto, Naoya Onizawa, Takahiro Hanyu

40TH IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC ISMVL 2010　211-216　2010年

DOI： 10.1109/ISMVL.2010.47 　

ISSN：0195-623X
Accurate Asynchronous Network-on-Chip Simulation Based on a Delay-Aware Model 査読有り

Naoya Onizawa, Tomoyoshi Funazaki, Atsushi Matsumoto, Takahiro Hanyu

IEEE ANNUAL SYMPOSIUM ON VLSI (ISVLSI 2010)　357-362　2010年

DOI： 10.1109/ISVLSI.2010.45 　

ISSN：2159-3469

eISSN：2159-3477
High-Throughput Bit-Serial LDPC Decoder LSI Based on Multiple-Valued Asynchronous Interleaving 査読有り

Naoya Onizawa, Takahiro Hanyu, Vincent C. Gaudet

IEICE TRANSACTIONS ON ELECTRONICS　E92C　(6)　867-874　2009年6月

DOI： 10.1587/transele.E92.C.867 　

ISSN：1745-1353
双方向シングルトラック非同期転送方式に基づく高速・低電力LDPCデコーダLSIの構成招待有り

鬼沢直哉, 羽生貴弘, Vincent Gaudet

LSIとシステムのワークショップ2009講演論文集　354-356　2009年5月
High-Performance Asynchronous Intra-Chip Communication Link Based on a Multiple-Valued Current-Mode Single-Track Scheme 査読有り

Yo Ohtake, Naoya Onizawa, Takahiro Hanyu

ISCAS: 2009 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOLS 1-5　1000-1003　2009年

DOI： 10.1109/ISCAS.2009.5117927 　
Robust Multiple-Valued Current-Mode Circuit Components Based on Adaptive Reference-Voltage Control 査読有り

Naoya Onizawa, Takahiro Hanyu

ISMVL: 2009 39TH IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC　36-41　2009年

DOI： 10.1109/ISMVL.2009.44 　
Asynchronous Data-Transfer Interface for an Interleaver in Fully-Parallel Low-Density Parity-Check Decoders 招待有り

Naoya Onizawa, Takahiro Hanyu

Proceedings of the 1st Student Organizing International Mini-Conference on Information Electronics Systems　1　(S2K-4)　131-132　2008年10月
Asynchronous Multiple-Valued Data Transfer and Its Application 招待有り

Tomoyoshi Funazaki, Naoya Onizawa, Atsushi Matsumoto, Takahiro Hanyu

Proceedings of 2008 China-Korea-Japan Graduates Workshop on Electronic Information　186　2008年10月
電流モードsingle-track方式に基づく非同期データ転送の高速化招待有り

大竹遥, 鬼沢直哉, 松本敦, 羽生貴弘

平成20年度電気関係学会東北支部連合大会講演論文集　(2J18)　370　2008年8月
Power-aware asynchronous peer-to-peer duplex communication system based on multiple-valued one-phase signaling 査読有り

Kazuyasu Mizusawa, Naoya Onizawa, Takahiro Hanyu

IEICE TRANSACTIONS ON ELECTRONICS　E91C　(4)　581-588　2008年4月

DOI： 10.1093/ietele/e91-c.4.581 　

ISSN：1745-1353
High-speed timing verification scheme using delay tables for a large-scaled multiple-valued current-mode circuit 査読有り

Tasuku Nagai, Naoya Onizawa, Takahiro Hanyu

Proceedings of The International Symposium on Multiple-Valued Logic　70-75　2008年

DOI： 10.1109/ISMVL.2008.12 　

ISSN：0195-623X
多値非同期データ転送方式に基づく高性能LDPCデコーダLSIの実現招待有り

鬼沢直哉, 羽生貴弘, Vincent Gaudet

第11回システムLSIワークショップ講演資料集およびポスター資料集　272-274　2007年11月
Implementation of an Asynchronous LDPC Decoder Chip Using Multiple-Valued Duplex Interleaving 査読有り

N. Onizawa, T. Hanyu, V.C. Gaudet

2007 Analog Decoding Workshop　2007年5月
3.2-Gb/s 1024-b rate-1/2 LDPC decoder chip using a flooding-type update-schedule algorithm 査読有り

Naoya Onizawa, Tomokazu Ikeda, Takahiro Hanyu, Vincent C. Gaudet

2007 50TH MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOLS 1-3　182-+　2007年

DOI： 10.1109/MWSCAS.2007.4488574 　

ISSN：1548-3746
Automatic Place and Route Scheme in Multiple-Valued Current-Mode Circuit Design

Tasuku Nagai, Tomohiro Takahashi, Naoya Onizawa, Takahiro Hanyu

Proc. 3rd Workshop of Yeungnum Univ. and Tohoku Univ.　57-58　2006年11月

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通研インポート200703
Design and evaluation of a NULL-convention circuit based on dual-rail current-mode differential logic 査読有り

Naoya Onizawa, Takahiro Hanyu

IEICE TRANSACTIONS ON ELECTRONICS　E89C　(11)　1575-1580　2006年11月

DOI： 10.1093/ietele/e89-c.11.1575 　

ISSN：1745-1353
隣接データの類似性に着目した高速LDPC復号化とその評価

池田智和, 鬼沢直哉, 羽生貴弘

平成18年度電気関係学会東北支部連合大会講演論文集　70　2006年8月

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通研インポート200703
Multiple-valued duplex asynchronous data transfer scheme for interleaving in LDPC decoders 査読有り

N Onizawa, A Mochizuki, T Hanyu, VC Gaudet

35TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　138-143　2005年

ISSN：0195-623X
Differential operation oriented multiple-valued encoding and circuit realization for asynchronous data transfer 査読有り

T Takahashi, N Onizawa, T Hanyu

IEICE TRANSACTIONS ON ELECTRONICS　E87C　(11)　1928-1934　2004年11月

ISSN：1745-1353

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MISC 28

CMOSインバーティブルロジック［Ⅲ・完］――ハードウェア実現と応用例―― 招待有り

鬼沢直哉

電子情報通信学会学会誌　106　(1)　58-65　2023年1月
CMOSインバーティブルロジック［Ⅱ］――設計手法とツール―― 招待有り

鬼沢直哉

電子情報通信学会学会誌　105　(12)　1458-1465　2022年12月
CMOSインバーティブルロジック［I］――確率的双方向計算手法の基礎―― 招待有り

鬼沢直哉

電子情報通信学会学会誌　105　(10)　1241-1247　2022年10月
ストカスティック演算に基づく省エネルギー脳型LSI設計技術招待有り

鬼沢直哉, 松宮一道, 羽生貴弘

IEICE Fundamental Review　11　(1)　28-39　2017年7月
出版者・発行元：電子情報通信学会
DOI： 10.1587/essfr.11.1_28 　
ストカスティック演算に基づく省エネルギー脳型LSI実現の展望

鬼沢直哉, 松宮一道, 羽生貴弘

回路とシステムワークショップ論文集 Workshop on Circuits and Systems　30　202-207　2017年5月11日
出版者・発行元： [電子情報通信学会]
ストカスティック演算に基づくFIRフィルタの振幅特性測定

鎌田裕成, 越田俊介, 鬼沢直哉, 阿部正英, 羽生貴弘, 川又政征

回路とシステムワークショップ論文集 Workshop on Circuits and Systems　30　38-40　2017年5月11日
出版者・発行元： [電子情報通信学会]
ストカスティック演算に基づくディジタルフィルタにおける周波数振幅特性の測定法に関する一検討 (制御研究会制御と信号処理の境界・融合領域,および制御・信号処理一般)

鎌田裕成, 越田俊介, 鬼沢直哉, 阿部正英, 羽生貴弘, 川又政征

電気学会研究会資料. CT　2017　(19)　1-6　2017年3月13日
出版者・発行元：電気学会
視覚的注意計算モデルのハードウェア実装に向けた基礎的考察

西野海斗, 鬼沢直哉, 松宮一道, 塩入論, 羽生貴弘

電気関係学会東北支部連合大会講演論文集(CD-ROM)　2017　2017年
ストカスティック演算に基づくガンマトーンフィルタのハードウェア実現 (信号処理)

鬼沢直哉, 越田俊介, 坂本修一, 阿部正英, 川又政征, 羽生貴弘

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　116　(95)　29-34　2016年6月16日
出版者・発行元：電子情報通信学会
ISSN： 0913-5685
ストカスティック論理に基づくガボールフィルタの構成とその高並列特徴抽出ハードウェアへの展開に関する研究 (ニューロコンピューティング)

片桐大作, 鬼沢直哉, 松宮一道

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　115　(318)　35-40　2015年11月20日
出版者・発行元：電子情報通信学会
ISSN： 0913-5685
C-12-27 確率変動緩和機構に基づくMTJベース真性乱数生成器の構成(基盤技術,C-12.集積回路,一般セッション)

大澤悟史, 小西貴之, 鬼沢直哉, 羽生貴弘

電子情報通信学会総合大会講演論文集　2015　(2)　88-88　2015年2月24日
出版者・発行元：一般社団法人電子情報通信学会
不揮発ロジックインメモリアーキテクチャとその低電力VLSIシステムへの応用

羽生貴弘, 羽生貴弘, 羽生貴弘, 鈴木大輔, 鈴木大輔, 望月明, 望月明, 夏井雅典, 夏井雅典, 夏井雅典, 鬼沢直哉, 鬼沢直哉, 鬼沢直哉, 杉林直彦, 池田正二, 池田正二, 池田正二, 遠藤哲郎, 遠藤哲郎, 遠藤哲郎, 大野英男, 大野英男, 大野英男

電子情報通信学会技術研究報告　115　(6(ICD2015 1-15))　2015年

ISSN： 0913-5685
ストカスティック演算に基づく高信頼論理集積回路の構成に関する一検討 (ディペンダブルコンピューティング)

片桐大作, 鬼沢直哉, 羽生貴弘

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　114　(22)　27-31　2014年4月25日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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本橋では、確率情報を用いるストカスティック演算に基づく高信頼論理集積回路の実現手法について述べる.ストカスティック演算はベルヌーイ列と呼ばれるビット列により表現された確率情報を用いて演算を行う.確率はビット列中の"1"の出現頻度で表現されるため,演算中にエラーが発生してビット反転が起こったとしてもビット列中の"1"の出現頻度にほとんど影馨しないため,ロバストな演算回路が実現可能である.画像処理の一種であるエッジ検出回路をVerilog-HDLにより実装し,従来の2値演算に基づくエッジ検出回路との比較評価を行う.
Sparse clustered networksに基づく低電力IP lookup処理用LSI実現に関する研究 (回路とシステム)

鬼沢直哉, Gross Warren, 羽生貴弘

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　113　(463)　193-198　2014年3月6日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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本稿では,Sparse clustered networks (SCN)と呼ばれる連想メモリを活用したIP lookup用検索アルゴリズムとそのハードウェア実装について述べる.提案SCNではIPアドレスとその出力ポート情報自身を記憶するのではなく,その関連情報(リンク)のみを記憶させることで,アドレス情報をそのまま記憶するTernary Content-Addressable Memory (TCAM)実現と比較して、大幅にメモリ量を削減可能になる.さらに,リンク情報をSRAMから読み出すことで検索が実現可能なことから,総当り検索を行うTCAMと比較して大幅な消費電力削減が可能になる.TSMC 65nm CMOSによりハードウェア実装を行い,その低消費電力性をSPICEシミュレーションにより確認を行う.
制御回路共有化に基づく非同期細粒度パワーゲーティング手法とその応用 (VLSI設計技術)

河野宇朗, 鬼沢直哉, 松本敦, 羽生貴弘

電子情報通信学会技術研究報告 : 信学技報　111　(324)　215-220　2011年11月28日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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本稿では,近年増加しているリーク電流による消費電力(リーク電力)を削減する手法として用いられるパワーゲーティングにおいて,細粒度のパワーゲーティング制御を行うことでより細かく待機時の回路のリーク電力を削減する手法を提案する.細粒度パワーゲーティングにおいては,制御が複雑になるため,制御回路の電力オーバーヘッドが問題となる.提案手法では,ローカルな制御信号を用いた非同期パイプライン回路における非同期制御回路とパワーゲーティング制御回路を共有化することにより,追加の回路を抑えたパワーゲーティングを実現する.また,パイプライン構造を有するオンチップルータに提案の細粒度パワーゲーティング手法を応用し,リーク電力の削減効果を示す.
制御回路共有化に基づく非同期細粒度パワーゲーティング手法とその応用 (ディペンダブルコンピューティング)

河野宇朗, 鬼沢直哉, 松本敦, 羽生貴弘

電子情報通信学会技術研究報告 : 信学技報　111　(325)　215-220　2011年11月28日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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本稿では,近年増加しているリーク電流による消費電力(リーク電力)を削減する手法として用いられるパワーゲーティングにおいて,細粒度のパワーゲーティング制御を行うことでより細かく待機時の回路のリーク電力を削減する手法を提案する.細粒度パワーゲーティングにおいては,制御が複雑になるため,制御回路の電力オーバーヘッドが問題となる.提案手法では,ローカルな制御信号を用いた非同期パイプライン回路における非同期制御回路とパワーゲーティング制御回路を共有化することにより,追加の回路を抑えたパワーゲーティングを実現する.また,パイプライン構造を有するオンチップルータに提案の細粒度パワーゲーティング手法を応用し,リーク電力の削減効果を示す.
故障検出機能を有する2色符号とその非同期双方向リンクへの応用 (ディペンダブルコンピューティング)

松本敦, 鬼沢直哉, 羽生貴弘

電子情報通信学会技術研究報告 : 信学技報　111　(325)　37-42　2011年11月28日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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本稿では,配線故障の検出が可能な多値2線2色符号の構成について提案し,それを用いた非同期双方向リンクの構成について示す.多値符号を用いた転送では,双方から送られる電流信号の合計値を用いて符号を検出している.そのため,相補性を導入したデータ表現を用いることにより,配線故障の際にデータ転送を停止させ,結果として配線故障を検出することが可能になる.提案する2線2色符号の故障時における停止性に関して証明する.また,提案する符号構成を用いた簡単な例として,提案符号を用いた非同期双方向リンクの実現について示す.
制御回路共有化に基づく非同期細粒度パワーゲーティング手法とその応用

河野宇朗, 鬼沢直哉, 松本敦, 羽生貴弘

研究報告システムLSI設計技術（SLDM）　2011　(38)　1-6　2011年11月21日

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本稿では，近年増加しているリーク電流による消費電力 (リーク電力) を削減する手法として用いられるパワーゲーティングにおいて，細粒度のパワーゲーティング制御を行うことでより細かく待機時の回路のリーク電力を削減する手法を提案する．細粒度パワーゲーティングにおいては，制御が複雑になるため，制御回路の電力オーバーヘッドが問題となる．提案手法では，ローカルな制御信号を用いた非同期パイプライン回路における非同期制御回路とパワーゲーティング制御回路を共有化することにより，追加の回路を抑えたパワーゲーティングを実現する．また，パイプライン構造を有するオンチップルータに提案の細粒度パワーゲーティング手法を応用し，リーク電力の削減効果を示す．In this paper, a new fine-grained power-gating technique is proposed. Fine-grained power-gating technique has the potential to much leakage power dissipation of idle circuit blocks. A fine-grained power-gating controller tends to be large because of complexity of power-gating control. Since asynchronous signals generated by asynchronous controllers are local control signals, these signals indicate conditions of circuit blocks. Therefore, a fine-grained power-gating technique with a small power-gating controller is realized by sharing the asynchronous controller in asynchronous pipelined system. The proposed power-gating technique is applied to a Network-on-Chip (NoC) router. As a result, leakage power reduction of the NoC router is realized.
C-12-10 非同期式チップ間リンク速度の定量的評価手法(センサ・有線通信,C-12.集積回路,一般セッション)

鬼沢直哉, 羽生貴弘

電子情報通信学会ソサイエティ大会講演論文集　2010　(2)　71-71　2010年8月31日
出版者・発行元：一般社団法人電子情報通信学会
C-007 多値1色符号に基づく非同期通信方式とそのネットワークオンチップへの応用(C分野:ハードウェア・アーキテクチャ,一般論文)

松本敦, 鬼沢直哉, 羽生貴弘

情報科学技術フォーラム講演論文集　9　(1)　385-386　2010年8月20日
出版者・発行元： FIT(電子情報通信学会・情報処理学会)運営委員会
リンク故障リカバリ機能を有する多値非同期転送方式

松本敦, 鬼沢直哉, 羽生貴弘

電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング : IEICE technical report　110　(168)　7-11　2010年7月28日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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本稿では,通信リンク上の配線故障に対する耐性を有する非同期データ転送方式を提案する.本方式では,1本の配線が故障した際,残りの正常な配線を用い,かつ多値符号によるデータ表現を活用することで,故障発生前と同一の情報量でデータを転送する.すなわち,配線故障前後におけるチャネル単位あたりのデータ転送能力を維持することができる.また,3線データ転送例を通じた本方式の詳細な動作メカニズムと,電流モード多値回路によるハードウェア実現法を述べ,提案手法の有用性を明らかにする.
リアクティブ遅延モデルに基づく高精度非同期ネットワークオンチップシミュレーション手法

船崎智義, 鬼沢直哉, 松本敦, 羽生貴弘

電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング : IEICE technical report　110　(3)　9-14　2010年4月6日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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同期式Network-on-Chip(NoC)の高精度シミュレーション手法としては,サイクルベースでの評価が一般的に用いられている.しかしながら,非同期式通信を用いたNoCでは,その動作がクロック制御によらないため,サイクルベースシミュレーションを用いて正しく評価をすることが難しい.そこで,本稿では,非同期式回路をリアクティブ遅延モジュールを用いてモデル化する.提案する遅延モジュールでは,遅延モジュールの入力信号によって,与えられる遅延時間が変化するため,非同期式回路のハンドシェイク動作と各素子ごとの異なる遅延時間を反映することが可能である.結果として,高精度な非同期NoCの性能評価を,サイクルベースシミュレーションと同程度の時間で実現できることを示す.
A-1-44 Stochastic演算に基づく完全並列型LDPCデコーダの構成(A-1.回路とシステム,一般セッション)

鬼沢直哉, 羽生貴弘

電子情報通信学会総合大会講演論文集　2010　44-44　2010年3月2日
出版者・発行元：一般社団法人電子情報通信学会
C-036 非同期式ネットワークオンチップの回路レベル検証技術の構築(ハードウェア・アーキテクチャ,一般論文)

松本敦, 船崎智義, 鬼沢直哉, 羽生貴弘

情報科学技術フォーラム講演論文集　8　(1)　519-520　2009年8月20日
出版者・発行元： FIT(電子情報通信学会・情報処理学会)運営委員会
高信頼オンチップ非同期データ転送技術に関する一検討

鬼沢直哉, 松本敦, 羽生貴弘, 米田友洋

電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング : IEICE technical report　109　(169)　1-6　2009年7月29日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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本稿ではチップ内におけるプロセスや温度・電源電圧などの環境のばらつき下で正しく動作する,多値電流モード(MVCM)回路に基づくオンチップ非同期データ転送方式の提案を行う.プロセスのばらつき対策として非同期式制御に用いるデータと制御情報を含んだ2つの符号語の距離を最小にすることで,符号語の最大論理値の削減を図るだけでなく,非同期信号の検出に用いる論理値に,それ以外の論理値と比較して多くの電流量を割り当てることで,単位論理値当たりの動作マージンを拡大させる.また,環境のばらつき対策として,温度や電源電圧などの環境の変動によって特性が変化するMVCM回路と共に,MVCM回路とは逆に変化する特性を持つ補正回路を構成することで,環境の変動下においてもMVCM回路の特性をほぼ一定にできることを示す.
C-12-8 多値電流モード非同期データ転送方式に基づくLDPCデコーダLSIの実現(C-12.集積回路B(ディジタル),一般講演)

鬼沢直哉, 羽生貴弘

電子情報通信学会総合大会講演論文集　2007　(2)　87-87　2007年3月7日
出版者・発行元：一般社団法人電子情報通信学会
Design and Evaluation of a NULL-Convention Circuit Based on Dual-Rail Current-Mode Differential Logic

ONIZAWA Naoya, HANYU Takahiro

IEICE transactions on electronics　89　(11)　1575-1580　2006年11月1日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0916-8524

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A NULL-convention circuit based on dual-rail current-mode differential logic is proposed for a high-performance asynchronous VLSI. Since input/output signals are mapped to dual-rail current signals, the NULL-convention circuit can be directly implemented based on the dual-rail differential logic, which results in the reduction of the device counts. As a typical example, a NULL-convention logic based full adder using the proposed circuit is implemented by a 0.18μm CMOS technology. Its delay, power dissipation and area are reduced to 61 percent, 60 percent and 62 percent, respectively, in comparison with those of a corresponding CMOS implementation.
Differential Operation Oriented Multiple-Valued Encoding and Circuit Realization for Asynchronous Data Transfer

TAKAHASHI Tomohiro, ONIZAWA Naoya, HANYU Takahiro

IEICE transactions on electronics　87　(11)　1928-1934　2004年11月1日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0916-8524

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This paper presents an asynchronous data transfer scheme using 2-color 2-phase dual-rail encoding based on a differential operation and its circuit realization. The proposed encoding enables seamless asynchronous data transfer without inserting a spacer, because each logic value is represented by two kinds of codewords with dual-rail, called "color" data. Since the difference x-x' between components of a codeword (x, x') becomes constant in every valid state, the data-arrival state can be detected by calculating the difference x-x'. From the viewpoint of circuit implementation, during the state transition, since the dual-rail x and x' are defined so as to transit differentially, the compatibility with a comparator using a differential amplifier becomes high, which results in reduction of the cycle time. It is evaluated using HSPICE simulation with a 0.18μm CMOS technology that communication speed using the proposed dual-rail encoding becomes 1.4 times faster than that using conventional dual-rail encoding.

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書籍等出版物 4

Design and Applications of Emerging Computer Systems

Duckgyu Shin, Naoya Onizawa, Warren J. Gross, Takahiro Hanyu

Springer　2024年1月

ISBN: 9783031424779
Stochastic Computing: Techniques and Applications,

N. Onizawa, W. J. Gross, T. Hanyu

Springer　2019年2月

ISBN: 9783030037291
百花繚覧 vol. 1

鬼沢直哉

東北大学出版　2019年1月

ISBN: 9784861633133
VLSI 2010 Annual Symposium

N. Onizawa, T. Funazaki, A. Matsumoto, T. Hanyu

Springer　2012年

ISBN: 9789400714885

講演・口頭発表等 34

Few-Shot Learning に基づくエッジAIハードウェアの設計環境の構築に関する基礎的研究

神田凌輔, 鬼沢直哉, 羽生貴弘

2024年度電気関係学会東北支部連合大会　2024年8月
Brainware Information Processing Based on Stochastic Computing 招待有り

Naoya Onizawa

Conference, IMT Atlantique　2022年11月
Fast-Conversing Simulated Annealing of Ising Models Based on Integral Stochastic Computing 招待有り

Naoya Onizawa

Edge Intelligence Workshop 2022　2022年9月20日
最適化問題が実現する幸せな未来社会：量子と古典コンピューターの共創「古典コンピューターによる最適化問題」招待有り

鬼沢直哉

第14回実践データ駆動科学オンラインセミナー　2022年9月2日
大規模 SC-SA 法の高速求解向け FPGA 実装と評価

口分田大芽, シントッキュ, 鬼沢直哉, 羽生貴弘

2022 年度電気関係学会東北支部連合大会　2022年9月
Stochastic演算に基づくQMCによるアニーリング処理の高速化

佐々木遼真, 鬼沢直哉, 羽生貴弘

2022年度電気関係学会東北支部連合講演論文集　2022年8月
Integral Stochastic演算に基づくSimulated Annealing法の高速化

勝木康太, シントッキュ, 鬼沢直哉, 羽生貴弘

2021年度電気関係学会東北支部連合大会講演論文集　2021年8月26日
In-Hardware Training Chip Based on CMOS Invertible Logic

N. Onizawa

The 7th International Symposium on Brainware LSI　2021年3月31日
CMOSインバーティブルロジックとその学習ハードウェアへの応用展開招待有り

鬼沢直哉

第42回IBISML研究会　2021年3月2日
大規模CMOSインバーティブルロジック回路実現向け設計自動化ツールの構築

加藤諒, 鬼沢直哉, 羽生貴弘

信学会第2種研究会「多値論理とその応用」　2021年1月9日
大規模インバーティブルロジック回路実現へ向けた設計自動化手法

加藤諒, 鬼沢直哉, 羽生貴弘

2020年度電気関係学会東北支部連合大会　2020年8月27日
Stochastic Computing for Brainware LSI 招待有り

N. Onizawa

2019 International Workshop on Emerging Technologies for Brainwrae LSI and Its Applications　2019年12月13日
CMOSインバーティブルロジックを用いた確率的学習アルゴリズム

シントッキュ, 鬼沢直哉, 羽生貴弘

第34回信号処理シンポジウム　2019年11月
MTJベース高性能真性乱数生成器の構成

玉越晃, 鬼沢直哉, 羽生貴弘

多値論理研究ノート　2019年9月
CMOSインバーティブルロジックに基づく高速学習ハードウェアの実装

シントッキュ, 鬼沢直哉, 羽生貴弘

2019年度電気関係学会東北支部連合大会　2019年8月
Approximate Computing応用高性能マルチコンテキスト(MC-)TCAMの構成

荒川玲, 鬼沢直哉, 羽生貴弘

2019年度電気関係学会東北支部連合大会　2019年8月
Stochastic Computing for Brainwrae LSI 国際会議招待有り

N. Onizawa, W. J. Gross, T. Hanyu

26th IEEE International Symposium on Asynchronous Circuits and Systems, Special Session　2019年5月12日
Stochastic Computing for Brainware LSI 国際会議招待有り

N. Onizawa, S. Koshita, S. Sakamoto, M. Kawamata, T. Hanyu, W. J. Gross, T. Hanyu

The 2019 RIKEN International Workshop on Neuromorphic Computing　2019年3月11日
Efficient CMOS Invertible Logic Using Stochastic Computing 国際会議

N. Onizawa, S. C. Smithson, B. H. Meyer, W. J. Gross, T. Hanyu

The 6th International Symposium on Brainware LSI　2019年3月2日
確率的演算に基づく省エネルギー脳型LSI実現の展望招待有り

鬼沢直哉

2018年電子情報通信学会ソサイエティ大会　2018年9月14日
ストカスティック演算に基づくインバーティブルロジック回路の構成

西野海斗, 鬼沢直哉, 羽生貴弘

2018年電子情報通信学会ソサイエティ大会　2018年9月12日
Energy-Efficient Configurable Search Hardware Based on Sparse Neural Networks 国際会議招待有り

鬼沢直哉

ECE seminar at McGill University　2018年5月11日
Energy-Efficient Brainware LSI Based on Stochastic Computation 国際会議招待有り

鬼沢直哉

2018 Emerging Technologies CMOS (ETCMOS)　2018年5月9日
複数個の電圧電流変換特性を用いた低電力MTJベース真性乱数生成器の設計

向田渉吾, 鬼沢直哉, 羽生貴弘

信学会第2種研究会「多値論理とその応用」　2018年1月7日
Contextual Cueing Model に基づく実時間画像認識プリプロセッサの検討

西野海斗, 鬼沢直哉, 袁正雄, 松宮一道, 塩入諭, 羽生貴弘

信学会第2種研究会「多値論理とその応用」　2018年1月7日
Energy-Efficient Brainware LSI Based on Stochastic Computation 国際会議招待有り

鬼沢直哉

5th IEEE Global Conference on Signal and Information Processing (GlobalSIP)　2017年11月14日
ディジタル信号処理におけるストカスティック演算の課題招待有り

越田俊介, 鬼沢直哉, 阿部正英, 羽生貴弘, 川又政征

2017年電子情報通信学会ソサイエティ大会　2017年9月12日
ストカスティック演算に基づく省面積・省エネルギー脳型LSI実現招待有り

鬼沢直哉, 松宮一道, 羽生貴弘

2017年電子情報通信学会ソサイエティ大会　2017年9月12日
視覚的注意計算モデルのハードウェア実装に向けた基礎的考察

西野海斗, 鬼沢直哉, 松宮一道, 塩入諭, 羽生貴弘

平成29年度電気関係学会東北支部連合大会講演論文集　2017年8月
MTJ素子を用いた待機電力フリーの不揮発性非同期SRラッチの設計・評価

向田渉吾, 鬼沢直哉, 羽生貴弘

平成29年度電気関係学会東北支部連合大会講演論文集　2017年8月
ストカスティック演算に基づく省エネルギー脳型LSI実現の展望招待有り

鬼沢直哉

第30回回路とシステムのワークショップ　2017年5月11日
ストカスティック演算による脳型LSI実現の展望招待有り

鬼沢直哉

IEEE広島支部共催講演会　2016年11月7日
CMOS/MTJ Hybrid Nonvolatile Processors Based on Sudden Power-Outage Resilient In-Processor Checkpointing for Energy-Harvesting Applications 国際会議招待有り

鬼沢直哉

ECE seminar at McGill University　2016年6月23日
Stochastic Implementation of Gammatone Filters for Auditory Processing, 国際会議招待有り

鬼沢直哉

1st Workshop on Stochastic Computing and Related Topics　2016年6月20日

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産業財産権 7

半導体装置

羽生貴弘, 望月明, 鬼沢直哉, 玉越晃, 大野英男

産業財産権の種類: 特許権
記憶装置

羽生貴弘, 鬼沢直哉, 大野英男

産業財産権の種類: 特許権
半導体記憶装置及びその駆動方法

羽生貴弘, 松永翔雲, 鬼沢直哉, ガウデット,ヴィンセント

産業財産権の種類: 特許権
半導体記憶装置

羽生貴弘, 松永翔雲, 鬼沢直哉, ガウデット,ヴィンセント

特許第5998381号

産業財産権の種類: 特許権
非同期データ転送装置

羽生貴弘, 鬼沢直哉, 松本敦

産業財産権の種類: 特許権
非同期プロトコル変換装置

羽生貴弘, 鬼沢直哉

産業財産権の種類: 特許権
非同期プロトコル変換装置

羽生貴弘, 鬼沢直哉

特許第5935105号

産業財産権の種類: 特許権

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共同研究・競争的資金等の研究課題 9

自己修復型 Few-shot Learning アルゴリズムの FPGA 実装によるエッジ AI 高度化

鬼沢直哉

2025年4月～ 2027年3月
確率ビットに基づく次世代省エネルギーコンピュータの実現に向けた回路アーキテクチャの研究

鬼沢直哉

2025年6月～ 2026年3月
確率ビットに基づく次世代省エネルギーコンピュータの実現に向けた精度評価ベンチマークの開発

鬼沢直哉

2024年6月～ 2025年3月
確率的デバイスモデルに基づく量子モンテカルロ計算ハードウェアプラットフォーム構築

鬼沢直哉, 羽生貴弘

提供機関：Japan Society for the Promotion of Science

制度名：Grants-in-Aid for Scientific Research Grant-in-Aid for Scientific Research (B)

研究種目：Grant-in-Aid for Scientific Research (B)

研究機関：Tohoku University

2021年4月～ 2025年3月

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初年度は，代表者がこれまでに考案したストカスティック演算に基づく確率的デバイスモデル近似手法の拡張を行った. 具体的には，従来の手法はSA(シミュレーテッドアニーリング)計算アルゴリズム用に提案された手法であるため，本研究で対象とするQMC(量子モンテカルロ)計算用にアルゴリズムの拡張を行った．さらに，最終的な目標であるFPGA(field programmable gate array)によるハードウェア実現に向けて，提案QMC計算アルゴリズムをMATLABシミュレーションによって評価を行った．提案アルゴリズムの有効性を明らかにするため，小規模な組合せ最適化問題(グラフ同型性判定問題や巡回セールスマン問題やグラフの分割問題など)を対象として，従来SA計算アルゴリズムによるアニーリング処理と比較評価を行った. 小規模な組合せ最適化問題を対象として，ストカスティック演算に基づく提案手法を評価した．シミュレーション評価の結果，従来の決定論的手法に基づくSA法と比較して約３桁以上高速に最適解を得られることがわかった．この研究成果は2021年度東北支部連合大会において発表を行った．
エッジ型学習用ハードウェア実現に向けたインバーティブルロジックの創成競争的資金

鬼沢直哉

提供機関：JST

制度名：Basic Research Programs (Precursory Research for Embryonic Science and Technology :PRESTO)

研究種目：PRESTO

研究機関：Tohoku University

2018年10月～ 2022年3月
脳型コンピューティング向けダーク・シリコンロジックLSIの基盤技術開発

羽生貴弘, 夏井雅典, 米田友洋, 今井雅, 池田正二, 鬼沢直哉, 村口正和

提供機関：Japan Society for the Promotion of Science

制度名：Grants-in-Aid for Scientific Research Grant-in-Aid for Scientific Research (S)

研究種目：Grant-in-Aid for Scientific Research (S)

研究機関：Tohoku University

2016年5月～ 2021年3月

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一昨年度試作完了予定であったCMOS/MTJロジックLSIだが，地震などの自然災害を含めた様々なトラブルにより，昨年度末に11ヶ月遅れでチップ試作が終了した.そのため，チップ測定結果から得られた知見を元に，本来の計画であれば本年度実施予定であったCMOS等価回路のLSIチップの試作予定を変更し，シミュレーションによる提案回路の応用展開を加速させた．具体的には，共同研究者であるフランスCNRSのJ.-P. Diguet主任研究員のグループと共同で，脳型情報処理の一種である深層学習の推論処理の低消費電力を試みた．一般的に画像認識アプリケーションにおいては，深層学習ハードウェアの量子化がわずかな認識精度の低下で大幅な省電力化が実現されるに対して，音声認識等の他のアプリケーションにおいては，量子化により大幅な認識精度低下してしまう問題を見出した．そこで，提案のCMOS/MTJ回路に基づくMulti-Context Ternary Content-Addressable Memory(MC-TCAM)を考案し，高い認識精度を保ちつつ大幅な省電力化が可能なSelective Computing Architectureを提案した．この研究成果は，学術論文誌Journal of Applied Physics誌に採録されただけでなく，IEEE CAS Society Region 8のフラグシップカンファレンスである26th ICECSにおいてBest Young Professionals Paper Awardを受賞するに至った．
超並列ストカスティック演算に基づく大規模な人間的視覚処理ハードウェア実現への挑戦

鬼沢直哉

提供機関：Japan Society for the Promotion of Science

制度名：Grants-in-Aid for Scientific Research Grant-in-Aid for Challenging Exploratory Research

研究種目：Grant-in-Aid for Challenging Exploratory Research

研究機関：Tohoku University

2016年4月～ 2019年3月

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近年，脳機能を模倣した脳型情報処理は，特定のタスクにおいて人間の能力を凌駕するなど，飛躍的に発展している．一方で，人間のようにタスクや環境に応じて処理の内容を変更することは困難であり，予め学習させた特定のタスクしか処理できない問題が存在する．本研究では汎用的な視覚処理システムの実現を目指して，脳機能と同様に非常に多様な特徴抽出処理を可能にするハードウェアフィルタを実現した．特に，その実現方法として脳の神経細胞の振る舞いに近い確率的演算であるストカスティック演算を活用することで，従来ハードウェアと比較して，同等スループットを保ちつつ最大97%の電力削減に成功した．
確率的演算に基づく超低消費電力ＩＰパケット処理ＬＳＩ実現に関する研究

鬼沢直哉

提供機関：Japan Society for the Promotion of Science

制度名：Grants-in-Aid for Scientific Research Grant-in-Aid for Young Scientists (A)

研究種目：Grant-in-Aid for Young Scientists (A)

研究機関：Tohoku University

2014年4月～ 2018年3月

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近年，ネットワークトラフィック量が急速に増加することが予測され，その中でネットワーク機器間の中継器となるIPルータは，高速に膨大なパケットを処理しつつ超低消費電力での動作が望まれている．本研究課題では，確率的な部分検索アルゴリズムを活用することで，IPパケット処理に必要なデータ検索処理の低消費電力を図った．従来の総当り検索では膨大な消費電力が必要であったのに対して，提案方式では部分検索のみで総当り検索と同等の処理が実現できるアルゴリズムを考案し，１桁程度の低電力化が達成された．以上の研究成果を，国際ジャーナルとして著名なIEEE論文誌を含む，学術雑誌論文１７件、学会発表３８件にとりまとめた．
脳型コンピューティング向けダーク・シリコンロジックLSIの基盤技術開発

羽生貴弘, 米田友洋, 今井雅, 鬼沢直哉

2016年4月1日～ 2017年3月31日

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脳型コンピューティング向けダーク・シリコンロジックLSIの基盤技術を開発するために，初年度であるH28年度は，ダーク・シリコン非同期基本論理ゲート構成とその小規模演算回路の設計，並びにCMOS等価回路による原理動作検証を計画していた．提案のダーク・シリコン非同期基本ゲートを検討し，いくつかの回路で動作シミュレーションを行った．シミュレーション環境としては，不揮発性素子であるMagnetic Tunnel Junction (MTJ)素子とCMOS回路を用いて，SPICEによるトランジスタレベルシミュレーションを行った．シミュレーションにより，基本的なパワーげティング動作までを確認した．また研究資料収集として，多値論理及びそのハードウェア実現に関する国際会議であるInternational Symposium on Multiple-Valued Logic (ISMVL)2016に出席をし，アルゴリズムからシステムレベルに至る脳型コンピューティグに関する知見を得た．上記の提案回路の検討中に，重複応募中の基盤研究（S)が採択となったため，本基盤研究（A)としての研究はその時点で終了となった．ただし，基盤研究（S)と本基盤研究（A)の課題として，共通に「脳型コンピューティング向けダーク・シリコンロジックLSIの基盤技術の開発」としていたため，本基盤研究（A)での研究進捗は，そのまま基盤研究（S)に引き継ぐ形となった．

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