研究者詳細

顔写真

ハリヤマ　マサノリ
張山　昌論
Masanori Hariyama
所属
大学院情報科学研究科　情報基礎科学専攻　計算科学講座（知能集積システム学分野）
職名
教授
学位

  • 博士（情報科学）（東北大学）

  • 修士（情報科学）（東北大学）

所属学協会 5

  • 情報処理学会

  • 計測自動制御学会

  • IEEE

  • 日本ロボット学会

  • 電子情報通信学会

研究分野 2

  • 情報通信 / 情報学基礎論 / 知能集積システム

  • ものづくり技術（機械・電気電子・化学工学） / 計測工学 / 計測工学

受賞 9

  1. 研究奨励賞

    2008年10月24日　石田記念財団　情報通信応用フィールドプログラマブルVLSIの開発

  2. Best Research Award

    2008年10月22日　Intel Corporation　Evaluation of an Heterogeneous Multi-Core Architecture with Dynamically Reconfigurable ALU Arrays

  3. 電子情報通信学会エレクトロニクスソサイエティ活動功労者賞

    2006年3月25日　電子情報通信学会

  4. ロジックインメモリアーキテクチャVLSIとその応用展開

    2006年3月6日　丸文研究交流財団　ロジックインメモリアーキテクチャVLSIとその応用展開

  5. 研究開発奨励賞

    2005年5月20日　情報処理学会　リアルワールド知能集積システム用プロセッサの開発

  6. 学術奨励賞

    2002年3月28日　電子情報通信学会　面積・時間積最小化での消費エネルギー最小化のためのハイレベルシンセシス

  7. 研究奨励賞

    2001年3月19日　トーキン科学技術振興財団　リアルワールド応用知能集積システム用ＶＬＳＩプロセッサの先駆的研究

  8. 第４回研究奨励賞

    1998年12月9日　財団法人 青葉工業振興会　知能集積システム用ＶＬＳＩプロセッサの最適設計に関する研究

  9. 優秀論文賞

    1997年6月18日　日本工業新聞社　階層的並列化に基づく軌道計画VLSIｊプロセッサの構成

︎全件表示 ︎最初の5件までを表示

論文 199

  1. An FPGA Architecture for Text Search Using a Wavelet-Tree-Based Succinct-Data-Structure 査読有り

    Hasitha Muthumala Waidyasooriya, Daisuke Ono, Masanori Hariyama, Michitaka Kameyama

    International Conference on Parallel and Distributed Processing Techniques and Applications(PDPTA)　354-359　2105年7月28日

  2. 手術ナビゲーションのための超音波画像からの3次元再構成の高精度化に関する研究

    赤川 琢人, 張山 昌論, 下田 貢

    日本コンピュータ外科学会誌　26　(2)　130-130　2024年10月

    出版者・発行元： (一社)日本コンピュータ外科学会

    ISSN：1344-9486

    eISSN：1884-5770

  3. 手術ナビゲーションのための超音波画像からの3次元再構成の高精度化に関する研究

    赤川 琢人, 張山 昌論, 下田 貢

    日本コンピュータ外科学会誌　26　(2)　130-130　2024年10月

    出版者・発行元： (一社)日本コンピュータ外科学会

    ISSN：1344-9486

    eISSN：1884-5770

  4. 肝切除におけるナビゲーションの展開 術中ナビゲーションのための3Dプリンターを用いたプローブアタッチメントの作成と術中超音波画像の3D画像構築の試み

    下田 貢, 張山 昌論, 鈴木 修司

    日本外科系連合学会誌　49　(3)　270-270　2024年5月

    出版者・発行元： 日本外科系連合学会

    ISSN：0385-7883

    eISSN：1882-9112

  5. ベイジアンネットワークを用いた胆嚢亜全摘術施行へのリスク評価

    下田 貢, 張山 昌論, 鈴木 修司

    日本臨床外科学会雑誌　84　(増刊)　S231-S231　2023年10月

    出版者・発行元： 日本臨床外科学会

    ISSN：1345-2843

    eISSN：1882-5133

  6. 静脈を考慮した肝臓切除領域の最適推定

    来栖 弘美, 張山 昌論, 下田 貢

    自動制御連合講演会講演論文集　66　91-93　2023年

    出版者・発行元： 自動制御連合講演会

    DOI： 10.11511/jacc.66.0_91 　

  7. 急性胆嚢炎診療の進歩、安全に患者を救うためには 急性胆嚢炎は胆嚢亜全摘術施行へのリスクとなる

    下田 貢, 張山 昌論, 鈴木 修司

    日本外科感染症学会雑誌　19　(1)　143-143　2022年10月

    出版者・発行元： (一社)日本外科感染症学会

    ISSN：1349-5755

    eISSN：2434-0103

  8. AIを用いた腹腔鏡下胆嚢摘出術困難症例に対するbailout surgeryの術式選択の可能性

    下田 貢, 張山 昌論, 鈴木 修司

    日本外科学会定期学術集会抄録集　122回　SF-5　2022年4月

    出版者・発行元： (一社)日本外科学会

  9. FPGA-Accelerated Searchable Encrypted Database Management Systems for Cloud Services

    Mitsuhiro Okada, Takayuki Suzuki, Naoya Nishio, Hasitha Muthumala Waidyasooriya, Masanori Hariyama

    IEEE Transactions on Cloud Computing　10　(2)　1373-1385　2022年4月1日

    出版者・発行元： Institute of Electrical and Electronics Engineers ({IEEE})

    DOI： 10.1109/TCC.2020.2969655 　

  10. Temporal and spatial parallel processing of simulated quantum annealing on a multicore CPU

    Hasitha Muthumala Waidyasooriya, Masanori Hariyama

    The Journal of Supercomputing　78　(6)　8733-8750　2022年4月

    出版者・発行元： Springer Science and Business Media {LLC}

    DOI： 10.1007/s11227-021-04242-0 　

  11. OpenCL-Based Design of an FPGA Accelerator for H.266/VVC Transform and Quantization

    Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Hiroe Iwasaki, Daisuke Kobayashi, Yuya Omori, Ken Nakamura, Koyo Nitta, Kimikazu Sano

    2022 IEEE 65TH INTERNATIONAL MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS (MWSCAS 2022)　2022年

    DOI： 10.1109/MWSCAS54063.2022.9859281 　

  12. A Scalable Emulator for Quantum Fourier Transform Using Multiple-FPGAs With High-Bandwidth-Memory

    Hasitha Muthumala Waidyasooriya, Hiroki Oshiyama, Yuya Kurebayashi, Masanori Hariyama, Masayuki Ohzeki

    IEEE Access　1-1　2022年

    出版者・発行元： Institute of Electrical and Electronics Engineers ({IEEE})

    DOI： 10.1109/ACCESS.2022.3183993 　

  13. ナビゲーション手術の現状と今後 肝切除術における超音波3D画像構築とナビゲーションシステムへの応用

    下田 貢, 張山 昌論, 鈴木 修司

    日本臨床外科学会雑誌　82　(増刊)　S96-S96　2021年10月

    出版者・発行元： 日本臨床外科学会

    ISSN：1345-2843

    eISSN：1882-5133

  14. Highly-Parallel FPGA Accelerator for Simulated Quantum Annealing

    Hasitha Muthumala Waidyasooriya, Masanori Hariyama

    IEEE Transactions on Emerging Topics in Computing　9　(4)　2019-2029　2021年10月1日

    出版者・発行元： Institute of Electrical and Electronics Engineers ({IEEE})

    DOI： 10.1109/TETC.2019.2957177 　

  15. Design space exploration for an FPGA-based quantum annealing simulator with interaction-coefficient-generators 査読有り

    Chia-Yin Liu, Hasitha Muthumala Waidyasooriya, Masanori Hariyama

    The Journal of Supercomputing　2021年5月18日

    出版者・発行元： Springer Science and Business Media {LLC}

    DOI： 10.1007/s11227-021-03859-5 　

  16. 腹腔鏡下胆嚢摘出術困難症例に対するBailout surgery移行判断のAIモデリング

    下田 貢, 張山 昌論, 鈴木 修司

    日本外科学会定期学術集会抄録集　121回　SF-4　2021年4月

    出版者・発行元： (一社)日本外科学会

  17. A GPU-Based Quantum Annealing Simulator for Fully-Connected Ising Models Utilizing Spatial and Temporal Parallelism

    Hasitha Muthumala Waidyasooriya, Masanori Hariyama

    IEEE ACCESS　8　67929-67939　2020年

    DOI： 10.1109/ACCESS.2020.2985699 　

    ISSN：2169-3536

  18. Development of new software enabling automatic identification of the optimal anatomical liver resectable region, incorporating preoperative liver function 国際誌 査読有り

    Mitsugi Shimoda, Masanori Hariyama, Yukio Oshiro, Shuji Suzuki

    ONCOLOGY LETTERS　18　(6)　6639-6647　2019年12月

    DOI： 10.3892/ol.2019.11006 　

    ISSN：1792-1074

    eISSN：1792-1082

  19. Data-Transfer-Bottleneck-Less Architecture for FPGA-Based Quantum Annealing Simulation

    Chia-Yin Liu, Hasitha Muthumala Waidyasooriya, Masanori Hariyama

    Proceedings - 2019 7th International Symposium on Computing and Networking, CANDAR 2019　164-170　2019年11月1日

    出版者・発行元： Institute of Electrical and Electronics Engineers Inc.

    DOI： 10.1109/CANDAR.2019.00028 　

  20. A memory-bandwidth-efficient word2vec accelerator using OpenCL for FPGA

    Tomoki Shoji, Hasitha Muthumala Waidyasooriya, Taisuke Ono, Masanori Hariyama, Yuichiro Aoki, Yuki Kondoh, Yaoko Nakagawa

    Proceedings - 2019 7th International Symposium on Computing and Networking Workshops, CANDARW 2019　103-108　2019年11月1日

    出版者・発行元： Institute of Electrical and Electronics Engineers Inc.

    DOI： 10.1109/CANDARW.2019.00026 　

  21. OpenCL-based design of an FPGA accelerator for quantum annealing simulation

    Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Masamichi J. Miyama, Masayuki Ohzeki

    JOURNAL OF SUPERCOMPUTING　75　(8)　5019-5039　2019年8月

    DOI： 10.1007/s11227-019-02778-w 　

    ISSN：0920-8542

    eISSN：1573-0484

  22. FPGA-based acceleration of word2vec using OpenCL

    Taisuke Ono, Tomoki Shoji, Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Yuichiro Aoki, Yuki Kondoh, Yaoko Nakagawa

    Proceedings - IEEE International Symposium on Circuits and Systems　2019-　2019年

    出版者・発行元： Institute of Electrical and Electronics Engineers Inc.

    DOI： 10.1109/ISCAS.2019.8702700 　

    ISSN：0271-4310

  23. Multi-FPGA Accelerator Architecture for Stencil Computation Exploiting Spacial and Temporal Scalability

    Hasitha Muthumala Waidyasooriya, Masanori Hariyama

    IEEE ACCESS　7　53188-53201　2019年

    DOI： 10.1109/ACCESS.2019.2910824 　

    ISSN：2169-3536

  24. Benchmarks for FPGA-Targeted High-Level-Synthesis

    Hasitha Muthumala Waidyasooriya, Yasuaki Iimura, Masanori Hariyama

    2019 SEVENTH INTERNATIONAL SYMPOSIUM ON COMPUTING AND NETWORKING (CANDAR 2019)　232-238　2019年

    DOI： 10.1109/CANDAR.2019.00038 　

    ISSN：2379-1888

  25. Accelerator Architecture for Simulated Quantum Annealing Based on Resource-Utilization-Aware Scheduling and its Implementation Using OpenCL

    Hasitha Muthumala Waidyasooriya, Yusuke Araki, Masanori Hariyama

    ISPACS 2018 - 2018 International Symposium on Intelligent Signal Processing and Communication Systems　335-340　2018年11月1日

    出版者・発行元： Institute of Electrical and Electronics Engineers Inc.

    DOI： 10.1109/ISPACS.2018.8923263 　

  26. An FPGA accelerator for PatchMatch multi-view stereo using OpenCL 査読有り

    Shunsuke Tatsumi, Masanori Hariyama, Koichi Ito, Takafumi Aoki

    Journal of Real-Time Image Processing　1-13　2018年2月15日

    出版者・発行元： Springer Verlag

    DOI： 10.1007/s11554-017-0745-9 　

    ISSN：1861-8200

  27. Implementation of an FPGA Accelerator for Text Search Using a Wavelet-Tree-Based Succinct-Data-Structure 査読有り

    Taisuke Ono, Hasitha Muthumala Waidyasooriya, Masanori Hariyama

    13th International Conference on High-Performance and Embedded Architectures and Compilers (HiPEAC)　1-12　2018年1月24日

  28. A System for Estimating Optimal Resected Liver Regions Considering Practical Surgical Constraints. 査読有り

    Yaya Watanabe, Masanori Hariyama, Mitsugi Shimoda

    2018 International Symposium on Intelligent Signal Processing and Communication Systems (ISPACS)(ISPACS)　415-420　2018年

    出版者・発行元： IEEE

    DOI： 10.1109/ISPACS.2018.8923304 　

  29. Architecture of an FPGA-based heterogeneous system for code-search problems 査読有り

    Yuki Hiradate, Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Masaaki Harada

    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics)　10776　146-155　2018年

    出版者・発行元： Springer Verlag

    DOI： 10.1007/978-3-319-69953-0_9 　

    ISSN：1611-3349 0302-9743

    eISSN：1611-3349

  30. Automatic optimization of OpenCL-based stencil codes for FPGAs 査読有り

    Tsukasa Endo, Hasitha Muthumala Waidyasooriya, Masanori Hariyama

    Studies in Computational Intelligence　721　75-89　2018年

    出版者・発行元： Springer Verlag

    DOI： 10.1007/978-3-319-62048-0_6 　

    ISSN：1860-949X

  31. Architecture of an FPGA accelerator for LDA-based inference 査読有り

    Taisuke Ono, Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Tsukasa Ishigaki

    Proceedings - 18th IEEE/ACIS International Conference on Software Engineering, Artificial Intelligence, Networking and Parallel/Distributed Computing, SNPD 2017　357-362　2017年8月29日

    出版者・発行元： Institute of Electrical and Electronics Engineers Inc.

    DOI： 10.1109/SNPD.2017.8022746 　

  32. BEHAVIOR ANALYSIS OF CHILDREN USING A HIGH-ACCURACY GPS SYSTEM 招待有り

    M. Hariyama, N. Miyamoto, M. Koshiba, H. Watanabe, S. Ito, S. Shimazaki, T. Kubota, M. Senda, S. Taniguchi

    12th International Neuroscience and Biological Psychiatry Regional ISBS Conference　2017年7月25日

  33. OpenCL-Based Implementation of an FPGA Accelerator for Molecular Dynamics Simulation 査読有り

    Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Kota Kasahara

    Information Engineering Express, International Institute of Applied Informatics　3　(2)　11-23　2017年7月

  34. OpenCL-Based FPGA-Platform for Stencil Computation and Its Optimization Methodology 査読有り

    Hasitha Muthumala Waidyasooriya, Yasuhiro Takei, Shunsuke Tatsumi, Masanori Hariyama

    IEEE TRANSACTIONS ON PARALLEL AND DISTRIBUTED SYSTEMS　28　(5)　1390-1402　2017年5月

    DOI： 10.1109/TPDS.2016.2614981 　

    ISSN：1045-9219

    eISSN：1558-2183

  35. An FPGA accelerator for molecular dynamics simulation using OpenCL 査読有り

    Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Kota Kasahara

    International Journal of Networked and Distributed Computing　5　(1)　52-61　2017年1月1日

    出版者・発行元： Atlantis Press

    DOI： 10.2991/ijndc.2017.5.1.6 　

    ISSN：2211-7946 2211-7938

  36. OpenCL-Based FPGA Accelerator for 3D FDTD with Periodic and Absorbing Boundary Conditions 査読有り

    Hasitha Muthumala Waidyasooriya, Tsukasa Endo, Masanori Hariyama, Yasuo Ohtera

    International Journal of Reconfigurable Computing　2017　2017年

    出版者・発行元： Hindawi Limited

    DOI： 10.1155/2017/6817674 　

    ISSN：1687-7209 1687-7195

  37. Evaluation of an openCL-based FPGA platform for particle filter 査読有り

    Shunsuke Tatsumi, Masanori Hariyama, Norikazu Ikoma

    Journal of Advanced Computational Intelligence and Intelligent Informatics　20　(5)　743-754　2016年9月1日

    出版者・発行元： Fuji Technology Press

    DOI： 10.20965/jaciii.2016.p0743 　

    ISSN：1883-8014 1343-0130

  38. Hardware-Acceleration of Short-Read Alignment Based on the Burrows-Wheeler Transform 査読有り

    Hasitha Muthumala Waidyasooriya, Masanori Hariyama

    IEEE TRANSACTIONS ON PARALLEL AND DISTRIBUTED SYSTEMS　27　(5)　1358-1372　2016年5月

    DOI： 10.1109/TPDS.2015.2444376 　

    ISSN：1045-9219

    eISSN：1558-2183

  39. Hardware-Oriented Succinct-Data-Structure for Text Processing Based on Block-Size-Constrained Compression 査読有り

    Hasitha Muthumala Waidyasooriya, Daisuke Ono, Masanori Hariyama

    International Journal of Computer Information Systems and Industrial Management Applications　8　1-11　2016年1月

  40. FPGA-Based Deep-Pipelined Architecture for FDTD Acceleration Using OpenCL 査読有り

    Hasitha Muthumala, Waidyasooriya, Masanori Hariyama

    2016 IEEE/ACIS 15TH INTERNATIONAL CONFERENCE ON COMPUTER AND INFORMATION SCIENCE (ICIS)　108-113　2016年

    DOI： 10.1109/ICIS.2016.7550742 　

  41. Architecture of an FPGA Accelerator for Molecular Dynamics Simulation Using OpenCL 査読有り

    Hasitha Muthumala, Waidyasooriya, Masanori Hariyama, Kota Kasahara

    2016 IEEE/ACIS 15TH INTERNATIONAL CONFERENCE ON COMPUTER AND INFORMATION SCIENCE (ICIS)　115-119　2016年

    DOI： 10.1109/ICIS.2016.7550743 　

  42. FPGA Architecture for 3-D FDTD Acceleration Using OpenCL 査読有り

    H. M. Waidyasooriya, M. Hariyama, Y. Ohtera

    2016 PROGRESS IN ELECTROMAGNETICS RESEARCH SYMPOSIUM (PIERS)　4719-4719　2016年

    DOI： 10.1109/PIERS.2016.7735734 　

  43. Multiscale, Multiphysics Computational Chemistry Methods Based on Artificial Intelligence Integrated Ultra-Accelerated Quantum Molecular Dynamics for the Application to Automotive Emission Control 査読有り

    Akira Miyamoto, Kenji Inaba, Yukie Ishizawa, Manami Sato, Rei Komuro, Masashi Sato, Ryo Sato, Patrick Bonnaud, Ryuji Miura, Ai Suzuki, Naoto Miyamoto, Nozomu Hatakeyama, Masanori Hariyama

    SAE International Journal of Engines　9　(4)　2434-2441　2016年

    出版者・発行元： SAE International

    DOI： 10.4271/2016-32-0067 　

    ISSN：1946-3944 1946-3936

  44. Data-Transfer-Aware Design of an FPGA-Based Heterogeneous Multicore Platform with Custom Accelerators 査読有り

    Yasuhiro Takei, Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Michitaka Kameyama

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES　E98A　(12)　2658-2669　2015年12月

    DOI： 10.1587/transfun.E98.A.2658 　

    ISSN：1745-1337

    eISSN：1745-1337

  45. Accurate Liver Extraction Using a Local-Thickness-Based Graph-Cut Approach 査読有り

    Yasuhiro Kobayashi, Masanori Hariyama, Mitsugi Shimoda, Keiichi Kubota

    Proc.International Conference on Image Processing, Computer Vision, and Pattern Recognition(IPCV)　315-318　2015年7月29日

  46. Automatic Estimation of Optimal Resected Liver Regions Considering Practical Surgical Conditions 査読有り

    Masanori Hariyama, Takeaki Suzuki, Keisuke Maeda, Mitsugi Shimoda, Keiichi Kubota

    Proc.International Conference on Image Processing, Computer Vision, and Pattern Recognition(IPCV)　356-360　2015年7月29日

  47. Evaluation of an FPGA-Based Shortest-Path-Search Accelerator 査読有り

    Yasuhiro Takei, Masanori Hariyama, Michitaka Kameyama

    International Conference on Parallel and Distributed Processing Techniques and Applications(PDPTA)　613-617　2015年7月29日

  48. FPGA-Oriented Design of an FDTD Accelerator Based on Overlapped Tiling 査読有り

    Yasuhiro Takei, Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Michitaka Kameyama

    International Conference on Parallel and Distributed Processing Techniques and Applications(PDPTA)　72-77　2015年7月29日

  49. OpenCL-based Design of an FPGA Accelerator for Phase-Based Correspondence Matching 査読有り

    Shunsuke Tatsumi, Masanori Hariyama, Mamoru Miura, Koichi Ito, Takafumi Aoki

    Proc. International Conference on Parallel and Distributed Processing Techniques and Applications(PDPTA)　613-617　2015年7月28日

  50. Asynchronous Domino Logic Pipeline Design Based on Constructed Critical Data Path 査読有り

    Zhengfan Xia, Masanori Hariyama, Michitaka Kameyama

    IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS　23　(4)　619-630　2015年4月

    DOI： 10.1109/TVLSI.2014.2314685 　

    ISSN：1063-8210

    eISSN：1557-9999

  51. Hardware-Oriented Succinct-Data-Structure based on Block-Size-Constrained Compression 査読有り

    Hasitha Muthumala Waidyasooriya, Daisuke Ono, Masanori Hariyama

    PROCEEDINGS OF THE 2015 SEVENTH INTERNATIONAL CONFERENCE OF SOFT COMPUTING AND PATTERN RECOGNITION (SOCPAR 2015)　136-140　2015年

    ISSN：2381-7542

  52. FDTD Acceleration for Cylindrical Resonator Design Based on the Hybrid of Single and Double Precision Floating-Point Computation 査読有り

    Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Yasuhiro Takei, Michitaka Kameyama

    Journal of Computational Engineering　2014　2014年12月

    DOI： 10.1155/2014/634269 　

  53. An SIMD Architecture for Shortest-Path Search and Its FPGA Implementation 査読有り

    Yasuhiro Takei, Masanori Hariyama, Michitaka Kameyama

    International Conference on Parallel and Distributed Processing Techniques and Applications(PDPTA)　53-56　2014年7月24日

  54. Liver Extraction from CT Images Based on Liver Structure Models 査読有り

    Masanori Hariyama, Riichi Tanizawa, Mitsugi Shimoda, Keiichi Kubota, Yasuhiro Kobayashi

    International Conference on Image Processing, Computer Vision, and Pattern Recognition(IPCV)　170-173　2014年7月23日

  55. Design of an FPGA-Based FDTD Accelerator Using OpenCL 査読有り

    Yasuhiro Takei, Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Michitaka Kameyama

    International Conference on Parallel and Distributed Processing Techniques and Applications(PDPTA)　371-375　2014年7月23日

  56. Estimation of Resected Liver Regions Using a Tumor Domination Ratio 査読有り

    Masanori Hariyama, Moe Okada, Mitsugi Shimoda, Keiichi Kubota

    International Conference on Image Processing, Computer Vision, and Pattern Recognition(IPCV)　52-56　2014年7月22日

  57. An Asynchronous High-Performance FPGA Based on LEDR/Four-Phase-Dual-Rail Hybrid Architecture 査読有り

    Yoshiya Komatsu, Masanori Hariyama, Michitaka Kameyama

    Proc. the 5th International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies (HEART)　111-114　2014年6月10日

  58. FPGA-Accelerator for DNA Sequence Alignment Based on an Efficient Data-Dependent Memory Access Scheme 査読有り

    Hasitha Waidyasooriya, Masanori Hariyama, Michitaka Kameyama

    Proc. the 5th International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies(HEART)　127-130　2014年6月10日

  59. 肝細胞癌手術にオンコロジカルな視点を考慮した自動肝切除領域抽出ソフトの使用経験

    下田 貢, 清水 崇行, 白木 孝之, 張山 昌論, 窪田 敬一

    日本肝胆膵外科学会・学術集会プログラム・抄録集　26回　660-660　2014年6月

    出版者・発行元： (一社)日本肝胆膵外科学会

  60. DTD Acceleration for Cylindrical Resonator Design Based on the Hybrid of Single and Double Precision Floating-Point Computation 査読有り

    Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Yasuhiro Takei, Michitaka Kameyama

    Journal of Computational Engineering　2014　2014年

    DOI： 10.1155/2014/634269 　

  61. Efficient Data Transfer Scheme Using Word-Pair-Encoding-Based Compression for Large-Scale Text-Data Processing 査読有り

    Hasitha Muthumala Waidyasooriya, Daisuke Ono, Masanori Hariyama, Michitaka Kameyama

    2014 IEEE ASIA PACIFIC CONFERENCE ON CIRCUITS AND SYSTEMS (APCCAS)　639-642　2014年

    DOI： 10.1109/APCCAS.2014.7032862 　

  62. Architecture of an Asynchronous FPGA for Handshake-Component-Based Design 査読有り

    Yoshiya Komatsu, Masanori Hariyama, Michitaka Kameyama

    IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E96D　(8)　1632-1644　2013年8月

    DOI： 10.1587/transinf.E96.D.1632 　

    ISSN：0916-8532

  63. Heterogeneous Multicore Platform with Accelerator Templates and Its Implementation on an FPGA with Hard-core CPUs 査読有り

    Yasuhiro Takei, Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Michitaka Kameyama

    Proc. International Conference on Engineering of Reconfigurable Systems and Algorithms (ERSA)　47-50　2013年7月

  64. Reducing Floating-Point Error Based on Residue-Preservation and Its Evaluation on an FPGA 査読有り

    Hasitha Muthumala Waidyasooriya, Hirokazu Takahashi, Yasuhiro Takei, Masanori Hariyama, Michitaka Kameyama

    Proc. International Conference on Engineering of Reconfigurable Systems and Algorithms (ERSA)　55-58　2013年7月

  65. An Area-Efficient Asynchronous FPGA Architecture for Handshake-Component-Based Design 査読有り

    Yoshiya KOMATSU, Masanori HARIYAMA, Michitaka KAMEYAMA

    Proc. International Conference on Engineering of Reconfigurable Systems and Algorithms (ERSA),　15-18　2013年7月

  66. 肝胆膵外科手術への術前シミュレーションサージェリーの応用 門脈自動追跡ソフトの開発とAiRScouter WD-を用いた術中ナビゲーションシステムの構築

    清水 崇行, 下田 貢, 張山 昌論, 窪田 敬一

    日本肝胆膵外科学会・学術集会プログラム・抄録集　25回　223-223　2013年6月

    出版者・発行元： (一社)日本肝胆膵外科学会

  67. A Low-Power FPGA Based on Self-Adaptive Multi-Voltage Control 査読有り

    Zhengfan Xia, Masanori Hariyama, Michitaka Kameyama

    2013 INTERNATIONAL SOC DESIGN CONFERENCE (ISOCC)　166-169　2013年

    ISSN：2163-9612

  68. Flexible Ferroelectric-Capacitor Element for Low Power and Compact Logic-in-Memory Architectures 査読有り

    Shota Ishihara, Noriaki Idobata, Masanori Hariyama, Michitaka Kameyama

    JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING　20　(5-6)　595-623　2013年

    ISSN：1542-3980

  69. Evaluation of an FPGA-Based heterogeneous multicore platform with SIMD/MIMD custom accelerators 査読有り

    Yasuhiro Takei, Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Michitaka Kameyama

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences　E96-A　(12)　2576-2586　2013年

    出版者・発行元： Institute of Electronics, Information and Communication, Engineers, IEICE

    DOI： 10.1587/transfun.E96.A.2576 　

    ISSN：1745-1337 0916-8508

  70. Implementation of a Custom Hardware-Accelerator for Short-read Mapping Using Burrows-Wheeler Alignment 査読有り

    Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Michitaka Kameyama

    2013 35TH ANNUAL INTERNATIONAL CONFERENCE OF THE IEEE ENGINEERING IN MEDICINE AND BIOLOGY SOCIETY (EMBC)　651-654　2013年

    DOI： 10.1109/EMBC.2013.6609584 　

    ISSN：1557-170X

  71. Platform and Mapping Methodology for Heterogeneous Multicore Processors 査読有り

    Masanori HARIYAMA, Hasitha Muthumala WAIDYASOORIYA, Yasuhiro TAKEI, Michitaka KAMEYAMA

    Interdisciplinary Information Sciences　18　(2)　175-184　2012年12月

    出版者・発行元： The Editorial Committee of the Interdisciplinary Information Sciences

    DOI： 10.4036/iis.2012.175 　

    ISSN：1340-9050

    詳細を見る 詳細を閉じる

    Heterogeneous multi-core processors are attracted by various type of applications from low-power media applications to high-performance computing due to their capability of drawing strengths of different cores to improve the overall performance. However, the data transfer bottlenecks between different cores becomes a serious problem. This paper presents two key methodologies to solve the data transfer bottoleneck: memory allocation considering a addressing function constraint and task allocation based on algorithm transformation. Moreover, in order to help to explore accelerator architecture suitable for applications, this paper presents a platform based on FPGAs where circuity is reconfigured by users after fabrication.

  72. Acceleration of Block Matching on a Low-Power Heterogeneous Multi-Core Processor Based on DTU Data-Transfer with Data Re-Allocation 査読有り

    Yoshitaka Hiramatsu, Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Toru Nojiri, Kunio Uchiyama, Michitaka Kameyama

    IEICE TRANSACTIONS ON ELECTRONICS　E95C　(12)　1872-1882　2012年12月

    DOI： 10.1587/transele.E95.C.1872 　

    ISSN：0916-8524

    eISSN：1745-1353

  73. Design of High-Performance Asynchronous Pipeline Using Synchronizing Logic Gates 査読有り

    Zhengfan Xia, Shota Ishihara, Masanori Hariyama, Michitaka Kameyama

    IEICE TRANSACTIONS ON ELECTRONICS　E95C　(8)　1434-1443　2012年8月

    DOI： 10.1587/transele.E95.C.1434 　

    ISSN：1745-1353

  74. Architecture of an Asynchronous FPGA for Handshake-Component-Based Design 査読有り

    Yoshiya Komatsu, Masanori Hariyama, Michitaka Kameyama

    The International Conference on Engineering of Reconfigurable Systems and Algorithms(ERSA)　133-136　2012年7月

  75. Area-Efficient Design of Asynchronous Circuits Based on Balsa Framework for Synchronous FPGAs 査読有り

    Yoshiya Komatsu, Masanori Hariyama, Michitaka Kameyama

    The International Conference on Engineering of Reconfigurable Systems and Algorithms(ERSA)　113-118　2012年7月

  76. Low-Power Heterogeneous Platform for High Performance Computing and Its Application to 2D-FDTD Computation 査読有り

    Hasitha Muthumala Waidyasooriya, Yasuhiro Takei, Masanori Hariyama, Michitaka Kameyama

    The International Conference on Engineering of Reconfigurable Systems and Algorithms(ERSA)　147-150　2012年7月

  77. Hybrid Single/Double Precision Floating-Point Computation on GPU Accelerators for 2-D FDTD 査読有り

    Hasitha Muthumala Waidyasooriya, Yasuhiro Takei, Masanori Hariyama, Michitaka Kameyama

    International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA)　1001-1002　2012年7月

  78. An Asynchronous FPGA Based on Dual/Single-Rail Hybrid Architecture 査読有り

    Zhengfan XIA, Shota ISHIHARA, Masanori HARIYAMA, Michitaka KAMEYAMA

    The International Conference on Engineering of Reconfigurable Systems and Algorithms(ERSA)　139-142　2012年7月

  79. Zhengfan Xia, Shota Ishihara, Masanori Hariyama, and Michitaka Kameyama 査読有り

    Zhengfan Xia, Shota Ishihara, Masanori Hariyama, Michitaka Kameyama

    IEEE International Symposium on Circuits and Systems(ISCAS)　3017-3020　2012年5月22日

  80. Memory-Access-Driven Context Partitioning for Window-Based Image Processing on Heterogeneous Multicore Processors 査読有り

    Hasitha Muthumala Waidyasooriya, Yosuke Ohbayashi, Masanori Hariyama, Michitaka Kameyama

    IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E95D　(2)　354-363　2012年2月

    DOI： 10.1587/transinf.E95.D.354 　

    ISSN：0916-8532

  81. 高精度血管抽出に基づく門脈支配領域推定

    岡田 萌, 張山 昌論, 亀山 充隆, 下田 貢, 小林 康浩

    電気関係学会東北支部連合大会講演論文集　2012　68-68　2012年

    出版者・発行元： 電気関係学会東北支部連合大会実行委員会

    DOI： 10.11528/tsjc.2012.0_68 　

  82. FPGA Implementation of Heterogeneous Multicore Platform with SIMD/MIMD Custom Accelerators 査読有り

    Hasitha Muthumala Waidyasooriya, Yasuhiro Takei, Masanori Hariyama, Michitaka Kameyama

    2012 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS 2012)　1339-1342　2012年

    DOI： 10.1109/ISCAS.2012.6271489 　

    ISSN：0271-4302

  83. Implementation of a Low-Power FPGA Based on Synchronous/Asynchronous Hybrid Architecture 査読有り

    Shota Ishihara, Ryoto Tsuchiya, Yoshiya Komatsu, Masanori Hariyama, Michitaka Kameyama

    IEICE TRANSACTIONS ON ELECTRONICS　E94C　(10)　1669-1679　2011年10月

    DOI： 10.1587/transele.E94.C.1669 　

    ISSN：0916-8524

    eISSN：1745-1353

  84. Memory Allocation Exploiting Temporal Locality for Reducing Data-Transfer Bottlenecks in Heterogeneous Multicore Processors 査読有り

    Hasitha Muthumala Waidyasooriya, Yosuke Ohbayashi, Masanori Hariyama, Michitaka Kameyama

    IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS FOR VIDEO TECHNOLOGY　21　(10)　1453-1466　2011年10月

    DOI： 10.1109/TCSVT.2011.2162277 　

    ISSN：1051-8215

    eISSN：1558-2205

  85. A low-power FPGA based on autonomous fine-grain power gating 査読有り

    Shota Ishihara, Masanori Hariyama, Michitaka Kameyama

    IEEE Transactions on Very Large Scale Integration (VLSI) Systems　19　(8)　1394-1406　2011年8月

    DOI： 10.1109/TVLSI.2010.2050500 　

    ISSN：1063-8210

  86. An FPGA Based on Synchronous/Asynchroous Hybrid Architecture with Area-Efficient FIFO Interfaces 査読有り

    Masanori Hariyama, Yoshiya Komatsu, Shota Ishihara, Ryoto Tsuchiya, Michitaka Kameyama

    Proc. International Conference on Engineering of Reconfigurable Systems and Algorithms (ERSA)　331-334　2011年7月19日

  87. Data-Transfer-Aware Memory Allocation for Dynamically Reconfigurable Accelerators in Heterogeneous Multicore Processors 査読有り

    Yosuke Ohbayashi, Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Michitaka Kameyama

    Proc. International Conference on Engineering of Reconfigurable Systems and Algorithms (ERSA)　282-288　2011年7月18日

  88. Memory Allocation for Window-Based Image Processing on Multiple Memory Modules with Simple Addressing Functions 査読有り

    Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Michitaka Kameyama

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES　E94A　(1)　342-351　2011年1月

    DOI： 10.1587/transfun.E94.A.342 　

    ISSN：0916-8508

    eISSN：1745-1337

  89. An Implementation of an Asychronous FPGA Based on LEDR/Four-Phase-Dual-Rail Hybrid Architecture 査読有り

    Yoshiya Komatsu, Shota Ishihara, Masanori Hariyama, Michitaka Kameyama

    2011 16TH ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE (ASP-DAC)　89-90　2011年

    DOI： 10.1109/ASPDAC.2011.5722311 　

  90. A Switch Block for Multi-Context FPGAs Based on Floating-Gate-MOS Functional Pass-Gates Using Multiple/Binary Valued Hybrid Signals 査読有り

    Shota Ishihara, Noriaki Idobata, Yoshihiro Nakatani, Masanori Hariyama, Michitaka Kameyama

    JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING　17　(5-6)　553-580　2011年

    ISSN：1542-3980

    eISSN：1542-3999

  91. Task Allocation with Algorithm Transformation for Reducing Data-Transfer Bottlenecks in Heterogeneous Multi-Core Processors: A Case Study of HOG Descriptor Computation 査読有り

    Hasitha Muthumala Waidyasooriya, Daisuke Okumura, Masanori Hariyama, Michitaka Kameyama

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES　E93A　(12)　2570-2580　2010年12月

    DOI： 10.1587/transfun.E93.A.2570 　

    ISSN：0916-8508

    eISSN：1745-1337

  92. Implementation of a Low-Power FPGA Based on Self-Adaptive Voltage Control

    Shota Ishihara, Zhengfan Xia, Masanori Hariyama, Michitaka Kameyama

    Student Organizing International Mini-Conference on Information Electronics Systems　57-58　2010年10月19日

  93. Accelerator-Centric Mapping Methodologies for Heterogeneous Multicore Processors 招待有り

    Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Michitaka Kameyama

    Integrated Circuits and Devices in Vietnam(ICDV)　49-54　2010年8月16日

  94. A Switch Block Architecture for Multi-Context FPGAs Based on a Ferroelectric-Capacitor Functional Pass-Gate Using Multiple/Binary Valued Hybrid Signals 査読有り

    Shota Ishihara, Noriaki Idobata, Masanori Hariyama, Michitaka Kameyama

    IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E93D　(8)　2134-2144　2010年8月

    DOI： 10.1587/transinf.E93.D.2134 　

    ISSN：1745-1361

  95. An Asynchronous FPGA Based on LEDR/4-Phase-Dual-Rail Hybrid Architecture 査読有り

    Shota Ishihara, Yoshiya Komatsu, Masanori Hariyama, Michitaka Kameyama

    IEICE TRANSACTIONS ON ELECTRONICS　E93C　(8)　1338-1348　2010年8月

    DOI： 10.1587/transele.E93.C.1338 　

    ISSN：0916-8524

    eISSN：1745-1353

  96. Synchronising logic gates for wave-pipelining design 査読有り

    Z. Xia, S. Ishihara, M. Hariyama, M. Kameyama

    ELECTRONICS LETTERS　46　(16)　1116-U36　2010年8月

    DOI： 10.1049/el.2010.1602 　

    ISSN：0013-5194

  97. Architecture of an FPGA-Oriented Heterogeneous Multi-core Processor with SIMD-Accelerator Cores 査読有り

    Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Michitaka Kameyama

    Proc. International Conference on Engineering of Reconfigurable Systems and Algorithms(ERSA)　179-186　2010年7月12日

  98. Mapping for a Heterogeneous Multi-Core Media Processor Considering the Data Transfer Time 査読有り

    Hasitha Muthumala Waidyasooriya, Daisuke Okumura, Masanori Hariyama, Michitaka Kameyama

    Proc. International Conference on Engineering of Reconfigurable Systems and Algorithms(ERSA)　281-282　2010年7月12日

  99. A Field-Programmable VLSI Based on Synchronous/Asynchronous Hybrid Architecture 査読有り

    Masanori Hariyama, Ryoto Tsuchiya, Shota Ishihara, Michitaka Kameyama

    Proc. International Conference on Engineering of Reconfigurable Systems and Algorithms(ERSA)　271-274　2010年7月12日

  100. Evaluation of a self-adaptive voltage control scheme for low-power FPGAs 査読有り

    Shota Ishihara, Zhengfan Xia, Masanori Hariyama, Michitaka Kameyama

    Journal of Semiconductor Technology and Science　10　(3)　165-175　2010年

    出版者・発行元： Institute of Electronics Engineers of Korea

    DOI： 10.5573/JSTS.2010.10.3.165 　

    ISSN：1598-1657

  101. Acceleration of Optical-Flow Extraction Using Dynamically Reconfigurable ALU Arrays 査読有り

    Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Michitaka Kameyama

    International Conference on Engineering of Reconfigurable Systems and Algorithms(ERSA)　291-294　2009年7月

  102. A Fine-Grain SIMD Architecture Based on Flexible Ferroelectric-Capacitor Logic 査読有り

    Shota Ishihara, Noriaki Idobata, Masanori Hariyama, Michitaka Kameyama

    International Conference on Engineering of Reconfigurable Systems and Algorithms(ERSA)　271-274　2009年7月

  103. FPGA Implementation of a High-Speed Stereo Matching Processor Based on Recursive Computation 査読有り

    Masanori Hariyama, Keita Tanji, Michitaka Kameyama

    International Conference on Engineering of Reconfigurable Systems and Algorithms(ERSA)　263-266　2009年7月

  104. An Asynchronous Field-Programmable VLSI Using LEDR/4-Phase-Dual-Rail Protocol Converters 査読有り

    Shota Ishihara, Yoshiya Komatsu, Masanori Hariyama, Michitaka Kameyama

    International Conference on Engineering of Reconfigurable Systems and Algorithms(ERSA)　145-150　2009年7月

  105. Implementation of a Partially Reconfigurable Multi-Context FPGA Based on Asynchronous Architecture 査読有り

    Hasitha Muthumala WAIDYASOORIYA, Masanori HARIYAMA, Michitaka KAMEYAMA

    IEICE Transaction on Electron.　E92-C　(4)　539-549　2009年4月

    出版者・発行元： The Institute of Electronics, Information and Communication Engineers

    DOI： 10.1587/transele.E92.C.539 　

    ISSN：0916-8524

    詳細を見る 詳細を閉じる

    This paper presents a novel architecture to increase the hardware utilization in multi-context field programmable gate arrays (MC-FPGAs). Conventional MC-FPGAs use dedicated tracks to transfer context-ID bits. As a result, hardware utilization ratio decreases, since it is very difficult to map different contexts, area efficiently. It also increases the context switching power, area and static power of the context-ID tracks. The proposed MC-FPGA uses the same wires to transfer both data and context-ID bits from cell to cell. As a result, programs can be mapped area efficiently by partitioning them into different contexts. An asynchronous multi-context logic block architecture to increase the processing speed of the multiple contexts is also proposed. The proposed MC-FPGA is fabricated using 6-metal 1-poly CMOS design rules. The data and context-ID transfer delays are measured to be 2.03ns and 2.26ns respectively. We achieved 30% processing time reduction for the SAD based correspondance search algorithm.

  106. Optimal Periodic Memory Allocation for Image Processing With Multiple Windows 査読有り

    Yasuhiro Kobayashi, Masanori Hariyama, Michitaka Kameyama

    IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS　17　(3)　403-416　2009年3月

    DOI： 10.1109/TVLSI.2008.2004547 　

    ISSN：1063-8210

  107. A Low-Power FPGA Based on Autonomous Fine-Grain Power-Gating 査読有り

    Shota Ishihara, Masanori Hariyama, Michitaka Kameyama

    PROCEEDINGS OF THE ASP-DAC 2009: ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE 2009　119-120　2009年

    DOI： 10.1109/ASPDAC.2009.4796461 　

  108. Architecture of a Low-Power FPGA Based on Self-adaptive Voltage Control 査読有り

    Shota Ishihara, Zhengfan Xia, Masanori Hariyama, Michitaka Kameyama

    2009 INTERNATIONAL SOC DESIGN CONFERENCE (ISOCC 2009)　274-277　2009年

    DOI： 10.1109/SOCDC.2009.5423801 　

  109. Evaluation of Interconnect-Complexity-Aware Low-Power VLSI Design Using Multiple Supply and Threshold Voltages 査読有り

    Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Michitaka Kameyama

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES　E91A　(12)　3596-3606　2008年12月

    DOI： 10.1093/ietfec/e91-a.12.3596 　

    ISSN：0916-8508

    eISSN：1745-1337

  110. Memory Allocation for Multi-Resolution Image Processing 査読有り

    Yasuhiro Kobayashi, Masanori Hariyama, Michitaka Kameyama

    IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E91D　(10)　2386-2397　2008年10月

    DOI： 10.1093/ietisy/e91-d.10.2386 　

    ISSN：1745-1361

  111. Evaluation of a field-programmable VLSI based on an asynchronous bit-serial architecture 査読有り

    Masanori Hariyama, Shota Ishihara, Michitaka Kameyama

    IEICE TRANSACTIONS ON ELECTRONICS　E91C　(9)　1419-1426　2008年9月

    DOI： 10.1093/ietele/e91-c.9.1419 　

    ISSN：0916-8524

    eISSN：1745-1353

  112. Non-volatile Multi-Context FPGAs Using Hybrid Multiple-Valued/Binary Context Switching Signals 査読有り

    Masanori Hariyama, Shota Ishihara, Noriaki Idobata, Michitaka Kameyama

    International Conference on Reconfigurable Systems and Algorithms(ERSA)　309-310　2008年7月14日

  113. Implementation of a Multi-Context FPGA Based on Flexible-Context-Partitioning 査読有り

    Waidyasooriya, Hasitha Muthumala, Masanori Hariyama, Michitaka Kameyama

    International Conference on Reconfigurable Systems and Algorithms(ERSA)　201-207　2008年7月14日

  114. Design of a trinocular-stereo-vision VLSI processor based on optimal scheduling 査読有り

    Masanori Hariyama, Naoto Yokoyama, Michitaka Kameyama

    IEICE TRANSACTIONS ON ELECTRONICS　E91C　(4)　479-486　2008年4月

    DOI： 10.1093/ietele/e91-c.4.479 　

    ISSN：0916-8524

    eISSN：1745-1353

  115. Multi-context FPGA using fine-grained interconnection blocks and its CAD environment 査読有り

    Hasitha Muthumala Waidyasooriya, Weisheng Chong, Masanori Hariyama, Michitaka Kameyama

    IEICE TRANSACTIONS ON ELECTRONICS　E91C　(4)　517-525　2008年4月

    DOI： 10.1093/ietele/e91-c.4.517 　

    ISSN：0916-8524

    eISSN：1745-1353

  116. Image Processing VLSI Architecture Based on Data Compression 査読有り

    Masanori Hariyama, Hisashi Yoshida, Michitaka Kameyama, Yasubiro Kobayashi

    2008 51ST MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOLS 1 AND 2　430-+　2008年

    ISSN：1548-3746

  117. FPGA implementation of a vehicle detection algorithm using three-dimensional information 査読有り

    Masanori Hariyama, Kensaku Yamashita, Michitaka Kameyama

    2008 IEEE INTERNATIONAL SYMPOSIUM ON PARALLEL & DISTRIBUTED PROCESSING, VOLS 1-8　3475-3479　2008年

  118. A Low-Power Field-Programmable VLSI Based on a Fine-Grained Power-Gating Scheme 査読有り

    Masanori Hariyama, Shota Ishihara, Michitaka Kameyama

    2008 51ST MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOLS 1 AND 2　702-705　2008年

    ISSN：1548-3746

  119. FPGA implementation of a vehicle detection algorithm using three-dimensional information 査読有り

    Masanori Hariyama, Kensaku Yamashita, Michitaka Kameyama

    IPDPS Miami 2008 - Proceedings of the 22nd IEEE International Parallel and Distributed Processing Symposium, Program and CD-ROM　2008年

    DOI： 10.1109/IPDPS.2008.4536535 　

  120. ウィンドウ演算のための最適スケジューリング・メモリアロケーション 査読有り

    小林康浩, 張山昌論, 亀山充隆

    電子情報通信学会論文誌　J90-D　(5)　1178-1193　2007年5月

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN：1880-4535

    詳細を見る 詳細を閉じる

    画像処理向けプロセッサの設計に関する問題点の一つは,単純な相互結合網をもち並列アクセスを可能とするメモリシステムの最適設計である.本論文では,任意の形状のウィンドウが与えられた場合に処理時間制約の範囲内でメモリモジュール数とPE(processing element)数が最小となる効率的なスケジューリングとメモリアロケーションについて述べる.本論文では,ウィンドウ演算をもとにした画像処理の規則性を利用した効率的な探索方法についても述べる.実用的な例として,高安全自動車用道路抽出プロセッサ,動き検出用オプティカルフロー抽出プロセッサ,三次元情報取得用ステレオマッチングプロセッサに関して説明する.基本的な探索手法を用いた場合,これらの例の最適なスケジューリングと最適なメモリアロケーションを実用的な時間で求めることができない.これに対して.本提案の探索手法を用いた場合は1s夫満で最適解を求めることができる.

  121. Design of a multi-context FPVLSI based on an asynchronous bit-serial architecture 査読有り

    Waidyasoorlya Hasitha Muthumala, Masanorl Hariyama, Michitaka Kameyama

    2007 IEEE DALLAS/CAS WORKSHOP ON SYSTEM-ON-CHIP (SOC): DESIGN, APPLICATIONS, INTEGRATION, AND SOFTWARE　59　(62)　59-62　2007年

    DOI： 10.1109/DCAS.2007.4433216 　

  122. A field-programmable VLSI based on an asynchronous bit-serial architecture 査読有り

    Masanori Hariyama, Shota Ishihara, Chang Chia Wei, Michitaka Karneyarna.

    2007 IEEE ASIAN SOLID-STATE CIRCUITS CONFERENCE, PROCEEDINGS OF TECHNICAL PAPERS　380-383　2007年

    DOI： 10.1109/ASSCC.2007.4425710 　

  123. Minimizing energy consumption based on dual-supply-voltage assignment and interconnection simplification 査読有り

    Masanori Hariyama, Shigeo Yamadera, Michitaka Kameyama

    IEICE TRANSACTIONS ON ELECTRONICS　E89C　(11)　1551-1558　2006年11月

    DOI： 10.1093/ietele/e89-c.11.1551 　

    ISSN：0916-8524

    eISSN：1745-1353

  124. A multi-context FPGA using floating-gate-MOS functional pass-gates 査読有り

    Masanori Hariyama, Sho Ogata, Michitaka Kameyama

    IEICE TRANSACTIONS ON ELECTRONICS　E89C　(11)　1655-1661　2006年11月

    DOI： 10.1093/ietele/e89-c.11.1655 　

    ISSN：0916-8524

    eISSN：1745-1353

  125. Fine-Grained Architectures for Field-Programmable VLSIs 招待有り

    Masanori Hariyama, Michitaka Kameyama

    International Workshop on Post-Binary ULSI Systems　1-5　2006年5月17日

  126. Optimal periodical memory allocation for logic-in-memory image processors 査読有り

    Masanori Hariyama, Michitaka Kameyama, Yasuhiro Kobayashi

    IEEE COMPUTER SOCIETY ANNUAL SYMPOSIUM ON VLSI, PROCEEDINGS　193-+　2006年

    DOI： 10.1109/ISVLSI.2006.69 　

  127. Switch Block Architecture for Multi-Context FPGAs Using Hybrid Multiple-Valued/Binary Context Switching Signals 査読有り

    Yoshihiro Nakatani, Masanori Hariyama, Michitaka Kameyama

    ISMVL 2006: 36TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC　106-111　2006年

    DOI： 10.1109/IPDPS.2006.1639467 　

    ISSN：0195-623X

  128. Switch Block Architecture for Multi-Context FPGAs Using Hybrid Multiple-Valued/Binary Context Switching Signals 査読有り

    Yoshihiro Nakatani, Masanori Hariyama, Michitaka Kameyama

    ISMVL 2006: 36TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC　106-111　2006年

    DOI： 10.1109/ISMVL.2006.40 　

    ISSN：0195-623X

  129. Processor architecture for road extraction based on projective transformation 査読有り

    Sunggae Lee, Masanori Hariyama, Michitaka Kameyama

    2006 SICE-ICASE INTERNATIONAL JOINT CONFERENCE, VOLS 1-13　5808-+　2006年

  130. Dynamically reconfigurable gate array based on fine-grained switch elements and its CAD environment 査読有り

    Masanori Hariyama, Waidyasooriya Hasitha Muthumala, Michitaka Kameyama

    2006 IEEE Asian Solid-State Circuits Conference, ASSCC 2006　155-158　2006年

    DOI： 10.1109/ASSCC.2006.357874 　

  131. 1000 Frame/sec stereo matching VLSI processor with adaptive window-size control 査読有り

    Masanori Hariyama, Naoto Yokoyama, Michitaka Kameyama

    2006 IEEE Asian Solid-State Circuits Conference, ASSCC 2006　123-126　2006年

    DOI： 10.1109/ASSCC.2006.357867 　

  132. A multi-context FPGA using a Floating-Gate-MOS functional pass-gate and its CAD environment 査読有り

    Masanori Hariyama, Michitaka Kameyama

    2006 IEEE ASIA PACIFIC CONFERENCE ON CIRCUITS AND SYSTEMS　1803-+　2006年

    DOI： 10.1109/APCCAS.2006.342169 　

  133. GA-based assignment of supply and threshold voltages and interconnection simplification for low power VLSI design 査読有り

    Waidyasooriya Hasitha Muthumala, Masanori Hariyama, Michitaka Kameyama

    2006 IEEE ASIA PACIFIC CONFERENCE ON CIRCUITS AND SYSTEMS　1264-+　2006年

    DOI： 10.1109/APCCAS.2006.342393 　

  134. FPGA implementation of a stereo matching processor based on window-parallel-and-pixel-parallel architecture 査読有り

    M Hariyama, Y Kobayashi, H Sasaki, M Kameyama

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES　E88A　(12)　3516-3522　2005年12月

    DOI： 10.1093/ietfec/e88-a.12.3516 　

    ISSN：0916-8508

    eISSN：1745-1337

  135. Low-power field-programmable VLSI using multiple supply voltages 査読有り

    W Chong, M Hariyama, M Kameyama

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES　E88A　(12)　3298-3305　2005年12月

    DOI： 10.1093/ietfec/e88-a.12.3298 　

    ISSN：1745-1337

  136. Architecture of a stereo matching VLSI processor based on hierarchically parallel memory access 査読有り

    M Hariyama, H Sasaki, M Kameyama

    IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E88D　(7)　1486-1491　2005年7月

    DOI： 10.1093/ietisy/e88-d.7.1486 　

    ISSN：0916-8532

  137. Genetic approach to minimizing energy consumption of VLSI processors using multiple supply voltages 査読有り

    M Hariyama, T Aoyama, M Kameyama

    IEEE TRANSACTIONS ON COMPUTERS　54　(6)　642-650　2005年6月

    DOI： 10.1109/TC.2005.100 　

    ISSN：0018-9340

  138. FPGA implementation of a stereo matching processor based on window-parallel-and-pixel-parallel architecture 査読有り

    Masanori Hariyama, Naoto Yokoyama, Michitaka Kameyama, Yasuhiro Kobayashi

    Midwest Symposium on Circuits and Systems　2005　1219-1222　2005年

    DOI： 10.1109/MWSCAS.2005.1594327 　

    ISSN：1548-3746

  139. Minimizing energy consumption of VLSI processors based on dual-supply-voltage assignment and interconnection simplification 査読有り

    Masanori Hariyama, Shigeo Yamadera, Michitaka Kameyama

    Midwest Symposium on Circuits and Systems　2005　1867-1870　2005年

    DOI： 10.1109/MWSCAS.2005.1594488 　

    ISSN：1548-3746

  140. DSP-specific field-programmable VLSI and its CAD environment 査読有り

    Masanori Hariyama, Sho Ogata, Michitaka Kameyama

    Midwest Symposium on Circuits and Systems　2005　651-654　2005年

    DOI： 10.1109/MWSCAS.2005.1594185 　

    ISSN：1548-3746

  141. Novel switch block architecture using non-volatile functional pass-gate for multi-context FPGAs 査読有り

    M Hariyama, W Chong, S Ogata, M Kameyama

    IEEE COMPUTER SOCIETY ANNUAL SYMPOSIUM ON VLSI, PROCEEDINGS　46-50　2005年

    ISSN：2159-3477

  142. Design of a multi-context FPGA using a floating-gate-MOS functional pass-gate 査読有り

    Masanori Hariyama, Sho Ogata, Michitaka Kameyama, Yasutoshi Morita

    2005 IEEE ASIAN SOLID-STATE CIRCUITS CONFERENCE, PROCEEDINGS OF TECHNICAL PAPERS　421-424　2005年

    DOI： 10.1109/ASSCC.2005.251755 　

  143. Field-programmable VLSI based on a bit-serial fine-grain architecture 査読有り

    M Hariyama, WS Chong, M Kameyama

    IEICE TRANSACTIONS ON ELECTRONICS　E87C　(11)　1897-1902　2004年11月

    ISSN：1745-1353

  144. 最適スケジューリングに基づくステレオビジョンVLSIプロセッサの構成 査読有り

    張山昌論, 竹内俊樹, 亀山充隆

    電子情報通信学会論文誌　Vol.J87-A　(5)　672-680　2004年5月

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN：0913-5707

    詳細を見る 詳細を閉じる

    ステレオビジョンにおいては,画像間の対応点を正確かつ高速に求めることが要求される.そこで,信頼性の高い対応点探索の手法として,SADグラフの最小値のユニーク性に基づきSAD演算のためのウィンドウサイズを適応的に変化させるアルゴリズムを提案する.また,計算量を減少するために,参照ウィンドウの位置情報を用いて適応的に候補ウィンドウを限定する手法を導入する.この手法においては,単一の参照点に対してだけ処理を行うと,候補ウィンドウ数が参照点の座標に依存して変化する問題がある.そこで,複数の参照ウィンドウの組合せに対して並列に対応点探索を行うことにより,候補ウィンドウ数を一定にし,演算器稼動率を100%にできるスケジューリング及びアーキテクテャを提案する.

  145. Recursive computation-based stereo matching and its implementation in VLSI 査読有り

    K Miura, M Hariyama, M Kameyama

    ELECTRONICS AND COMMUNICATIONS IN JAPAN PART II-ELECTRONICS　87　(12)　19-27　2004年

    ISSN：8756-663X

  146. Road extraction VLSI processor based on optimal allocation and its application to highly safe intelligent vehicles 査読有り

    M Hariyama, T Kudoh, M Kameyama

    ELECTRONICS AND COMMUNICATIONS IN JAPAN PART II-ELECTRONICS　87　(6)　49-57　2004年

    DOI： 10.1002/ecjb.20094 　

    ISSN：8756-663X

  147. A field-programmable VLSI processor based on direct allocation of a control/data flow graph 査読有り

    N Ohsawa, M Hariyama, M Kameyama

    ELECTRONICS AND COMMUNICATIONS IN JAPAN PART II-ELECTRONICS　87　(7)　28-37　2004年

    DOI： 10.1002/ecjb.10076 　

    ISSN：8756-663X

  148. Low-power field-programmable VLSI processor using dynamic circuits 査読有り

    WS Chong, M Hariyama, M Kameyama

    VLSI 2004: IEEE COMPUTER SOCIETY ANNUAL SYMPOSIUM ON VLSI, PROCEEDINGS　243-248　2004年

    ISSN：2159-3477

  149. Program-counter-less bit-serial field-programmable VLSI processor with mesh-connected cellular array structure 査読有り

    N Ohsawa, O Sakamoto, M Hariyama, M Kameyama

    VLSI 2004: IEEE COMPUTER SOCIETY ANNUAL SYMPOSIUM ON VLSI, PROCEEDINGS　258-259　2004年

    DOI： 10.1109/ISVLSI.2004.1339547 　

    ISSN：2159-3477

  150. VLSI processor for reliable stereo matching based on window-parallel logic-in-memory architecture 査読有り

    M Hariyama, M Kameyama

    2004 SYMPOSIUM ON VLSI CIRCUITS, DIGEST OF TECHNICAL PAPERS　166-169　2004年

  151. Architecture of a stereo matching VLSI processor based on hierarchically parallel memory access 査読有り

    M Hariyama, H Sasaki, M Kameyama

    2004 47TH MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOL II, CONFERENCE PROCEEDINGS　245-247　2004年

  152. 階層的並列メモリアクセスに基づくボール軌道予測用VLSIプロセッサの構成 査読有り

    張山昌論, 風間英樹, 亀山充隆

    電子情報通信学会　J86C　(8)　760-770　2003年8月

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN：1345-2827

    詳細を見る 詳細を閉じる

    知能ロボットなどのリアルワールド知能システムを実現するためには,環境情報を高速に認識する高並列画像処理VLSIプロセッサが重要となる.また,テンプレートマッチングなどの画像処理においては,計算量を減少するために画像の解像度を階層的に高めながら処理を行う手法がよく用いられる.本論文では,画像の解像度の変化に依存せず,並列にアクセスされる画素を異なるメモリモジュールヘ記憶できるメモリアロケーションを提案する.提案手法を,ボール軌道予測用VLSIプロセッサヘ適用しその有用性を明らかにする.

  153. 再帰的計算に基づくステレオマッチングとVLSI化 査読有り

    三浦清志, 張山昌論, 亀山充隆

    電子情報通信学会　J86-C　(8)　752-759　2003年8月

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN：1345-2827

    詳細を見る 詳細を閉じる

    3次元計測のためのステレオビジョンでは,画像間の対応を高速に求めることが重要となる.対応点探索の手法として,SAD(Sum of Absolute Differences)演算に基づく方法がある.SAD演算に基づく対応点探索では,SAD演算が膨大な回数行われるため計算量の減少が重要となる.本論文では,SAD間の共通の中間結果に着目した再帰的SAD演算を提案する.本アルゴリズムは,計算量が少ないだけでなく,VLSI化に適合する規則性・並列性を有する.本アルゴリズムを用いることにより,再帰的計算を用いない場合と比較して,計算量を1.2%以下に減少できる.また,中間結果の記憶容量最小化・演算器間の相互結合網の最小化のためのスケジューリング・アロケーションに基づくアーキテクチャを提案し,汎用プロセッサと比較して5000倍以上の高性能化が達成できることを明らかにする.

  154. 遺伝的アルゴリズムを用いたロジックインメモリVLSIプロセッサのハイレベルシンセシス 査読有り

    工藤隆男, 張山昌論, 亀山充隆

    情報処理学会論文誌　44　(5)　1206-1215　2003年5月

  155. ウィンドウ演算のための周期的メモリアロケーションと画像処理VLSIプロセッサへの応用 査読有り

    張山昌論, 工藤隆男, 亀山充隆

    電子情報通信学会論文誌　J86-C　(5)　524-533　2003年5月

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN：1345-2827

    詳細を見る 詳細を閉じる

    高並列な画像処理VLSIプロセッサの設計においては,最小のハードウェア量で並列アクセスを可能とするメモリシステムが望まれる.そのためには,メモリモジュール数最小・メモリ容量最小を指向した並列アクセスのための最適メモリアロケーションか重要となる.総当たり的探索では最適アロケーションを求めるための探索空間が膨大になるという問題がある.それを解決するために,画面全体のアロケーションか,部分画面のアロケーションの繰返しで表されるような,周期的メモリアロケーションに着目し,探索空間を限定する方法を提案する.更に,本手法を高安全自動軍用の画像処理(道路抽出)のためのVLSIプロセッサヘ提案手法を適用し,その有用性を明らかにする.

  156. ウィンドウサイズの適応的選択に基づく高信頼ステレオマッチングとVLSI化 査読有り

    張山昌論, 竹内俊樹, 亀山充隆

    計測自動制御学会論文集　39　(3)　225-233　2003年3月

    出版者・発行元： 計測自動制御学会

    DOI： 10.9746/sicetr1965.39.225 　

    ISSN：0453-4654

  157. Chip design of a field programmable VLSI processor using memory-based cells 査読有り

    N Ohsawa, O Sakamoto, M Hariyama, A Kameyama

    SICE 2003 ANNUAL CONFERENCE, VOLS 1-3　1973-1977　2003年

  158. Stereo vision VLSI processor based on a recursive computation algorithm 査読有り

    K Miura, M Hariyama, M Kameyama

    SICE 2003 ANNUAL CONFERENCE, VOLS 1-3　1564-1567　2003年

  159. コントロ-ル/デ-タフロ-グラフの直接アロケ-ションに基づくフィ-ルドプログラマブルVLSIプロセッサ 査読有り

    大澤尚学, 張山昌論, 亀山充隆

    電子情報通信学会論文誌　J85-C　(5)　384-392　2002年5月

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN：1345-2827

    詳細を見る 詳細を閉じる

    次世代情報システムにおいては,計算量の多いアルゴリズムを超高速に処理できる専用プロセッサの開発が必須である.専用プロセッサをフルカスタムよりも安価に実現する設計方式として,FPGAに基づく設計方式が注目されている.FPGAでは,汎用性のために配線モジュールがクロスバスイッチ構造,演算モジュールがメモリ構造をとっているため,各モジュールの面積と遅延が大きくなる.そのため,FPGAを用いた専用プロセッサでは,フルカスタムに基づく方式に比べ処理性能が低くなるという問題がある.本論文では,隣接間転送に基づくプロセッシングエレメント(PE)アレーアーキテクチャとコントロール/データフローグラフの直接アロケーション,ビットシリアルアーキテクチャによりFPGAの問題点を解消するフィールドプログラマブルVLSI(FPVLSI)を提案する.また,このFPVLSIを用いて16-point FFTを行った場合,従卒のFPGAを用いた場合に比べ面積同一条件下で20倍以上の高速化を達成できることを示す.

  160. Architecture of a field-programmable VLSI processor using memory-based cells 査読有り

    N Ohsawa, M Hariyama, M Kameyama

    SICE 2002: PROCEEDINGS OF THE 41ST SICE ANNUAL CONFERENCE, VOLS 1-5　1849-1852　2002年

  161. Optical flow extraction based on reuse of intermediate results and VLSI implementation 査読有り

    M Hariyama, M Kameyama

    SICE 2002: PROCEEDINGS OF THE 41ST SICE ANNUAL CONFERENCE, VOLS 1-5　1845-1848　2002年

  162. High-performance field programmable VLSI processor based on a direct allocation of a control/data flow graph 査読有り

    N Ohsawa, M Hariyama, M Kameyama

    ISVLSI 2000: IEEE COMPUTER SOCIETY ANNUAL SYMPOSIUM ON VLSI - NEW PARADIGMS FOR VLSI SYSTEMS DESIGN　95-100　2002年

    DOI： 10.1109/ISVLSI.2002.1016881 　

    ISSN：2159-3477

  163. Pixel-Serial and Window-Parallel VLSI Processor for Stereo Matching Using a Variable Window Size 査読有り

    Masanori HARIYAMA, Michitaka KAMEYAMA

    Interdisciplinary Information Sciences　7　(2)　289-297　2001年9月

    出版者・発行元： 東北大学

    DOI： 10.4036/iis.2001.289 　

    ISSN：1340-9050

    詳細を見る 詳細を閉じる

    This paper presents a stereo-matching algorithm to establish reliable correspondence between images by selecting a desirable window size for SAD (Sum of Absolute Differences) computation. In SAD computation, a degree of parallelism between pixels in a window changes depending on its window size, while a degree of parallelism between windows is predetermined by the input-image size. Based on this consideration, a window-parallel and pixel-serial architecture is proposed to achieve 100% utilization of processing elements. Not only 100% utilization but also a simple interconnection network between memory modules and processing elements makes the VLSI processor much superior to conventional processors.

  164. Design Methodology for Human-Oriented Intelligent Integrated Systems 査読有り

    Michitaka KAMEYAMA, Masanori HARIYAMA

    Interdisciplinary Information Sciences　7　(2)　279-287　2001年9月

    出版者・発行元： 東北大学

    DOI： 10.4036/iis.2001.279 　

    ISSN：1340-9050

    詳細を見る 詳細を閉じる

    Several concepts from viewpoints of applications, system integrations, algorithms and VLSI processor architectures are proposed to realize a human-oriented information society. These concepts are merged together to design VLSI processors for human-oriented intelligent integrated systems. As a typical example, a VLSI processor for a ball-catching robot is presented to demonstrate usefulness of the design methodology.

  165. 障害物の階層的表現に基づく高安全自動車用衝突チェックVLSIプロセッサの設計 査読有り

    張山昌論, 亀山充隆

    電気学会論文誌　121-C　(6)　1016-1025　2001年6月

    出版者・発行元： 電気学会

    ISSN：0385-4221

  166. 最適アロケ-ションに基づく道路抽出VLSIプロセッサとその高安全知能自動車への応用 査読有り

    張山昌論, 工藤隆男, 亀山充隆

    電子情報通信学会論文誌　J84-D-I　(6)　531-539　2001年6月

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN：0915-1915

    詳細を見る 詳細を閉じる

    本論文では, 運転中の危険を検出し運転者に警報を与えるための衝突警報システムを提案する.本システムは, ある処理時間以内に安全に走行できる軌道が見つからない場合は危険な状態であると判断し運転者に警報を与える, フェイルセイフ的概念に基づき構成されている.また, メモリと演算器の一体化により転送ボトルネックを解消するロジックインメモリアーキテクチャに基づく高安全自動車用道路抽出VLSIプロセッサを提案する.本VLSIプロセッサは, 外界の3次元座標情報に対する局所並列処理の規則的繰返しに基づくVLSI向きアルゴリズムに基づいている.VLSIプロセッサの設計においては, 最小のハードウェア量で並列アクセスを可能とするメモリシステムが望まれる.そのためには, メモリモジュール数最小・メモリ容量最小を指向した並列アクセスのための最適メモリアロケーションが重要となる.総当たり的探索では最適アロケーションを求めるための探索空間が膨大になるという問題を解決するために, メモリモジュールとそれに記憶されるデータの3次元座標の周期性に着目し, 探索空間を限定する方法を提案する.本VLSIプロセッサの評価を行ったところ, 同一性能条件でのチップ面積の大幅な減少が可能となっている.

  167. Highly-parallel stereo vision VLSI processor based on arm optimal parallel memory access scheme 査読有り

    M Hariyama, S Lee, M Kameyama

    IEICE TRANSACTIONS ON ELECTRONICS　E84C　(3)　382-389　2001年3月

    ISSN：1745-1353

  168. 読み出し専用連想メモリを用いた超高速軌道計画VLSIプロセッサの試作 査読有り

    張山昌論, 山口文武, 亀山充隆

    計測自動制御学会論文集　37　(3)　235-241　2001年3月

    出版者・発行元： 計測自動制御学会

    DOI： 10.9746/sicetr1965.37.235 　

    ISSN：0453-4654

  169. Highly-parallel stereo vision VLSI processor based on an optimal parallel memory access scheme

    M. Hariyama, S. Lee, M. Kameyama

    IEICE Transactions on Electronics　E84-C　(3)　382-389　2001年

    出版者・発行元： Institute of Electronics, Information and Communication, Engineers, IEICE

    ISSN：0916-8524

  170. リアルワ-ルド応用知能集積システムの展望 査読有り

    亀山充隆, 張山昌論

    計測と制御　40　(12)　841-847　2001年

    出版者・発行元： The Society of Instrument and Control Engineers

    DOI： 10.11499/sicejl1962.40.841 　

    ISSN：0453-4662

  171. VLSI processor for reliable stereo matching based on adaptive window-size selection 査読有り

    M Hariyama, T Takeuchi, M Kameyama

    2001 IEEE INTERNATIONAL CONFERENCE ON ROBOTICS AND AUTOMATION, VOLS I-IV, PROCEEDINGS　1168-1173　2001年

    DOI： 10.1109/ROBOT.2001.932769 　

    ISSN：1050-4729

  172. An FPGA-oriented motion-stereo processor with a simple interconnection network for parallel memory access 査読有り

    S Lee, M Hariyama, M Kameyama

    IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E83D　(12)　2122-2130　2000年12月

    ISSN：1745-1361

  173. VLSI Processor for Hierarchical Template Matching and Its Application to a Ball-Catching Robot System 査読有り

    Masanori Hariyama, Hideki Kazama, Michitaka Kameyama

    Proc. IEEE International Symposium on Intelligent Signal Processing and Communication Systems　2　613-618　2000年11月

  174. VLSI-Oriented Algorithm for Reliable Stereo Matching 査読有り

    Masanori Hariyama, Toshiki Takeuchi, Michitaka Kameyama

    Proc. IEEE International Symposium on Intelligent Signal Processing and Communication Systems　2　625-630　2000年11月

  175. Stereo Vision VLSI Processor Based on Pixel-Serial and Window-Parallel Architecture 査読有り

    Masanori Hariyama, Michitaka Kameyama

    Journal of Robotics and Mechatronics　12　(5)　521-526　2000年10月

  176. Path Planning Based on Distance Transformation and Its VLSI Implementation 査読有り

    Masanori Hariyama, Michitaka Kameyama

    Journal of Robotics and Mechatronics　12　(5)　527-533　2000年10月

  177. Design of a VLSI Processor Based on an Immediate Output Generation Scheduling for Ball-Trajectory Prediction 査読有り

    Hideki Kazama, Masanori Hariyama, Michitaka Kameyama

    Journal of Robotics and Mechatronics　12　(5)　534-540　2000年10月

  178. 転送ボトルネックのないセンサ・メモリア-キテクチャに基づくモ-ションステレオVLSIプロセッサの構成 査読有り

    張山 昌論, 李 昇桓, 亀山 充隆

    電気学会論文誌　120-E　(5)　237-244　2000年5月

    出版者・発行元： The Institute of Electrical Engineers of Japan

    DOI： 10.1541/ieejsmas.120.237 　

    ISSN：1341-8939

    詳細を見る 詳細を閉じる

    This paper presents an architecture for parallel image processing that breaks the bottleneck of data transfer between an image sensor, memories and functional units. By employing an integrated image sensor, parallel data transfer between the sensor and memories can be achieved. Moreover, for parallel memory access, an optimal memory allocation is proposed that maps pixels to be accessed in parallel onto different memory modules. A functional unit allocation for local communication is also proposed to minimize the complexity of the interconnection network between memories and functional units.

  179. Architecture of a high-performance stereo vision VLSI processor 査読有り

    M Hariyama, S Lee, M Kameyama

    ADVANCED ROBOTICS　14　(5)　329-332　2000年

    ISSN：0169-1864

  180. Reliable stereo matching for highly-safe intelligent vehicles and its VLSI implementation 査読有り

    M Hariyama, T Takeuchi, M Kameyama

    PROCEEDINGS OF THE IEEE INTELLIGENT VEHICLES SYMPOSIUM 2000　128-133　2000年

  181. Collision detection VLSI processor for intelligent vehicles using a hierarchically-content-addressable memory 査読有り

    M Hariyama, K Sasaki, M Kameyama

    IEICE TRANSACTIONS ON ELECTRONICS　E82C　(9)　1722-1729　1999年9月

    ISSN：1745-1353

  182. Collision Detection VLSI Processor for Highly-Safe Intelligent Vehicles Using a Multiport Content-Addressable Memory 査読有り

    Masanori Hariyama, Michitaka Kameyama

    Interdisciplinary Information Sciences　5　(2)　109-115　1999年

    出版者・発行元： 東北大学

    DOI： 10.4036/iis.1999.109 　

    ISSN：1340-9050

    詳細を見る 詳細を閉じる

    High-speed collision detection plays an essential role in a collision warning system for highly-safe vehicles. In collision detection, high computational power is required to perform matching operation between discrete points of obstacles and a vehicle. This paper presents design of a collision detection VLSI processor using content-addressable memories (CAMs) for parallel matching operation. The VLSI processor consists of identical CAMs and processing elements (PEs) for coordinate transformation. If they are fully utilized and the fixed computation time of the VLSI processor is given as a constraint, area minimization of the VLSI processor is attributed to minimization of the area-time product of the CAM and the PE. To reduce the area-time product of the CAM, a multiport CAM (MCAM) is proposed. Each word stored in the MCAM is shared between multiple matching units so that matching operation can be performed in parallel with multiple input words without increasing memory capacity. It is shown that the area of the VLSI processor using 4-port CAMs can be reduced to 43% in comparison with the area of the VLSI processor without them under a time constraint.

  183. Innovation of Intelligent Integrated System Architecture 査読有り

    Michitaka Kameyama, Takahiro Hanyu, Masanori Hariyama

    International Symposium on Future of Intellcetual Integrated Electronics　231-247　1999年

  184. Optimal Design of a Parallel VLSI Processor Based on Minimization of Area-Time Products and Its Application 査読有り

    M. Hariyama, M. Kameyama

    Proc. the Workshop on Synthesis and System Integration of Mixed Technologyies　179-185　1998年

  185. Design of a collision detection VLSI processor based on minimization of area-time products 査読有り

    M Hariyama, M Kameyama

    1998 IEEE INTERNATIONAL CONFERENCE ON ROBOTICS AND AUTOMATION, VOLS 1-4　3691-3696　1998年

    ISSN：1050-4729

  186. A three-dimensional instrumentation VLSI processor based on a concurrent memory-access scheme 査読有り

    S Lee, M Hariyama, M Kameyama

    IEICE TRANSACTIONS ON ELECTRONICS　E80C　(11)　1491-1498　1997年11月

    ISSN：0916-8524

    eISSN：1745-1353

  187. Collision detection VLSI processor for intelligent vehicles based on ROM-type content-addressable memory 査読有り

    M Hariyama, M Kameyama

    ELECTRONICS AND COMMUNICATIONS IN JAPAN PART II-ELECTRONICS　80　(5)　62-69　1997年5月

    ISSN：8756-663X

  188. A robot vision VLSI processor for the rectangular solid representation of three-dimensional objects 査読有り

    Masanori Hariyama, Yuichi Araumi, Michitaka Kameyama

    Systems and Computers in Japan　28　(2)　54-61　1997年

    出版者・発行元： John Wiley and Sons Inc.

    DOI： 10.1002/(SICI)1520-684X(199702)28:2<54::AID-SCJ6>3.0.CO;2-Q 　

    ISSN：0882-1666

  189. Collision detection VLSI processor for intelligent vehicles based on a hierarchical obstacle representation 査読有り

    M Hariyama, M Kameyama

    IEEE CONFERENCE ON INTELLIGENT TRANSPORTATION SYSTEMS　830-834　1997年

  190. Design of a VLSI processor chip for three-dimensional instrumentation 査読有り

    SW Lee, M Hariyama, M Kameyama

    SICE '97 - PROCEEDINGS OF THE 36TH SICE ANNUAL CONFERENCE, INTERNATIONAL SESSION PAPERS　951-954　1997年

  191. 読出し専用型連想メモリに基づく高安全自動車用衝突チェックVLSIプロセッサ 査読有り

    張山 昌論, 亀山 充隆

    電子情報通信学会論文誌　J79-C-II　(11)　698-705　1996年11月

  192. ３次元物体直方体表現用ロボットビジョンVLSIプロセッサ 査読有り

    張山 昌論, 荒海 雄一, 亀山 充隆

    電子情報通信学会論文誌　J79-D　(5)　245-252　1996年5月

  193. Collision detection VLSI processor for intelligent vehicles based on efficient coordinate transformation scheme 査読有り

    M Hariyama, M Kameyama

    PROCEEDINGS OF THE 1996 IEEE IECON - 22ND INTERNATIONAL CONFERENCE ON INDUSTRIAL ELECTRONICS, CONTROL, AND INSTRUMENTATION, VOLS 1-3　755-760　1996年

    ISSN：1553-572X

  194. High-performance VLSI architecture for three-dimensional instrumentation based on a new concurrent memory-access scheme 査読有り

    S Lee, M Hariyama, M Kameyama

    APCCAS '96 - IEEE ASIA PACIFIC CONFERENCE ON CIRCUITS AND SYSTEMS '96　500-503　1996年

  195. A Collision Detection Multiprocessor for Intelligent Vehicles Using a High-Density CAM 査読有り

    M. Hariyama, T. Hanyu, M. Kameyama

    IEEE Intelligent Vehicles Symposium　143-148　1994年10月

  196. DESIGN OF A CAM-BASED COLLISION DETECTION VLSI PROCESSOR FOR ROBOTICS 査読有り

    M HARIYAMA, M KAMEYAMA

    IEICE TRANSACTIONS ON ELECTRONICS　E77C　(7)　1108-1115　1994年7月

    ISSN：0916-8524

    eISSN：1745-1353

  197. Rule-Based Highly-Safe Intelligent Vehicle Using a New Content-Addressable Memory 査読有り

    M. Hariyama, T. Hanyu, M. Kameyama

    IEEE Proc. of the Intelligent Vehicles Symposium　143-148　1994年

  198. A COLLISION DETECTION PROCESSOR FOR INTELLIGENT VEHICLES 査読有り

    M HARIYAMA, M KAMEYAMA

    IEICE TRANSACTIONS ON ELECTRONICS　E76C　(12)　1804-1811　1993年12月

    ISSN：0916-8524

    eISSN：1745-1353

  199. A PARALLEL COLLISION DETECTION VLSI PROCESSOR FOR ROBOTICS USING A CONTENT-ADDRESSABLE MEMORY 査読有り

    M HARIYAMA, M KAMEYAMA

    PROCEEDINGS OF THE IECON 93 - INTERNATIONAL CONFERENCE ON INDUSTRIAL ELECTRONICS, CONTROL, AND INSTRUMENTATION, VOLS 1-3　1512-1516　1993年

︎全件表示 ︎最初の5件までを表示

MISC 106

  1. 最新の画像技術と手術 3D-CTシミュレーションから超音波3D画像を用いたナビゲーションシステムの構築

    下田 貢, 張山 昌論, 大城 幸雄, 鈴木 修司

    日本外科系連合学会誌　44　(3)　427-427　2019年5月

    出版者・発行元： 日本外科系連合学会

    ISSN： 0385-7883

    eISSN： 1882-9112

  2. 術前肝機能を考慮した最適肝切除領域自動抽出ソフトウエアの開発

    下田 貢, 張山 昌論, 鈴木 修司

    日本外科学会定期学術集会抄録集　118回　1656-1656　2018年4月

    出版者・発行元： (一社)日本外科学会

  3. 術前肝機能を考慮した最適肝切除領域自動抽出ソフトウエアの開発

    下田貢, 張山昌論, 鈴木修司

    日本外科学会定期学術集会(Web)　118th　ROMBUNNO.PS‐035‐3 (WEB ONLY)-1656　2018年4月

    出版者・発行元： (一社)日本外科学会

  4. OpenCLを用いたFDTD計算向けFPGAプラットフォーム (エレクトロニクスシミュレーション)

    ウィッデヤスーリヤ ハシタ ムトゥマラ, 張山 昌論, 大寺 康夫

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　116　(56)　17-20　2016年5月20日

    出版者・発行元： 電子情報通信学会

    ISSN： 0913-5685

  5. OpenCLを用いた位相限定相関法のためのFPGAアクセラレータの評価 (リコンフィギャラブルシステム)

    張山 昌論, 立見 駿介, 伊藤 康一, 青木 孝文

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　116　(53)　103-108　2016年5月19日

    出版者・発行元： 電子情報通信学会

    ISSN： 0913-5685

  6. OpenCLを用いたパーティクルフィルタ用FPGAプラットフォームの評価 (リコンフィギャラブルシステム)

    張山 昌論, 立見 駿介, 生駒 哲一

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　116　(53)　109-113　2016年5月19日

    出版者・発行元： 電子情報通信学会

    ISSN： 0913-5685

  7. OpenCLを用いたステンシル計算向けFPGAプラットフォームの設計 (リコンフィギャラブルシステム)

    ウィッデヤスーリヤ ハシタ ムトゥマラ, 張山 昌論

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　116　(53)　9-12　2016年5月19日

    出版者・発行元： 電子情報通信学会

    ISSN： 0913-5685

  8. 位相限定相関法のためのFPGAアクセラレータのOpenCLベース設計

    立見 駿介, 張山 昌論, 三浦 衛, 伊藤 康一, 青木 孝文

    回路とシステムワークショップ論文集 Workshop on Circuits and Systems　28　377-382　2015年8月3日

    出版者・発行元： [電子情報通信学会]

  9. An FPGA Architecture for Text Search Using a Wavelet-Tree-Based Succinct-Data-Structure 査読有り

    Hasitha Muthumala Waidyasooriya, Daisuke Ono, Masanori Hariyama, Michitaka Kameyama

    International Conference on Parallel and Distributed Processing Techniques and Applications　354-359　2015年

  10. 大規模グラフ上の最短経路探索のためのFPGAアクセラレータの設計 (リコンフィギャラブルシステム)

    武井 康浩, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　114　(75)　79-83　2014年6月11日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    ノード数,エッジ数が非常に大きいグラフにおける最短経路問題は,様々な分野で応用されている.しかしながら,ダイクストラ法などの最短経路検索アルゴリズムは,複雑な処理が含まれているため,GPUなどのアクセラレータを用いた高速化が難しい.本稿では,FPGAを用いた最短経路検索アルゴリズムのための専用アクセラレータを提案している.大規模グラフを効率的に処理するアーキテクチャを設計するために,タスク並列スケジューリング法,メモリ上のグラフデータ構造について考察している.性能評価の結果から,Altera StratixVに約80万ノードを有するグラフを処理するアーキテクチャを実装することが可能であり,Intel Core i7と比べてサイクル数あたりの効率が良い処理を実現することを確認した.

  11. Burrows-Wheelerアルゴリズムを用いたDNA塩基配列位置推定のための高並列FPGAアクセラレータ (リコンフィギャラブルシステム)

    ウッデヤスーリヤ ハシタ ムトゥマラ, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　114　(75)　17-20　2014年6月11日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    バイオインフォマティクスではDNA塩基配列位置推定は遺伝子解析において極めて重要な処理である.しかしながら,ソフトウェアによる位置推定処理には数日間の時間がかかる.本論文では、位置推定処理を高速化する高並列FPGAアクセラレータを提案する.データ復号化により、入力ゲノムデータ量を4%までに圧縮し,必要なデータを1サイクルでデコードするハードウェアデコーダを提案する.さらに,カスタムデータパス構築により,ランダムメモリアクセスを高速化する.提案アクセラレータはソフトウェアと比べ15倍の倍以上の高速性を実現した.

  12. Platform and Mapping Methodology for Heterogeneous Multicore Processors

    HARIYAMA Masanori, WAIDYASOORIYA Hasitha Muthumala, TAKEI Yasuhiro, KAMEYAMA Michitaka

    Interdisciplinary Information Sciences　18　(2)　175-184　2012年12月10日

    出版者・発行元： Graduate School of Information Sciences, Tohoku University

    ISSN： 1347-6157

    詳細を見る 詳細を閉じる

    Special Issue on Fundamental Aspects and Recent Developments in Multimedia and VLSI Systems

  13. 人間中心のリアルワールド知能システムのための計算技術

    張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. IE, 画像工学　112　(248)　31-33　2012年10月11日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    知能ロボット,医療分野,福祉分野などの様々な分野において,高性能かつ低消費電力な計算技術が求められている.そのためには,システム,ソフトウェア,プロセッサアーキテクチャ,回路技術などの様々な階層を統合した最適化が重要となる.本稿では,著者等が取り組んでいる,3次元画像処理技術,プロセッサアーキテクチャとその最適化技術,非同期回路技術に基づくリコンフィギャラブルコンピューティングと自律的適応的電力回路技術について概説する.

  14. FPGA/GPUアクセラレータを有する高性能計算向けヘテロジニアスプラットフォームと2-D FDTDへの応用 (リコンフィギャラブルシステム)

    張山 昌論, ムトゥマラ ウィシディスーリヤ ハシタ, 武井 康浩, 亀山 充隆

    電子情報通信学会技術研究報告 : 信学技報　112　(203)　89-93　2012年9月18日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    CPUとアクセラレータによるヘテロジニアスな演算処理は,高性能かつ低消費電力であることからさまざまな分野において有効である.本論文ではGPUとFPGAアクセラレータを有するヘテロジニアスな演算プラットフォームを提案する.GPUは高並列で規則的な浮動小数点演算に適している.一方で, FPGAは固定小数点演算に適しているため,GPUとFPGAを組み合わせることによってさまざまな種類の演算を高速化することができる. GPUによる高速化にっいて,単精度/倍精度ハイブリッドな浮動小数点による2-D FDTD法の高速化を提案する.電磁界のダイナミックレンジが狭い領域において単精度を活用することにより,CPUと比べて35倍,従来のGPUによる実装と比べて1.79倍の高速化を達成した.FPGAによる高速化にっいて,演算の95%を固定小数点化した場合において,大きく精度が低下せずにCPU/GPUによる演算とほぼ同じ性能で消費電力を10分の1に削減する事ができる.

  15. 同期/非同期ハイブリッドアーキテクチャに基づく低消費電力FPGAの評価 (集積回路・集積回路とアーキテクチャの協創 : ノーマリオフコンピューティングによる低消費電力化への挑戦)

    小松 与志也, 張山 昌論, 石原 翔太, 土屋 亮人, 亀山 充隆

    電子情報通信学会技術研究報告 : 信学技報　111　(388)　93-96　2012年1月19日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    本論文では回路の稼働率に応じて同期式あるいは非同期式に回路の動作を選択できるハイブリッドFPGAを提案する.ロジックブロックやスイッチブロック等のデータパスを構成するコンポーネントは同期式回路モードと非同期式回路モードを持つよう構成されている.また,同期式回路と非同期式回路の間の通信は一般的にFIFOを介して行われるが,本論文ではロジックブロックを用いて効率的にFIFOを構成する手法を提案する.提案FPGAを65nmプロセスで試作し評価を行った.

  16. 同期/非同期ハイブリッドアーキテクチャに基づく低消費電力FPGAの評価

    小松 与志也, 張山 昌論, 石原 翔太, 土屋 亮人, 亀山 充隆

    研究報告計算機アーキテクチャ（ARC）　2012　(17)　1-4　2012年1月12日

    詳細を見る 詳細を閉じる

    本論文では回路の稼働率に応じて同期式あるいは非同期式に回路の動作を選択できるハイブリッド FPGA を提案する．ロジックブロックやスイッチブロック等のデータパスを構成するコンポーネントは同期式回路モードと非同期式回路モードを持つよう構成されている．また，同期式回路と非同期式回路の間の通信は一般的に FIFO を介して行われるが，本論文ではロジックブロックを用いて効率的に FIFO を構成する手法を提案する．提案 FPGA を 65nm プロセスで試作し評価を行った．This paper presents an FPGA architecture that combines synchronous and asynchronous architectures. Datapath components such as logic blocks and switch blocks are designed so as to run in asynchronous and synchronous modes. Moreover, a logic block is presented that implements area-efficient First-in-first-out(FIFO) interfaces, which are usually used for communication between synchronous and asynchronous logic cores. The FPGA based on the hybrid architecture is fabricated in a 65nm process.

  17. Dual-Rail/Single-Rail Hybrid Logic Design for High-Performance Asynchronous Circuit

    Zhengfan Xia, Shota Ishihara, Masanori Hariyama, Michitaka Kameyama

    IEEE International Symposium on Circuits and Systems　3017-3020　2012年

    DOI： 10.1109/ISCAS.2012.6271954 　

  18. グラフ構造解析に基づく肝臓血管の自動抽出

    尾形 吉隆, 張山 昌論, 亀山 充隆, 下田 貢

    電気関係学会東北支部連合大会講演論文集　2012　(0)　67-67　2012年

    出版者・発行元： 電気関係学会東北支部連合大会実行委員会

    DOI： 10.11528/tsjc.2012.0_67 　

  19. MIMD演算器アレイ型動的再構成可能アクセラレータを有するヘテロジニアスマルチコアプロセッサのFPGAプラットフォーム

    武井 康浩, ウィシディスーリヤ ハシタ ムトゥマラ, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. ICD, 集積回路　111　(258)　73-76　2011年10月17日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    メディア処理から高性能計算までカバーできるエネルギー効率のよいアーキテクチャとして,CPUとアクセラレータを組み合わせたヘテロジニアスマルチコアアーキテクチャが注目されている.応用に依存して処理の性質,要求仕様などが異なるため,応用に応じて最適なアクセラレータの構成も異なる.そこで,本稿では,再構成可能デバイスであるFPGAを用いてヘテロジニアスマルチコアアーキテクチャのプラットフォームを構築し,応用毎に最適なアーキテクチャを構築することを目的とする.特に,独立制御可能な演算器が2次元アレイ状に接続されたMIMD-2D型アクセラレータを備えるヘテロジニアスマルチコアアーキテクチャのためのFPGAプラットフォームを報告する.

  20. スーパーノード表現に基づくCDFG構造とスケジュールの同時最適化

    平田 章, ウィシディスーリヤ ハシタムトゥマラ, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. ICD, 集積回路　111　(258)　101-105　2011年10月17日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    LSIの高位合成の入力である動作記述としては,演算の並列度やデータの依存関係をグラフ構造により表現するコントロール・データフローグラフ(CDFG:Control-Data Flow Graph)が用いられる.CDFGの構造はスケジューリングやアロケーションの結果に大きな影響を与えるため,最適なCDFGの構造を探索することが望ましいが,その探索時間が膨大となる問題がある.本稿では,複数の演算ノードを一つの多入力演算ノードで表現したスーパーノードを用いたCDFG表現を提案する.さらに,スーパーノードに対するスケジューリングを可能とするために,演算の入力に着目したリストスケジューリングを提案する.リストスケジューリングにおいては,CDFG構造とスケジュールの同時最適化に基づき,与えられた演算器数制約下でステップ数最小化のみならずレジスタ数最小化を指向した優先度関数を提案する.

  21. MIMD演算器アレイ型動的再構成可能アクセラレータを有するヘテロジニアスマルチコアプロセッサのFPGAプラットフォーム

    武井 康浩, ハシタムトゥマラウィシディスーリヤ, 張山 昌論, 亀山 充隆

    研究報告システムLSI設計技術（SLDM）　2011　(13)　1-4　2011年10月17日

    詳細を見る 詳細を閉じる

    メディア処理から高性能計算までカバーできるエネルギー効率のよいアーキテクチャとして，CPU とアクセラレータを組み合わせたヘテロジニアスマルチコアアーキテクチャが注目されている．応用に依存して処理の性質，要求仕様などが異なるため，応用に応じて最適なアクセラレータの構成も異なる．そこで，本稿では，再構成可能デバイスである FPGA を用いてヘテロジニアスマルチコアアーキテクチャのプラットフォームを構築し，応用毎に最適なアーキテクチャを構築することを目的とする．特に，独立制御可能な演算器が 2 次元アレイ状に接続された MIMD-2D 型アクセラレータを備えるヘテロジニアスマルチコアアーキテクチャのための FPGA プラットフォームを報告する．Heterogeneous multi-core architectures with CPUs and accelerators attract many attentions since they can achieve energy-efficient computing for various areas such as media processing and high-performance computing. It is important to explore the suitable architecture for each application since the suitable architectures are different from application to application. This paper reports an FPGA implementation of a heterogeneous multicore architecture with a MIMD-2D-type accelerator where independently-controlled ALUs are aligned in a 2-dimensional array.

  22. スーパーノード表現に基づくCDFG構造とスケジュールの同時最適化

    平田 章, ハシタムトゥマラウィシディスーリヤ, 張山 昌論, 亀山 充隆

    研究報告システムLSI設計技術（SLDM）　2011　(18)　1-5　2011年10月17日

    詳細を見る 詳細を閉じる

    LSI の高位合成の入力である動作記述としては，演算の並列度やデータの依存関係をグラフ構造により表現するコントロール・データフローグラフ (CDFG:Control-Data Flow Graph) が用いられる．CDFG の構造はスケジューリングやアロケーションの結果に大きな影響を与えるため，最適な CDFG の構造を探索することが望ましいが，その探索時間が膨大となる問題がある．本稿では，複数の演算ノードを一つの多入力演算ノードで表現したスーパーノードを用いた CDFG 表現を提案する．さらに，スーパーノードに対するスケジューリングを可能とするために，演算の入力に着目したリストスケジューリングを提案する．リストスケジューリングにおいては，CDFG 構造とスケジュールの同時最適化に基づき，与えられた演算器数制約下でステップ数最小化のみならずレジスタ数最小化を指向した優先度関数を提案する．In high-level synthesis, control-data flow graphs(CDFGs) are frequently used to describe the behavior of circuits since they can explicitly represents the parallelism and dependency of algorithms. The structure of CDFGs has great impact on the results of the high-level synthesis tasks such as scheduling and allocation. Although it is desirable to find the CDFG structure that is suitable for the constraints of the high-level synthesis tasks, the search for the suitable structure is very time-consuming. This paper presents an CDFG representation using a super node which is a virtual operation node merging several operations nodes. In order to handle the super nodes in the scheduling task, the list-based scheduling is extended such that operations are identified by their inputs. The proposed list-based scheduling minimizes the numbers of control steps and registers under resource constraints based on the priority functions that also optimize the CDFG structure.

  23. マルチプルアライメントによるヘテロジニアスマルチコアプロセッサでのブロックマッチング高速化

    平松 義崇, ハシタ ムトゥマラ ウィシディスーリヤ, 張山 昌論, 野尻 徹, 内山 邦男

    電子情報通信学会技術研究報告. ICD, 集積回路　110　(380)　57-62　2011年1月13日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    ヘテロジニアスマルチコアプロセッサでは,異なるコア間のデータ転送とアクセラレータ内にある演算器へのデータ供給が大きな問題になる.演算器へのデータ供給の問題に対しては複雑なメモリアロケーションを用いることで高速化可能であるが,コア間で線形転送やストライド転送によるデータ転送が使えず,データ転送を高速化できない問題があった.本論文では,データ転送と演算処理それぞれにおいてアライメントすることで,複雑なメモリアロケーションに対してもデータ転送を高速化する手法を提案する.ブロックマッチングによる検証の結果,提案手法は複雑なメモリアロケーションのみを用いる従来手法と比較してデータ転送時間を42%低減し,提案手法の有効性を確認した.

  24. ヘテロジニアスマルチコアプロセッサのためのアルゴリズム変換を考慮したアクセラレータセントリックなタスク割り当て

    張山 昌論, ムトゥマラ ウィシディスーリヤ ハシタ, 亀山 充隆

    電子情報通信学会技術研究報告. VLD, VLSI設計技術　110　(210)　7-12　2010年9月20日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    CPUコアとアクセラレータコアを組み合わせたヘテロジニアスマルチコアプロセッサでは異種のプロセッサの利用により全体の性能を向上させることが可能であり,画像処理や画像認識の分野で注目されている.しかしながら,並列性や演算の種類に着目しただけのタスク割り当てでは,アクセラレータコアの処理が分断されてしまい,異種コア間のデータ転送時間のためアクセラレータの高速性が活かされない場合が多い.本稿ではタスク割り当ての新しい自由度として,アルゴリズム変換を考慮したタスク分割を提案する.HOG特徴量抽出を用いた評価では,通常のタスク割り当てと比較してデータ転送時間が82パーセント以上削減されることを示す.

  25. 同期/非同期ハイブリッドアーキテクチャに基づく低消費電力FPGAの構成

    石原 翔太, 土屋 亮人, 小松 与志也, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report　110　(204)　91-95　2010年9月9日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    非同期式回路はクロックツリーによる消費電力がないため,低稼働率の部分回路において電力効率が良い.一方,同期式回路は非同期式回路と比べ構成が簡単であるため,高稼働率の部分回路において電力効率が良い.本稿では同期式回路と非同期回路それぞれの利点を活かし,それぞれの部分回路が稼働率に応じて同期式回路あるいは非同期式回路として動作できるハイブリッドFPGAを提案する.非同期式回路は同期式回路と比べハードウェア量が約二倍となるため,提案FPGAでは同じファンクショナルユニットがーつの非同期式四入力LUTとして動作するかあるいは二つの同期式四入力LUTとして動作するかを選択できるようにすることで,ハードウェア資源を最大限に活用する.

  26. FPGA向きヘテロジニアスマルチコアプロセッサ : SIMD形アクセラレータコアとその評価

    張山 昌論, ムトゥマラウィシディスーリヤ ハシタ, 松田 岳久, 亀山 充隆

    電子情報通信学会技術研究報告. ICD, 集積回路　109　(405)　105-108　2010年1月21日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    CPUコアとアクセラレータコアを組み合わせたヘテロジニアスマルチコアプロセッサでは異種のプロセッサの利用により全体の性能を向上させることが可能であり,画像処理や画像認識の分野で注目されている.また,FPGAの性能向上・大規模化に伴い,FPGA上にヘテロジニアスマルチコアプロセッサを実装することが可能となってきている.本研究ではヘテロジニアスマルチコアプロセッサのアーキテクチャ/設計環境のプラットフォーム化を目的としている.本稿では,一例として,CPUコアとGPU (Graphics Processing Unit)と同様の構造を有するアクセラレータコアをFPGA上に実装した結果を報告する.

  27. LEDR/4相2線プロトコルコンバータを用いた非同期FPGAの構成

    石原 翔太, 小松 与志也, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report　109　(198)　103-108　2009年9月10日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    本稿は4相2線方式とLEDR方式を組み合わせた非同期ハイブリッドFPGAを提案する.演算回路において,小面積性を実現するため4相2線方式を採用する.一方,接続素子を用いるデータ転送において,高スループット性および低消費電力性を実現するためLEDR方式を採用する.トランジスタレベルに最適化されたプロトコルコンバータについても提案する.提案FPGAは90nm CMOSルールを用いて設計し,評価を行った.4相2線方式に基づくFPGAと比べ,ほぼ同じトランジスタ数で,スループットを45%向上させ,消費電力を36%削減できた.LEDR方式に基づくFPGAと比べ,ほぼ同じ消費電力で,トランジスタ数を35%削減できた.

  28. 次世代リアルワールド応用知能システムとメディアプロセッサ

    亀山充隆, 張山昌論

    映像情報メディア学会誌　63　(9)　1182-1184　2009年9月

    出版者・発行元： 社団法人 映像情報メディア学会

    DOI： 10.3169/itej.63.1181 　

    ISSN： 1342-6907

  29. C-033 マルチメディア応用ヘテロジニアスマルチコアアーキテクチャのための最適メモリアロケーション(ハードウェア・アーキテクチャ,一般論文)

    松田 岳久, ウィシディスーリヤ ハシタ ムトゥマラ, 張山 目論, 亀山 充隆

    情報科学技術フォーラム講演論文集　8　(1)　511-512　2009年8月20日

    出版者・発行元： FIT(電子情報通信学会・情報処理学会)運営委員会

  30. 自律的細粒度パワーゲーティングに基づく低消費電力フィールドプログラマブルVLSI

    張山 昌論, 石原 翔太, 亀山 充隆

    研究報告計算機アーキテクチャ（ARC）　2009　(1)　51-55　2009年1月6日

    出版者・発行元： 一般社団法人情報処理学会

    ISSN： 0919-6072

    詳細を見る 詳細を閉じる

    本稿はオーバーヘッドの小さい細粒度パワーゲーティングに基づくフィールドプログラマブル VLSI (FPVLSI） を提案する．非同期アーキテクチャはセルの稼働状態を容易に検出できるため，予め電源のＯＮ/OFFのタイミングを記`臆する必要がなく，シーケンサも必要としないため，小さなオーバーヘッドで細粒度パワーゲーティングの制御回路を構成できる．また，データ到着を予測することにより，パワーゲーティングによる遅延の増加と電源スイッチの無駄なスイッチングを無くすることができる． ASPLA 90 nm CMOS プロセスを用いて，提案 FPVLSI の試作を行った．稼働率が 20％ のとき，静的消費電力を 34％ に削減することができた．This paper presents a field-programmable VLSI (FPVLSI) based on fine-grain power gating with small overheads. The asynchronous architecture inherently has the information about the activity of a cell. This greatly reduces the area and power overheads of power gating control because a sequencer and a power-control-timing storage are not required. Detecting data arrival in advance prevents delay for wake-up and unnecessary power switching. The proposed architecture is fabricated in the ASPLA 90nm CMOS process with dual threshold voltages. When the utilization is 20%, the static power is reduced to 34%.

  31. 自律的細粒度パワーゲーティングに基づく低消費電力フィールドプログラマブルVLSI

    張山 昌論, 石原 翔太, 亀山 充隆

    研究報告組込みシステム（EMB）　2009　(1)　51-55　2009年1月6日

    出版者・発行元： 一般社団法人情報処理学会

    ISSN： 0919-6072

    詳細を見る 詳細を閉じる

    本稿はオーバーヘッドの小さい細粒度パワーゲーティングに基づくフィールドプログラマブル VLSI (FPVLSI） を提案する．非同期アーキテクチャはセルの稼働状態を容易に検出できるため，予め電源のＯＮ/OFFのタイミングを記`臆する必要がなく，シーケンサも必要としないため，小さなオーバーヘッドで細粒度パワーゲーティングの制御回路を構成できる．また，データ到着を予測することにより，パワーゲーティングによる遅延の増加と電源スイッチの無駄なスイッチングを無くすることができる． ASPLA 90 nm CMOS プロセスを用いて，提案 FPVLSI の試作を行った．稼働率が 20％ のとき，静的消費電力を 34％ に削減することができた．This paper presents a field-programmable VLSI (FPVLSI) based on fine-grain power gating with small overheads. The asynchronous architecture inherently has the information about the activity of a cell. This greatly reduces the area and power overheads of power gating control because a sequencer and a power-control-timing storage are not required. Detecting data arrival in advance prevents delay for wake-up and unnecessary power switching. The proposed architecture is fabricated in the ASPLA 90nm CMOS process with dual threshold voltages. When the utilization is 20%, the static power is reduced to 34%.

  32. 自律的細粒度パワーゲーティングに基づく低消費電力フィールドプログラマブルVLSI

    張山 昌論, 石原 翔太, 亀山 充隆

    電子情報通信学会技術研究報告. ICD, 集積回路　108　(375)　51-56　2009年1月6日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    本稿はオーバーヘッドの小さい細粒度パワーゲーティングに基づくフィールドプログラマブルVLSI(FPVLSI)を提案する.非同期アーキテクチャはセルの稼働状態を容易に検出できるため,予め電源のON/OFFのタイミングを記憶する必要がなく,シーケンサも必要としないため,小さなオーバーヘッドで細粒度パワーゲーティングの制御回路を構成できる.また,データ到着を予測することにより,パワーゲーティングによる遅延の増加と電源スイッチの無駄なスイッチングを無くすることができる.ASPLA 90nm CMOSプロセスを用いて,提案FPVLSIの試作を行った.稼働率が20%のとき,静的消費電力を34%に削減することができた.

  33. GPUを用いた画像処理の並列プログラミング

    田胡匡基, ウィシディスーリヤ ハシタ ムトゥマラ, 張山 昌論, 亀山 充隆

    第8回情報科学技術フォーラム(FIT), 2009　473-474　2009年

    出版者・発行元： FIT(電子情報通信学会・情報処理学会)運営委員会

  34. Interconnect-Aware High-Level Design Methodologies For Low-Power VLSIs

    Michitaka Kameyama, Masanori Hariyama

    The 12th International Symposium on Wireless Personal Multimedia Communications (WPMC’09)　2009年

  35. 強誘電体機能パスゲートを用いたマルチコンテクストフィールドプログラマブルVLSIの構成

    井戸端 紀彰, 石原 翔太, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. ICD, 集積回路　108　(28)　57-62　2008年5月13日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    マルチコンテクストFPGA(Field Programmable Gate Array)では,コンテクストを高速に切り替える為に複数のコンテクストプレーンを事前にチップ,内に記憶する必要がある.そのため,それを記憶するメモリの容量が膨大となり,面積,消費電力が増大する.この問題を解決するために,マルチコンテクストスイッチ(MC-switch)に演算と記憶を一体化することが可能な強誘電体機能パスゲートを用いる.強誘電体機能パスゲートを用いることで,従来のSRAMセルを用いたMC-switchに比べ,約86%のトランジスタ数でMC-switchを実現することが可能である.本稿では,その試作および評価結果を報告する.

  36. 再帰的計算に基づく3眼ステレオマッチングのVLSIアーキテクチャ

    丹治 慶太, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. ICD, 集積回路　108　(28)　63-67　2008年5月13日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    3次元計測のためのステレオビジョンでは,画像間の対応を高速かつ高信頼に求めることが必要となる.対応点探索の手法として,SAD(Sum of Absolute Differences)演算に基づく方法がある.SAD演算に基づく対応点探索では,SAD演算が膨大な回数行われるため計算量の減少が重要となる.本稿では,SAD間の共通の中間結果に着目した再帰的SADを提案する.また,一般的な2眼ステレオビジョンでは,オクルージョンなどにおいて誤差が生じる問題がある.この問題に対し,基線の異なる3台のカメラ対を用いることで信頼性の向上を図る.3眼ステレオビジョンでは計算量が増加する問題があるが,提案する再帰的SADアルゴリズムを用いることで2眼ステレオビジョンから計算量の増加をわずかとできることを明らかにする.さらに,提案する3眼ステレオビジョンアルゴリズムのVLSI化を指向したプロセッサアーキテクチャを示す.

  37. 再帰的計算に基づく３眼ステレオマッチングの VLSI アーキテクチャ

    丹治 慶太, 張山昌論, 亀山 充隆

    情報処理学会研究報告計算機アーキテクチャ（ARC）　2008　(39)　63-67　2008年5月6日

    出版者・発行元： 一般社団法人情報処理学会

    ISSN： 0919-6072

    詳細を見る 詳細を閉じる

    ３次元計測のためのステレオビジョンでは，画像間の対応を高速かつ高信頼に求めることが必要となる．対応点探索の手法として，SAD(Sum of Absolute Differences)演算に基づく方法がある．SAD 演算に基づく対応点探索では，SAD 演算が膨大な回数行われるため計算量の減少が重要となる．本稿では，SAD 間の共通の中間結果に着目した再帰的 SAD を提案する．また，一般的な２眼ステレオビジョンでは，オクルージョンなどにおいて誤差が生じる問題がある．この問題に対し，基線の異なる３台のカメラ対を用いることで信頼性の向上を図る．３眼ステレオビジョンでは計算量が増加する問題があるが，提案する再帰的 SAD アルゴリズムを用いることで２眼ステレオビジョンから計算量の増加をわずかとできることを明らかにする．さらに，提案する３眼ステレオビジョンアルゴリズムの VLSI 化を指向したプロセッサアーキテクチャを示す．This paper presents a processor architecture for high-speed and reliable trinocular stereo matching based on recursive computation of SAD (Sum of Absolute Differences) computation. The major disadvantage of the trinocular stereo matching is its large computational amount that is double of binocular stereo matching in typical approaches. This is because two SAD results are required to find the depth of a single pixel. To solve this problem, the intermediate results to merge the two SAD results are fully exploited. Moreover, the interconnectaware scheduling is proposed to obtain highly-parallel architecture.

  38. 強誘電体機能パスゲートを用いたマルチコンテクストフィールドプログラマブル VLSI の構成

    井戸端 紀彰, 石原 翔太, 張山昌論, 亀山 充隆

    情報処理学会研究報告計算機アーキテクチャ（ARC）　2008　(39)　57-62　2008年5月6日

    出版者・発行元： 一般社団法人情報処理学会

    ISSN： 0919-6072

    詳細を見る 詳細を閉じる

    マルチコンテクスト FPGA(Field Programmable Gate Array)では，コンテクストを高速に切り替える為に複数のコンテクストプレーンを事前にチップ内に記憶する必要がある．そのため，それを記憶するメモリの容量が膨大となり，面積，消費電力が増大する．この問題を解決するために，マルチコンテクストスイッチ(MC-switch)に演算と記憶を一体化することが可能な強誘電体機能パスゲートを用いる．強誘電体機能パスゲートを用いることで，従来の SRAM セルを用いた MC-switch に比べ，約 86％のトランジスタ数で MC-switch を実現することが可能である．本稿では，その試作および評価結果を報告する．Multi-Context FPGAs have multiple memory bits per configuration bit forming configuration planes for fast switching between contexts. Large amount of memory causes significant overhead in area and power consumption. In order to overcome the overhead, this paper presents a ferroelectric-based functional pass-gate that merges storage and switching functions for a multi-context switch (MC-switch). The transistor count of the proposed MC-switch is reduced to 86％ in comparison with that of a SRAM-based one. This paper reports the implementation and its result.

  39. 形状特徴を用いた人物抽出アルゴリズムとそのVLSIアーキテクチャ

    橋本 翔太, 佐々木 明夫, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. ICD, 集積回路　107　(382)　77-82　2007年12月6日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    本稿では車載ステレオカメラを用いて3次元情報および形状特徴を用いて人物を検出するアルゴリズムと,そのVLSIアーキテクチャを提案する.3次元計測は高速化を行う必要があるため,探索範囲を限定しエッジ特徴ベースでステレオマッチングを行う.また,メモリモジュールとPE間,およびPEとPE間のデータ転送を局所化するVLSIアーキテクチャを提案する.

  40. A Field-programmable VLSI based on an asynchronous bit-serial architecture (コンシューマエレクトロニクス)

    張山 昌論, 石原 翔太, 亀山 充隆

    映像情報メディア学会技術報告　31　(63)　83-87　2007年12月

    出版者・発行元： 映像情報メディア学会

    ISSN： 1342-6893

  41. 3次元情報を用いた車両検出アルゴリズムとそのVLSIアーキテクチャ

    山下 健策, 佐々木 明夫, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. ICD, 集積回路　107　(287)　5-9　2007年10月18日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    本稿では車載ステレオカメラを用いて3次元情報を取得し車両を検出するアルゴリズムと,そのVLSIアーキテクチャを提案する.3次元計測は高速化を行う必要があるため,探索範囲を限定した特徴ベースステレオマッチングを行う.画像処理を列ベースのアルゴリズムに基づき処理することにより,メモリモジュールとPE間,およびPEとPE間のデータ転送を局所化するVLSIアーキテクチャを提案する.

  42. データ圧縮に基づく画像処理VLSIアーキテクチャとその応用

    吉田 恒, 小林 康浩, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. ICD, 集積回路　107　(287)　11-14　2007年10月18日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    並列画像処理プロセッサ実現を高速かつ低消費電力で実現するためには,メモリモジュールとプロセッサ間の並列データ転送のための配線数を減らすことが重要となる.本研究では,差分を用いた画像圧縮法により,性能を低下させず配線数を削減するアーキテクチャを検討する.ステレオビジョンVLSIの例を用いて評価を行ったところ,処理速度一定条件下で配線数を25%削減できた.

  43. C-12-11 細粒度アーキテクチャに基づくフィールドプログラマブルVLSIの開発(C-12.集積回路B(ディジタル),一般講演)

    張山 昌論, 亀山 充隆

    電子情報通信学会ソサイエティ大会講演論文集　2007　(2)　66-66　2007年8月29日

    出版者・発行元： 一般社団法人電子情報通信学会

  44. 強誘電体機能パスゲートを用いたマルチコンテクストFPGAのアーキテクチャ

    中谷 好博, 張山 昌論, 亀山 充隆

    映像情報メディア学会技術報告　30　(65)　1-6　2006年12月14日

    出版者・発行元： 映像情報メディア学会

    ISSN： 1342-6893

  45. 最適スケジューリングに基づく3眼ステレオビジョンVLSIプロセッサの構成

    横山 直人, 張山 昌論, 亀山 充隆

    映像情報メディア学会技術報告　30　(65)　55-60　2006年12月14日

    出版者・発行元： 映像情報メディア学会

    ISSN： 1342-6893

  46. 最適スケジューリングに基づく3眼ステレオビジョンVLSIプロセッサの構成

    横山 直人, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. ICD, 集積回路　106　(425)　55-60　2006年12月7日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    リアルワールドの環境認識のためには,高速かつ高信頼な3次元情報の取得が重要となる.典型的な3次元計測の手法として画像間の対応付けに基づくステレオビジョンがある.本稿では,対応点探索の高信頼化と計算量減少を両立する3眼ステレオマッチングアルゴリズムを提案する.複数のウィンドウサイズを段階的に用いることで対応点の信頼性を高め,計算量減少のために,重複のないウィンドウを用いる.また,3眼ステレオマッチングにおいて演算器高稼働率を実現できるウィンドウ並列・ピクセル並列スケジューリングに基づくプロセッサアーキテクチャを提案する.0.18μmCMOSプロセスでの設計を通して評価を行っている.

  47. 強誘電体機能パスゲートを用いたマルチコンテクストFPGAのアーキテクチャ

    中谷 好博, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. ICD, 集積回路　106　(425)　1-6　2006年12月7日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    マルチコンテクストFPGA (Field Programmable Gate Array)では、コンテクストを高速に切り替える為に複数のコンテクストプレーンを事前にチップ内に記憶する必要がある。そのため、それを記憶するメモリの容量が膨大となり、面積、消費電力が増大する。この問題を解決するために、マルチコンテクストスイッチ(MC-switch)に演算と記憶を一体化することが可能な強誘電体機能パスゲートを用いる。強誘電体機能パスゲートを用いることで、従来のSRAMセルを用いたMC-switchに比べ、約86%のトランジスタ数でMC-switchを実現することが可能である。

  48. 画像処理プロセッサのための最適メモリアロケーション

    張山昌論, 小林 康浩, 亀山 充隆

    情報処理学会研究報告計算機アーキテクチャ（ARC）　2006　(62)　95-100　2006年6月9日

    出版者・発行元： 一般社団法人情報処理学会

    ISSN： 0919-6072

    詳細を見る 詳細を閉じる

    画像処理プロセッサの設計においては，簡単な総合結合網で並列アクセスを可能とするメモリシステムの設計が重要となる．本稿では，メモリ・演算器間の通信を局所化したロジックインメモリアーキテクチャを対象とした最適設計法を提案する．ロジックインメモリアーキテクチヤでは，使用されるメモリモジュール数に比例して，ハードウェア員が増加する．本稿では，処理時間制約下でメモリモジュール数を最小化するメモリアロケーション手法を提案する．One major issue in designing image processors is to design a memory system that supports parallel access with a simple interconnection network. This paper presents an efficient memory allocation to minimize the number of memory modules and processing elements with a parallel access capability based on regularity of window-type image processing.

  49. 画像処理プロセッサのための最適メモリアロケーション

    張山 昌論, 小林 康浩, 亀山 充隆

    電子情報通信学会技術研究報告. ICD, 集積回路　106　(92)　95-100　2006年6月1日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    画像処理プロセッサの設計においては,簡単な総合結合網で並列アクセスを可能とするメモリシステムの設計が重要となる.本稿では,メモリ・演算器間の通信を局所化したロジックインメモリアーキテクチャを対象とした最適設計法を提案する.ロジックインメモリアーキテクチャでは,使用されるメモリモジュール数に比例して,ハードウェア量が増加する.本稿では,処理時間制約下でメモリモジュール数を最小化するメモリアロケーション手法を提案する.

  50. ウィンドウ並列・ピクセル並列アーキテクチャに基づくステレオビジョンプロセッサ

    横山 直人, 張山 昌論, 小林 康浩, 亀山 充隆

    映像情報メディア学会技術報告　30　(8)　43-46　2006年1月26日

    出版者・発行元： 映像情報メディア学会

    ISSN： 1342-6893

  51. 多値・二値ハイブリッドコンテクストスイッチング信号を用いたマルチコンテクストFPGAのアーキテクチャ

    中谷 好博, 張山 昌論, 亀山 充隆

    映像情報メディア学会技術報告　30　(8)　37-42　2006年1月26日

    出版者・発行元： 映像情報メディア学会

    ISSN： 1342-6893

  52. ウィンドウ並列・ピクセル並列アーキテクチャに基づくステレオビジョンプロセッサ

    横山 直人, 張山 昌論, 小林 康浩, 亀山 充隆

    電子情報通信学会技術研究報告. ICD, 集積回路　105　(569)　43-46　2006年1月19日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    リアルワールドの環境認識のためには, 高速かつ高信頼な3次元情報の取得が重要となる. 典型的な3次元計測の手法として画像間の対応付けに基づくステレオビジョンがある. 本稿では, 対応点探索の高信頼化と計算量減少を両立するアルゴリズムを提案する. 高信頼化のために, 複数のウィンドウサイズを用いて段階的に対応点の信頼性を高める. 計算量減少のために, 重複のないウィンドウを用いる. また, 演算器高稼働率を実現できるウィンドウ並列・ピクセル並列スケジューリングに基づくプロセッサアーキテクチャを提案する. FPGAでの実装では汎用プロセッサ(Pentium4@2GHz)の約80倍の高速化が図れている.

  53. Low-Power Field-Programmable VLSI Using Multiple Supply Voltages

    CHONG Weisheng, HARIYAMA Masanori, KAMEYAMA Michitaka

    IEICE transactions on fundamentals of electronics, communications and computer sciences　88　(12)　3298-3305　2005年12月1日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0916-8508

    詳細を見る 詳細を閉じる

    A low-power field-programmable VLSI (FPVLSI) is presented to overcome the problem of large power consumption in field-programmable gate arrays (FPGAs). To reduce power consumption in routing networks, the FPVLSI consists of cells that are based on a bit-serial pipeline architecture which reduces routing block complexity. Moreover, a level-converter-less multiple-supply-voltage scheme using dynamic circuits is proposed, where the cells in non-critical paths use a low supply voltage for low power under a speed constraint. The FPVLSI is evaluated based on a 0.18-μm CMOS design rule. The power consumption of the FPVLSI using multiple supply voltages is reduced to 17% or less compared to that of the static-circuit-based FPVLSI using multiple supply voltages.

  54. 低消費電力LSI設計のための規則性に基づく電源電圧割り当て

    山寺 茂雄, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告　104　(709)　1-6　2005年3月11日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    本稿では, 演算器の消費電力削減のための複数電源電圧方式と配線消費電力削減のための演算器間の相互結合網の簡単化を統合した設計法を提案する.相互結合網の簡単化のために, データフローグラフ上のエッジが演算器間でのデータ転送に対応することに着目する.エッジで接続された2つのノード(起点ノード, 終点ノード)の演算器タイプにしたがって, データ転送の種類を分類する.データ転送の種類が同一であるデータ転送, すなわち, 起点・終点ノードの演算器タイプが同じデータ転送ではすべての起点ノードを同一の演算器に, かつ, すべての終点ノードを同一の演算器に割り当てることにより, それらの演算器間の配線を共有できる.さらに, 大規模問題を高速に解くために遺伝的アルゴリズムに基づく解法を提案する.

  55. Novel switch-block architecture using reconfigurable context memory for multi-context FPGAs

    W. Chong, M. Hariyama, M. Kameyama

    International Workshop on Applied Reconfigurable Computing,Portugal　2005年

  56. Architecture of a Multi-Context FPGA Using Reconfigurable Context Memory

    Weisheng CHONG, Sho Ogata, Masanori HARIYAMA, Michitaka KAMEYAMA

    Proc. International Parallel and Distributed Processing Symposium　2005年

    DOI： 10.1109/IPDPS.2005.112 　

  57. Field-Programmable VLSI Based on a Bit-Serial Fine-Grain Architecture

    HARIYAMA Masanori, CHONG Weisheng, KAMEYAMA Michitaka

    IEICE transactions on electronics　87　(11)　1897-1902　2004年11月1日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0916-8524

    詳細を見る 詳細を閉じる

    This paper presents a novel architecture to solve two problems of existing FPGAs : the large delay and area due to complex programmable switch blocks, and the large area due to coarse-grain logic blocks that are underutilized to a great degree. A mesh-connected cellular array based on a bit-serial pipeline architecture is introduced to minimize complexity of switch blocks. A fine-grain logic block architecture with a functionality of a bit-serial adder is presented to minimize the number of inputs and outputs of the logic block since increase in the number of inputs and outputs directly increases the complexity of a switch block. For an area-efficient design, the logic block is implemented based on a hybrid of a programmable logic gate and a dedicated carry logic. The hybrid architecture allows us to use a small lookup table to implement the logic gate. Moreover, the carry logic uses a functional pass-gate that merges both logic and storage functions compactly. The performance of the fine-grain field-programmable VLSI (FPVLSI) is evaluated to be more than 2 times higher than that of a coarse-grain FPVLSI.

  58. 複数電源電圧を用いた低消費電力フィｰルドプログラマブルVLSI

    Chong Wei Sheng, 張山 昌論, 亀山 充隆

    映像情報メディア学会技術報告　28　(49)　17-22　2004年9月10日

    出版者・発行元： 映像情報メディア学会

    ISSN： 1342-6893

  59. 最適スケジュｰリングに基づくステレオビジョンVLSIプロセッサ

    張山 昌論, 亀山 充隆

    映像情報メディア学会技術報告　28　(49)　11-15　2004年9月10日

    出版者・発行元： 映像情報メディア学会

    ISSN： 1342-6893

  60. 複数電源電圧を用いた低消費電力フィールドプログラマブルVLSI

    Chong Wei Sheng, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. ICD, 集積回路　104　(288)　17-22　2004年9月3日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    This paper proposes a low-power field-programmable VLSI processor (FPVLSI) to overcome the problem of large power consumption in field-programmable gate arrays (FPGAs). Large power consumption in FPGAs is mainly caused by complex routing networks. To reduce the complexity of routing networks, an area-efficient bit-serial pipeline architecture is introduced in the FPVLSI. A fine-grain supply-voltage-control scheme is proposed where a supply voltage of each logic block is programmable. To realize the scheme in an area-efficient way, a level-converter-less logic block using dynamic circuits is presented. The FPVLSI is evaluated based on a 0.18-^m CMOS design rule. The power consumption of the FPVLSI is reduced to 40% compared to that of the FPGA.

  61. 最適スケジューリングに基づくステレオビジョンVLSIプロセッサ

    張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. ICD, 集積回路　104　(288)　11-15　2004年9月3日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    ステレオビジョンにおいては,画像間の対応点を正確かつ高速に求めることが要求される.そこで,信頼性の高い対応点探索の手法として,SADグラフの最小値のユニーク性に基づきSAD演算のためのウィンドウサイズを適応的に変化させるアルゴリズムを提案する.また,計算量を減少するために,参照ウィンドウの位置情報を用いて適応的に候補ウィンドウを限定する手法を導入する.この手法においては,単一の参照点に対してだけ処理を行うと,候補ウィンドウ数が参照点の座標に依存して変化する問題がある.そこで,複数の参照ウィンドウの組み合わせに対して並列に対応点探索を行うことにより,候補ウィンドウ数を一定にし,演算器稼働率を100%にできるスケジューリング及びアーキテクチャを提案する.

  62. SC-11-16 強誘電体デバイスを用いた細粒度フィールドプログラマブルVLSI(SC-11.新概念VLSI : 先進アーキテクチャ,新回路,デバイス技術)

    張山 昌論, 大澤 尚学, 亀山 充隆

    電子情報通信学会総合大会講演論文集　2004　(2)　"S-81"-"S-82"　2004年3月8日

    出版者・発行元： 一般社団法人電子情報通信学会

  63. 階層的並列メモリアクセスに基づくステレオマッチングVLSIプロセッサ

    佐々木 悠, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. VLD, VLSI設計技術　103　(703)　1-6　2004年3月5日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    本稿では,適応的にSAD(Sum of Absolute Difference)演算のウィンドウサイズを変えることにより高信頼性を実現するステレオマッチングアルゴリズムを提案する.計算量を減少するために,階層的に画像の解像度を高めながらマッチングを行う.そのVLSI化においては,メモリ・演算器間の相互結合網の複雑さを解消するロジックインメモリアーキテクチャ,及び,任意のサンプリング間隔に対して最小のメモリモジュールで並列メモリアクセスを実現する周期的メモリアロケーションを提案する.

  64. ビットシリアルパイプラインアーキテクチャに基づくフィールドプログラマブルVLSIプロセッサの設計

    大澤尚学, 坂本 修, 張山昌論, 亀山 充隆

    情報処理学会研究報告システムLSI設計技術（SLDM）　2003　(105)　145-149　2003年10月23日

    出版者・発行元： 一般社団法人情報処理学会

    ISSN： 0919-6072

    詳細を見る 詳細を閉じる

    本稿では，FPGAの性能を越える，２次元セルラアレーとビットシリアルパイプラインアーキテクチャに基づくフィールドプログラマブルVLSI（FPVLSI）を提案する．コントロール/データフローグラフ（CDFG）の構造を直接FPVLSIにマッピングする直接アロケーションにより相互結合網が簡単化する．さらに，セル間接続を４近傍のセルに限定し，１ビットのスイッチブロックを用いることにより，FPGAにおいて問題であった配線ボトルネックを解消する．また，ビットシリアルパイプラインアーキテクチャに基づくセルにより，語長に依存しない高稼働率を達成する．本提案のFPVLSIは典型的な構造のFPGAに比べ，13倍の性能を達成した．This paper presents a field programmable VLSI processor (FPVLSI) based on bit-serial pipeline architecture that reduces complexity of a programmable interconnection network. The direct allocation of a control/data flow graph (CDFG) is employed where only a single node in a CDFG is mapped into a single cell so that the interconnection complexity is greatly reduced. Two-dimensional mesh network and bit-serial pipeline architecture also reduces the complexity of switch blocks. The FPVLSI with 64 cells is designed in a 0.18μm CMOS design rule. The performance of the FPVLSI is evaluated to be 13 times higher than that of the conventional FPGA in a typical application.

  65. 再帰的演算に基づくステレオマッチングVLSIプロセッサのアーキテクチャ

    三浦 清志, 張山昌論, 亀山 充隆

    情報処理学会研究報告システムLSI設計技術（SLDM）　2003　(105)　117-122　2003年10月23日

    出版者・発行元： 一般社団法人情報処理学会

    ISSN： 0919-6072

    詳細を見る 詳細を閉じる

    ３次元計測のためのステレオビジョンでは，画像間の対応を高速に求めることが重要となる．対応点探索の手法として，SAD(sum of Absolute Differences)演算に基づく方法がある．本稿では，SAD演算の中間結果を再利用することにより計算量を最小化するアルゴリズムを提案する．さらに，相互結合網の複雑さを最小化するアロケーションに基づくアーキテクチャを提案する．0.18μｍCMOS設計ルールを用いて設計した場合，汎用プロセッサを用いた処理と比較して5000倍以上の高速化が達成できることを明らかにする．High-speed correspondence matching is essential for stereo vision. A typical method for correspondence matching is one based on SAD (Sum of Absolute Differences) computation. This paper presents a stereo matching algorithm that minimizes the computational amount by re-using the intermediate results of SADs. A VLSI processor architecture is also proposed based on an optimal allocation that minimizes the complexity of the interconnection network. As a result, the performance of the VLSI processor becomes 500times faster than that of a general-purpose processor.

  66. 再帰的演算に基づくステレオマッチングVLSIプロセッサのアーキテクチャ

    三浦 清志, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. DSP, ディジタル信号処理　103　(380)　25-30　2003年10月17日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    3次元計測のためのステレオビジョンでは,画像間の対応を高速に求めることが重要となる.対応点探索の予法として,SAD(Sum of Absolute Differences)演算に基づく方法がある.本稿では.SAD演算の中間結果を再利用することにより計算量を最小化するアルゴリズムを提案する.さらに,相互結合網の複雑さを最小化するアロケーションに基づくアーキテクチャを提案する.0.18μmCMOS設計ルールを用いて設計した場合,汎用プロセッサを用いた処理と比較して5000倍以上の高速化が達成できることを明らかにする.

  67. ビットシリアルパイプラインアーキテクチャに基づくフィールドプログラマブルVLSIプロセッサの設計

    大澤 尚学, 坂本 修, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. DSP, ディジタル信号処理　103　(380)　53-57　2003年10月17日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    本稿では,FPGAの性能を超える,2次元セルラアレーとビットシリアルパイプラインアーキテクチャに基づくフイールドプログラマブルVLSI(FPVLSI)を提案する.コントロール/データフローグラフ(CDFG)の構造を直接FPVLSIにマッピングする直接アロケーションにより相互結合網が簡単化する.さらに,セル間接続を4近傍のセルに限定し,1ビットのスイッチブロックを用いることにより,FPGAにおいて問題であった配線ボトルネックを解消する.また,ビットシリアルパイプラインアーキテクチャに基づくセルにより,語長に依存しない高稼働率を達成する.本提案のFPVLSIは典型的な構成のFPGAに比べ,13倍の性能を達成した.

  68. C-12-3 メモリベーストセルを用いた高性能フィールドプログラマブル VLSI プロセッサのアーキテクチャ

    大澤 尚学, 張山 昌論, 亀山 充隆

    電子情報通信学会ソサイエティ大会講演論文集　2003　(2)　78-78　2003年9月10日

    出版者・発行元： 一般社団法人電子情報通信学会

  69. C-12-4 Low Power Field Programmable VLSI Processor Using Multiple Supply Voltages

    CHONG Wei Sheng, HARIYAMA Masanori, KAMEYAMA Michitaka

    電子情報通信学会ソサイエティ大会講演論文集　2003　(2)　79-79　2003年9月10日

    出版者・発行元： 一般社団法人電子情報通信学会

  70. C-12-5 メモリベーストセルを用いたフィールドプログラマブル VLSI プロセッサの設計と評価

    大澤 尚学, 張山 昌論, 亀山 充隆

    電子情報通信学会総合大会講演論文集　2003　(2)　74-74　2003年3月3日

    出版者・発行元： 一般社団法人電子情報通信学会

  71. 遺伝的アルゴリズムに基づく低消費電力VLSIプロセッサのハイレベルシンセシス

    青山 哲也, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. DSP, ディジタル信号処理　102　(399)　25-31　2002年10月17日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    VLSIプロセッサの動作周波数・集積度の向上に伴い,消費電力の増大が深刻な問題となっている.時間・面積制約下での消費エネルギー最小化問題に対して,整数計画法に基づく手法が提案されているが,大規模問題に対して計算時間が膨大となる問題がある.そこで,本稿では遺伝的アルゴリズムに基づく高速探索法を提案する.本アルゴリズムでは,データフローグラフのカットセットに基づく交叉による致死遺伝子の抑制,及び遺伝的アルゴリズムと局所探索の融合により効率良く探索を行うことができる.種々の大規模問題に対する実験結果より,最適解と同程度の解を求められることを示す.

  72. C-12-14 再帰的計算に基づくステレオマッチングとそのVLSI化

    三浦 清志, 張山 昌論, 亀山 充隆

    電子情報通信学会ソサイエティ大会講演論文集　2002　(2)　80-80　2002年8月20日

    出版者・発行元： 一般社団法人電子情報通信学会

  73. C-12-15 データフローグラフの規則性に基づくフィールドプログラマブルVLSIプロセッサ用ハイレベルシンセシス

    大澤 尚学, 張山 昌論, 亀山 充隆

    電子情報通信学会ソサイエティ大会講演論文集　2002　(2)　81-81　2002年8月20日

    出版者・発行元： 一般社団法人電子情報通信学会

  74. ビットシリアル演算セルに基づくフィールドプログラマブルVLSIプロセッサの構成

    大澤 尚学, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. ICD, 集積回路　102　(274)　1-6　2002年8月16日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    専用プロセッサをフルカスタムよりも安価に実現する方式として,FPGAに基づく方式がある.FPGAでは,汎用性のためにスイッチブロックがクロスバスイッチ構造をとっているため,その面積と遅延が大きくなり,フルカスタムに基づく方式に比べ処理性能が低くなるという問題がある.本稿では,2次元メッシュ網とビットシリアルアーキテクチャによりFPGAの性能を遥かに超えるフィールドプログラマブルVLSI(FPVLSI)を提案する.1bitの演算器と,隣接セル間に接続を限定した1bitのスイッチブロックにより,スイッチブロックの問題を解決した高並列セルアレイを実現する.また,ビットシリアルアーキテクチャに基づく演算セルを効率よく構成するため,シフトレジスタ構造を用いたビットシリアル演算セルを提案する.ビットシリアルアーキテクチャでは処理が1bitずつ順に行われるという規則性に着目することにより,ビットシリアル演算セルをメモリモード,ワンホットカウンタを用いた制御部モード,ルックアップテーブルを用いたALUモードのいずれかのモードで用いることができる.その結果,セルを小面積で実現でき,高並列なセルアレイを構成できる.

  75. ビットシリアル演算セルに基づくフィールドプログラマブルVLSIプロセッサの構成

    大澤 尚学, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス　102　(272)　1-6　2002年8月16日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    専用プロセッサをフルカスタムよりも安価に実現する方式として,FPGAに基づく方式がある.FPGAでは,汎用性のためにスイッチブロックがクロスバスイッチ構造をとっているため,その面積と遅延が大きくなり,フルカスタムに基づく方式に比べ処理性能が低くなるという問題がある.本稿では,2次元メッシュ網とビットシリアルアーキテクチャによりFPGAの性能を遥かに超えるフィールドプログラマブルVLSI(FPVLSI)を提案する.1bitの演算器と,隣接セル間に接続を限定した1bitのスイッチブロックにより,スイッチブロックの問題を解決した高並列セルアレイを実現する.また,ビットシリアルアーキテクチャに基づく演算セルを効率よく構成するため,シフトレジスタ構造を用いたビットシリアル演算セルを提案する.ビットシリアルアーキテクチャでは処理が1bitずつ順に行われるという規則性に着目することにより,ビットシリアル演算セルをメモリモード,ワンホットカウンタを用いた制御部モード,ルックアップテーブルを用いたALUモードのいずれかのモードで用いることができる.その結果,セルを小面積で実現でき,高並列なセルアレイを構成できる。

  76. C-12-18 低消費電力VLSIプロセッサのハイレベルシンセンスとその解法

    青山 哲也, 張山 昌論, 亀山 充隆

    電子情報通信学会総合大会講演論文集　2002　(2)　100-100　2002年3月7日

    出版者・発行元： 一般社団法人電子情報通信学会

  77. 低消費電力VLSIプロセッサのハイレベルシンセシスと高速解法

    張山 昌論, 青山 哲也, 亀山 充隆

    電子情報通信学会技術研究報告. VLD, VLSI設計技術　101　(695)　25-31　2002年3月1日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    モバイルコンピューティング・通信機器の普及によりVLSIプロセッサの低消費電力化が重要な問題となっている.しかしながら,低消費電力化のための上位レベルでの系統的なVLSIプロセッサの構成理論はほとんど報告されていない.本稿では,複数電源電圧を用いた消費エネルギー最小化問題を整数計画問題を用いて定式化する.また,遺伝的アルゴリズムに基づく高速解法について述べる.探索を効率よく行うために,データフローグラフのカットセットを用いることにより致死遺伝子の発生を抑制できる交叉法を提案する.

  78. Optical Flow Extraction Based on Reuse of Intermediate Results and VLSI Implementation

    M. Hariyama, M. Kameyama

    Proc. SICE2002　2366-2369　2002年

  79. Architecture of a Field-Programmable VLSI Processor Using Memory-Based Cells

    N. Ohsawa, M. Hariyama, M. Kameyama

    Proc. SICE2002　2370-2373　2002年

  80. VLSI Computing and System Integration for Real-World Applications

    Michitaka Kameyama, Masanori Hariyama

    2002 International Symposium on New Paradigm VLSI Computing　13-16　2002年

  81. 周期的メモリアロケーションに基づく画像処理VLSIプロセッサの構成

    張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. ICD, 集積回路　101　(386)　9-14　2001年10月19日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    高並列な画像処理VLSIプロセッサの設計においては、最小のハードウェア量で並列アクセスを可能とするメモリシステムが望まれる.そのためには, メモリモジュール数最小・メモリ容量最小を指向した並列アクセスのための最適メモリアロケーションが重要となる.総当たり的探索では最適アロケーションを求めるための探索空間が膨大になるという問題を解決するために, 画像全体のアロケーションが, 部分画像のアロケーションの繰り返しで表されるような, 周期的メモリアロケーションに着目し, 探索空間を限定する方法を提案する.高安全自動車用の画像処理(道路抽出, ステレオビジョン)のためのVLSIプロセッサヘ提案手法を適用し, その有用性を明らかにしている.

  82. 高性能ステレオビジョンVLSIプロセッサとその応用

    張山 昌論, 竹内 俊樹, 亀山 充隆

    電子情報通信学会技術研究報告. ICD, 集積回路　101　(266)　39-44　2001年8月17日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    リアルワールド応用の基本処理である3次元計測の典型的手法であるステレオビジョンでは, 画像間の対応点を正確かつ高速に求めることが要求される.筆者らは, 信頼性の高い対応点探索の手法として, SAD(Sum of Absolute Differences)演算のウィンドウサイズを適応的に変化させるアルゴリズムとそれに適合したプロセッサアーキテクチャを提案している.本稿では, ゲートアレイとFPGA(Field Programmable Gate Array)の特性を併せ持つMBA(Module-Based Array)デバイスを用いてステレオビジョンVLSIプロセッサを試作した結果を述べる.

  83. 高性能フィールドプログラマブルVLSIプロセッサのアーキテクチャ

    大澤 尚学, 張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス　101　(247)　23-30　2001年7月27日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    リアルワールド応用においては, 計算量の多い知能アルゴリズムを高速に処理できる専用プロセッサの開発が望まれている.専用プロセッサを容易に開発する方式として, FPGAの有用性が知られている.しかしながらFPGAでは, 汎用性のために配線モジュールがクロスバスイッチ構造, 演算モジュールがメモリ構造をとっているため, 各モジュールの面積と遅延が大きくなる問題がある.本稿では, 隣接PE間転送に基づくPEアレイアーキテクチャとコントロール/データフローグラフ(CDFG)の直接アロケーションに基づくフィールドプログラマブルVLSI(FPVLSI)を提案し, 従来のFPGAに比べ大幅な高性能化を達成できることを示す.

  84. 2P1-N3 高性能ステレオビジョンVLSIプロセッサの試作(46. 知能ロボットシステム用高性能プロセッサ)

    竹内 俊樹, 張山 昌論, 亀山 充隆

    ロボティクス・メカトロニクス講演会講演概要集　2001　65-65　2001年6月8日

    出版者・発行元： 一般社団法人日本機械学会

  85. C-12-21 データフローグラフの直接マッピングに基づくフィールドプログラマブルVLSIの構成

    大澤 尚学, 張山 昌論, 亀山 充隆

    電子情報通信学会総合大会講演論文集　2001　(2)　116-116　2001年3月7日

    出版者・発行元： 一般社団法人電子情報通信学会

  86. 時間 面積制約下での消費エネルギー最小化のためのハイレベルシンセシス

    張山昌論, 青山 哲也, 亀山 充隆

    電子情報通信学会ソサイエティ大会講演論文集, 2001　68-68　2001年

    出版者・発行元： 一般社団法人電子情報通信学会

  87. An FPGA-Oriented Motion-Stereo Processor with a Simple Interconnection Network for Parallel Memory Access

    LEE Seunghwan, HARIYAMA Masanori, KAMEYAMA Michitaka

    IEICE transactions on information and systems　83　(12)　2122-2130　2000年12月1日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0916-8532

    詳細を見る 詳細を閉じる

    In designing a field-programmable gate array(FPGA)-based processor for motion stereo, a parallel memory system and a simple interconnection network for parallel data transfer are essential for parallel image processing. This paper, firstly, presents an FPGA-oriented hierarchical memory system. To reduce the bandwidth requirement between an on-chip memory in an FPGA and external memories, we propose an efficient scheduling:Once pixels are transferred to the on-chip memory, operations associated with the data are consecutively performed. Secondly, a rectangular memory allocation is proposed which allocates pixels to be accessed in parallel onto different memory modules of the on-chip memory. Consequently, completely parallel access can be achieved. The memory allocation also minimizes the required capacity of the on-chip memory and thus is suitable for FPGA-based implementation. Finally, a functional unit allocation is proposed to minimize the complexity between memory modules and functional units. An experimental result shows that the performance of the processor becomes 96 times higher than that of a 400MHz Pentium II.

  88. 高性能軌道計画VLSIプロセッサと高安全知能自動車への応用 (特集 新アーキテクチャLSI技術および一般)

    張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告　100　(30)　25-31　2000年4月28日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    運転中の危険を自律的に検出し運転者に警報を与えるシステムを実現するためには, 安全な走行軌道の存在を高速にチェックするための軌道計画が重要となる.軌道計画においては, 膨大なリアルワールド3次元情報を高速に処理するため, 並列VLSIプロセッサの開発が重要となる.並列VLSIプロセッサの高性能化においては, メモリ・演算器間の転送ボトルネックのない構成が重要となる.本稿では, メモリと演算器の一体化により転送ボトルネックを解消するロジックインメモリアーキテクチャに基づく軌道計画VLSIプロセッサを提案する.

  89. 周期的メモリアロケーションの最適化に基づくステレオビジョンVLSIプロセッサ

    張山 昌論, 亀山 充隆

    電子情報通信学会総合大会講演論文集　2000　(2)　120-120　2000年3月7日

    出版者・発行元： 一般社団法人電子情報通信学会

  90. 1A1-50-066 ボール軌道予測 VLSI プロセッサの最適設計とその FPGA による実現

    風間 英樹, 張山 昌論, 亀山 充隆

    ロボティクス・メカトロニクス講演会講演概要集　2000　38-38　2000年

    出版者・発行元： 一般社団法人日本機械学会

    詳細を見る 詳細を閉じる

    リアルワールド応用においては, 運動物体が将来どのような位置軌道をとるかを予測する, 軌道予測が重要な基礎技術となる。運動物体軌道予測の一例として, 動いているボールの軌道を予測し, 捕球するシステムをとりあげる。このようなシステムにおいては, ボール抽出の処理時間が膨大となるという問題点がある。そこで, ボール抽出を高速に行うVLSIプロセッサの最適設計法とそのFPGAによる実現について述べる。

  91. 1A1-50-068 高信頼ステレオマッチングとその VLSI 化

    張山 昌論, 竹内 俊樹, 亀山 充隆

    ロボティクス・メカトロニクス講演会講演概要集　2000　38-38　2000年

    出版者・発行元： 一般社団法人日本機械学会

    詳細を見る 詳細を閉じる

    ステレオビジョンにおいては, 信頼性が高い対応点探索が重要となる。テンプレートマッチングに基づく対応点探索において, 信頼性を高めるためには適切なウィンドウサイズの決定が重要となる。本稿では, ウィンドウサイズを変化させた場合の類似度の履歴に基づき最も信頼性の高い候補点を選択するアルゴリズムを提案する。さらに, ウィンドウサイズ可変対応点探索に適合するVLSIアーキテクチャを提案する。

  92. 1A1-50-067 距離変換に基づくロボットマニピュレータ障害物回避 VLSI プロセッサ

    山口 文武, 張山 昌論, 亀山 充隆

    ロボティクス・メカトロニクス講演会講演概要集　2000　38-38　2000年

    出版者・発行元： 一般社団法人日本機械学会

    詳細を見る 詳細を閉じる

    障害物回避は, 自律的に作業を遂行する知能ロボットを実現するための基本的な処理である。障害物回避軌道の計画においては, 通常, 膨大な数の回避軌道の候補点に対して衝突チェックを行うため, 処理時間が膨大となる。本稿では, 障害物から離れた候補点が回避軌道となる可能性が高いことに着目し, 計算量を大幅に減少するアルゴリズムと, そのVLSIアーキテクチャについて述べる。

  93. Collision Detection VLSI Processor for Intelligent Vehicles Using a Hierarchically-Content-Addressable Memory

    HARIYAMA Masanori, SASAKI Kazuhiro, KAMEYAMA Michitaka

    IEICE transactions on electronics　82　(9)　1722-1729　1999年9月25日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0916-8524

    詳細を見る 詳細を閉じる

    High-speed collision detection is important to realize a highly-safe intelligent vehicle. In collision detection, high-computational power is required to perform matching operation between discrete points on surfaces of a vehicle and obstacles in real-world environment. To achieve the highest performance, a hierarchical matching scheme is proposed based on two representations: the coarse representation and the fine representation. A vehicle is represented as a set of rectangular solids in the fine representation (fine rectangular solids), and the coarse representation, which is also a set of rectangular solids, is produced by enlarging the fine representation. If collision occurs between an obstacle discrete point and a rectangular solid in the coarse representation (coarse rectangular solid), then it is sufficient to check the only fine rectangular solids contained in the coarse one. Consequently, checks for the other fine rectangular solids can be omitted. To perform the hierarchical matching operation in parallel, a hierarchically-content-addressable memory (HCAM) is proposed. Since there is no need to perform matching operation in parallel with fine rectangular solids contained in different coarse ones, the fine ones are mapped onto a matching unit. As a result, the number of matching units can be reduced without decreasing the performance. Under the condition of the same execution time, the area of the HCAM is reduced to 46.4% in comparison with that of the conventional CAM in which the hierarchical matching scheme is not used.

  94. C-12-36 高安全自動車用並列軌道計画VLSIプロセッサアーキテクチャ

    澤田 昌之, 張山 昌論, 亀山 充隆

    電子情報通信学会総合大会講演論文集　1999　(2)　134-134　1999年3月8日

    出版者・発行元： 一般社団法人電子情報通信学会

  95. C-12-23 チップ内通信用データ圧縮VLSIアーキテクチャ

    張山 昌論, 亀山 充隆

    電子情報通信学会総合大会講演論文集　1999　(2)　121-121　1999年3月8日

    出版者・発行元： 一般社団法人電子情報通信学会

  96. 自動車と障害物の階層的表現に基づく高性能衝突チェックVLSIプロセッサの構成

    佐々木 和宏, 張山 昌論, 亀山 充隆

    電子情報通信学会総合大会講演論文集　1998　(2)　139-139　1998年3月6日

    出版者・発行元： 一般社団法人電子情報通信学会

  97. 面積・時間積最小化に基づく知能集積システム用VLSIプロセッサの設計とその応用

    張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. DSP, ディジタル信号処理　96　(301)　65-70　1996年10月18日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    知能集積システムの典型例である高安全自動車のための衝突チェックVLSIプロセッサでは, 自動車と障害物の空間占有情報の照合と座標変換の処理時間が膨大になるという問題があった. 本稿で提案するVLSIプロセッサにおいては, 自動車の空間座標情報を固定的に連想メモリ(CAM)に記憶し照合を高並列に行なう. また, 複数の座標変換演算要素(PE)により座標変換が並列に行なわれる. CAM及びPEの稼働率を100%にするという条件で, 面積制約下での演算遅れ時間最小化問題は, CAM及びPEの面積・時間積最小化に帰着されることに着目し, 並列構造VLSIプロセッサの最適設計法を提案する. 面積・時間積の最小化を達成するために高性能読出し専用CAMとビットシリアルパイプラインに基づくPEを用いるアーキテクチャを考案している.

  98. 階層的障害物表現に基づく高安全自動車用VLSIプロセッサの構成

    亀山 充隆, 張山 昌論

    電子情報通信学会ソサイエティ大会講演論文集　1996　(2)　315-316　1996年9月18日

    出版者・発行元： 一般社団法人電子情報通信学会

    詳細を見る 詳細を閉じる

    運転中の危険を未然に検出する衝突警報システムの基礎として、筆者らは、連想メモリ(CAM)に基づき高速に衝突チェックが行えるVLSIプロセッサを提案してきた。しかし、障害物の複雑さに比例して衝突チェック時間が増大する問題があった。本稿では、階層的に障害物の表現精度を高めながら、衝突チェックを行うことにより高速化を図ったアルゴリズム及び、それに基づく高性能VLSIプロセッサを提案する。

  99. 知能自動車用高性能衝突チェックVLSIプロセッサの構成

    張山 昌論, 亀山 充隆

    電子情報通信学会総合大会講演論文集　1996　(2)　290-291　1996年3月11日

    出版者・発行元： 一般社団法人電子情報通信学会

    詳細を見る 詳細を閉じる

    運転中の危険を未然に検出するための衝突警報システムの基礎として,筆者等は連想メモリ(CAM)を複数の座標変換演算要素(PE)共有した衝突チェックVLSIプロセッサを提案してきた(1),(2).しかしながら,膨大な数の離散点に対する座標変換を高速に行なうためにPE数が増大する問題があった.本稿では,離散点に対する座標変換において共通に利用できる演算を活用することにより計算量を減少する.これに基づき,並列かつパイプライン化された座標変換アーキテクチャを提案し大幅な高性能化を達成する.

  100. A collision detection VLSI processor based on a ROM-type content-addressable memory for intelligent vehicles

    HARIYAMA M.

    IEICE Trans.　79　(11)　698-705　1996年

  101. 読出し専用型連想メモリに基づく高安全自動車用衝突チェックVLSIプロセッサの構成

    張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. DSP, ディジタル信号処理　95　(299)　87-94　1995年10月20日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

    詳細を見る 詳細を閉じる

    危険回避のためには自動車と障害物の衝突の可能性を高速にチェックすることが有用となる。衝突チェックにおいては、自動車と障害物の空間占有情報の照合において処理時間が膨大になる問題があった。本稿で提案するVLSIプロセッサにおいては、自動車の空間座標情報を連想メモリで(CAM)に固定的に記憶することで照合を高並列に行なう。さらにCAMの記憶内容を実時間で書換える必要がないこと着目し、ROMセルに基づく新しい読出し専用型CAMを用いて高性能化ができることを明らかにしている。

  102. 連想メモリに基づく干渉チェックVLSIプロセッサの高性能化

    張山 昌論, 亀山 充隆

    電子情報通信学会ソサイエティ大会講演論文集　1995　(2)　193-193　1995年9月5日

    出版者・発行元： 一般社団法人電子情報通信学会

    詳細を見る 詳細を閉じる

    知能ロボットの高速障害物回避のために,筆者等は障害物の直方体表現に基づき,連想メモリ(CAM)によりマニピュレータ情報と障害物情報の照合を並列に行なう干渉チェックVLSIプロセッサを提案してきた.しかしながら,直方体表現を生成するための計算量が膨大であった.本稿では,マニピュレータ情報を固定的にCAMに記憶することにより,実時間直方体表現生成が不要となるアーキテクチャを提案している。さらに,CAMは読み出し専用となるために集積回路技術の観点からも高性能化を達成できる。

  103. 階層的マニピュレータ表現に基づく干渉チェックVLSIプロセッサのアーキテクチャ

    張山 昌論, 亀山 充隆

    電子情報通信学会秋季大会講演論文集　1994　(2)　165-165　1994年9月26日

    出版者・発行元： 一般社団法人電子情報通信学会

    詳細を見る 詳細を閉じる

    自立的に作業を行う知能ロボットの障害物回避軌道生成を高速に行うためには、その基本処理である干渉チェックの専用プロセッサ化が不可欠である。筆者らは、連想メモリ(CAM)を用いることで障害物の複雑さに依存せず高速に干渉チェックが行えるVLSIプロセッサを提案してきたが、マニピュレータの複雑さに比例して干渉チェック時間が増大する問題があった。本稿では、階層的にマニピュレータの表現精度を高めながら、干渉チェックを行うことにより高速化を図ったアルゴリズムを提案し、従来にはない高性能VLSIプロセッサの構成法を示している。

  104. 自律的衝突チェックアルゴリズムに基づく高安全自動車用衝突チェックVLSIプロセッサの構成

    張山昌論, 亀山 充隆

    信学技地報　ICD94-106　1994年

    出版者・発行元： 一般社団法人電子情報通信学会

    詳細を見る 詳細を閉じる

    安全運転のためには、高速に自動車と障害物の衝突を検出することが有用となる。衝突チェックにおいては、障害物の3次元情報を記憶するために膨大なメモリ容量が必要となる。さらに、自動車と障害物の空間占有情報の照合と座標米変換において処理時間が膨大になる問題があった。本稿で提案するVLSIプロセッサにおいては、障害物をコンパクトに表現するために、障害物を直方体の組合せで表現する。さらに、障害物の直方体表現に基づき、照合を連想メモリにより高並列に行う。高速に座標変換を行うために、CORDICアルゴリズムに基づいた並列かつパイプライン化された新しいアーキテクチャを提案する。衝突チェックはVLSIプロセッサ間の通信なしに並列に行われ、VLSIプロセッサ数に比例して性能が向上できる。一例として、最大走行速度が40km, hの自動車に対する衝突警報システムが20個のVLSIプロセッサを用いて構成できる。

  105. 連想メモリを用いた自動車衝突チェック用VLSIプロセッサのアーキテクチャ

    張山 昌論, 亀山 充隆

    電子情報通信学会技術研究報告. ICD, 集積回路　93　(187)　39-46　1993年8月19日

    出版者・発行元： 一般社団法人電子情報通信学会

    詳細を見る 詳細を閉じる

    自動車の自律的衝突回避のための知能情報処理は、人間に代わり未然に危険を検出し警報を与えるなどにより安全性を確保する点から重要な課題になると予想される。その基本処理として衝突チェックが重要になるが、自動車と障害物の空間占有情報の照合と座標変換を高速に行なう必要があり、専用VLSIによる高速化が不可欠である。本稿では、照合の高速化のための連想メモリと高速座標変換のための座標変換プロセッサ要素を複数個用いた並列アーキテクチャを提案する。これにより、汎用プロセッサと比較して飛躍的な性能向上を図れることを明らかにする。

  106. 知能ロボット障害物回避用ロボットピジョンVLSIプロセッサの構成

    荒海雄一, 張山 昌論, 亀山 充隆

    信学技報,ICD93-100　17-23　1993年

    出版者・発行元： 一般社団法人電子情報通信学会

    詳細を見る 詳細を閉じる

    知能ロボットの自律動作実現のための重要な処理の1つとして、障害物回避軌道生成がある。筆者らは、その基本処理となる衝突チェックを高速に行うためのVLSIプロセッサを提案してきた。そのアルゴリズムでは膨大な障害物情報を圧縮するために、障害物を直方体の集合で表現しているが、膨大な3次元情報の変換を高速に行う必要があるため、専用VLSIプロセッサの開発が必要不可欠である。本稿では、3次元計測により得られた物体の表面離散点表現と同等の精度で、できるだけ少ない数の直方体の集合が3次元物体を表現するためのVLSIプロセッサを提案する。このための圧縮アルゴリズムでは、直方体と離散点の包含関係を膨大な回数調べる必要がある。この包含関係検出は大小比較演算に帰着されるため、連想メモリを用いたプロセッサ構成により、汎用プロセッサと比較して大幅な性能向上を図れることを明らかにする。

︎全件表示 ︎最初の5件までを表示

書籍等出版物 5

  1. Design of FPGA-Based Computing Systems with OpenCL

    Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Kunio Uchiyama

    2017年11月

  2. FPGAの原理と構成

    張山昌論

    オーム社　2016年3月

  3. Emerging Trends in Image Processing, Computer Vision, and Pattern Recognition

    Masanori Hariyama, Mitsugi Shimoda

    Morgan Kaufmann Publishers　2015年1月

  4. Towards Green ICT

    M.Kameyama, M.Hariyama

    River Publishers Series in Communications　2010年7月

  5. 映像情報メディア工学大事典

    張山昌論

    オーム社　2010年6月

    ISBN: 9784274208690

講演・口頭発表等 2

  1. FPGAを用いたヘテロジニアスマルチコアプロセッサのプラットフォーム開発

    電子情報通信学会集積回路研究会主催 第２回アクセラレーション技術発表討論会　2010年9月10日

  2. リアルワールド知能システムとヘテロジニアスマルチコアアーキテクチャの展望

    第8回 SuperH フォーラム　2009年9月4日

共同研究・競争的資金等の研究課題 21

  1. Transformerのための高効率ヘテロジニアスカスタムアクセラレータ基盤

    張山 昌論, Waidyasooriya Ha

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Scientific Research (B)

    研究機関：Tohoku University

    2024年4月1日 ～ 2028年3月31日

  2. 細胞社会は互いのコミュニケーションをどのようにとっているか：複雑系の視点

    岸本 聡子, 井上 健一, 張山 昌論

    2021年4月1日 ～ 2024年3月31日

    詳細を見る 詳細を閉じる

    生きた組織において骨髄由来の細胞と間質細胞の活性化を蛍光色素で区別するため、2種類の蛍光タンパク（DsRed, GFP）のトランスジェニックマウスを使用した実験系を構築した。活性化した間質細胞で赤色蛍光タンパクを合成するDsRedマウスをX線照射によって骨髄抑制し、緑色蛍光タンパクを合成するGFPマウスの骨髄細胞を移植した。作製したマウスの精巣上体周囲脂肪に外科的に傷害刺激を加え、再生する脂肪組織をタイムラプス蛍光顕微鏡で観察した。これにより、骨髄細胞が傷害箇所に空間配置される様子、空間の網羅度、移動軌跡、細胞間距離、間質細胞が活性化する前後の時系列の情報を得ることができる。その結果、急性炎症期に骨髄から動員された細胞は、組織内では傷害部位に集合するという明確な目的をもって遊走する姿が捉えられ、血管内では傷害部位近くの血管内を行き来しながら血管外遊走する細胞も観察された。 このような急性炎症における骨髄細胞、活性化する間質細胞、産生・分解されるサイトカイン、細胞外マトリクスそれぞれのふるまいを模擬する生体シミュレーションを、空間微分と時間微分の異なるアルゴリズムで再現した。空間微分は、細胞周囲の全方位にセンサーがあり、サイトカインの濃度がより高い方向に誘因されるアルゴリズムである。時間微分は、細胞がランダムに探索行動をする過程で感知するサイトカイン濃度の時間変化を定量し、増加した場合をシグナルと定義するアルゴリズムである。空間微分アルゴリズムにおいて細胞は、サイトカインの発生源に「迷いなく」集まってくる。集まった複数の細胞は「シグナルセンサー」を形成し、恒常的にシグナルを維持する。時間微分アルゴリズムにおいて細胞は、サイトカインの発生源に「高い確率で」集まってくる。これまでの結果、生きた組織において観察された骨髄由来の細胞は、空間微分の法則に従って遊走していることが示唆された。

  3. 量子アニーリングアシスト材料計算科学のためのカスタムアクセラレータ基盤

    張山 昌論, Waidyasooriya Ha

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Scientific Research (B)

    研究機関：Tohoku University

    2020年4月1日 ～ 2024年3月31日

    詳細を見る 詳細を閉じる

    1. 分子構造の最適化手法のためのFPGAを用いた大規模かつ高速な量子アリーリングシミュレータのアーキテクチャの確立: FPGAを用いてスピン数を拡張できる量子アニーリングシュミレーターのアーキテクチャの検討を行った． またスパースなイジングモデルの場合に計算量を大幅に削減できるFPGAアーキテクチャの検討を行った． さらにFPGAに考案した量子アニーリングシュミレーターの高速化手法が 1部GPUにおいても適用できることを明らかにしGPUを用いた量子アニーリングシュミレーターを構築した． 2. FPGA, CPU, GPUを組み合わせた大規模な量子化学シミュレータのためのヘテロジニアスアクセラレータの構成: 本研究では量子化学計算において問題となる大規模な「一般化固有値問題」の高速化に注力して研究を進めている．今年度は，固有値計算において，計算量が多い処理として，コレスキー分解，Householder変換，分割統治法のアルゴリズムを検討し，各処理に適する計算リソースを検討した．コレスキー分解は規則的かつ演算密度が高い処理であるためFPGAに適する．Householder変換は行列掛け算であるためGPUに適する． 分割統治法は直接的な計算が多いためCPUに適する． この検討結果に基づき実装を行った． コレスキー分解に関してはFPGAを複数用いることにより行列のサイズを拡張できるアーキテクチャを確立した．その結果CPUでの処理と比較して10倍以上の高速化を達成した．Householder変換に関してはCUDAライブラリを用いて実装を行った． 分割統治法に関してはCPUの実装方法として提供されているライブラリーを用いて実装を行った． またこれらの処理を統合したヘテロジニアスアクセラレータを構築し評価を行ったところ 10倍を超える性能向上を達成できる見通しを得た．

  4. 医師と心理師による脳科学的手法を活用した学童期の効果的な科学教育の実践方法の確立

    久保田 健夫, 張山 昌論, 鈴木 由美

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Scientific Research (C)

    研究機関：Seitoku University

    2021年4月1日 ～ 2022年3月31日

    詳細を見る 詳細を閉じる

    新型コロナウイルスの感染の拡大阻止や制圧には、日常の手洗いやマスクの感染対策と、科学的基盤に立ってウイルス株の性状に基づく個人の行動変容能力の獲得が必要と思われる。同様に、自己の生涯の健康を確立維持には、幼少期からの良好な食習慣と現場の自己の発達に関する科学的理解の獲得が必要である。 このような背景の下、本研究の目的は、申請者の行ってきた栄養や発達に関する基礎研究を基盤として、発達支援業務に協働して携わってきた公認心理師と共に、小中学生に対し、3年間の計画で自らのこころとからだの健康の科学的理解を図り、将来のための行動変容を促すことである。 具体的には初年度（令和3年度）は小学２年生に対する健康教育、すなわち「大人になってから健康であるために今から気をつけること」の科学授業、小学４年生に対する自己発達教育、すなわち「自分の今の発達段階を理解することを通じて自己肯定感を高め、他者を思いやる気持ちの育む」ための心理学授業、中学１年生を対象にした最新科学知見に基づいた社会性確立授業、すなわち「ヒトは皆、遺伝子異常を持っているから誰も他人を差別できないこと」の科学的理解を図る授業の３つを、研究対象校の校長の下、令和３年度の授業計画の中に設定した。 今後は設定した授業を実施し、各々の科学的理解を図り、共感の有無を脳科学的視点で極軽量脳血流測定装置（NeU社 Hot-2000）で測定し、その後の行動変容の有無を順次確認していく予定である。

  5. 発達障害の幼少期評価と早期介入のための遺伝子エピゲノム指標の確立

    久保田 健夫, 山口 豊一, 腰川 一惠, 望月 和樹, 張山 昌論

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Challenging Research (Exploratory)

    研究機関：Seitoku University

    2018年6月29日 ～ 2022年3月31日

    詳細を見る 詳細を閉じる

    発達障害児に対し早期から良い環境を提供すれば障害傾向を減少させられることが保育の現場で経験的に知られてきた。しかし発達を促す良い環境を科学的に判定できる方法はなかった。そこで本研究では、最新の生物学を基盤に発達促進環境を特定する方法の開発を目指すことにした。本研究では平成３０年度、環境の良否の影響を受けて変化するDNA上の化学修飾をベースにした指標の開発を予定していた。しかしDNA試料獲得のための血液採取が本研究の対象とする幼児にとって侵襲度が高く、広く普及させる方法として適切でないことが判明した。そこで平成１年度は低侵襲度で測定可能な脳血流内の酸化・還元ヘモグロビン値を基盤とするNIRS近赤外光スペクトルスコピー法に方法を変更して研究を行なった。その結果、頭部装着型のNIRS測定機器（Spectratech社 OEG-16）により、質問課題や算術課題で前側頭部の血液中の酸化／還元ヘモグロビン比）が数秒間という短時間で著しく変化することを判明した。ついで、平成2年度は同様な測定を健常な年長児に対して行なったところ、成人と同様な所見を得ることが可能であることがわかった。しかしながら、年少児や発達障害児においては機器の重量から装置を頭部に長時間装着しての測定が難しいことが判明した。以上を踏まえ、平成3年度は超小型のNIRS測定機器（NeU社 Hot-2000）において測定を試みた。その結果、成人において質問課題に対する、左脳（理解脳）と右脳（共感脳）のそれぞれの血流変化を測定することが可能であること、学童において測定可能であることが判明した。しかしながら、コロナ禍のため研究対象園の休園が続き、幼児における測定と血流所見の明らかにすることができなかった。

  6. 超音波・CTを融合した3次元画像処理に基づく術中プランニング・ナビゲーション

    下田 貢, 張山 昌論

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Scientific Research (B)

    研究機関：Tokyo Medical University

    2016年4月1日 ～ 2020年3月31日

    詳細を見る 詳細を閉じる

    肝臓手術で従来使用する２D超音波画像が３D画像化可能であるか,開発に取り組んだ.①高精度な磁気センサーからの超音波プローブの位置・姿勢情報と超音波画像からの高精度リアルタイム3次元画像技術の開発.②超音波3次元画像からの高精度な肝臓の血管・腫瘍のリアルタイム自動認識技術の開発を行った.位置・姿勢センサーとして高精度なセンサーである磁気センサー（電磁界式 計測システムAURORA）を用い,超音波プローブに磁気センサーを組み込み,まず,体表から肝臓の超音波画像を毎秒30枚程度の間隔で取得し３D画像を構築した.磁気センサーを用いることで,超音波３D画像の作製は可能と考えられた.

  7. 高信頼性・低電力性を両立する非同期・不揮発メモリベース再構成可能集積回路の開発

    張山 昌論

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Challenging Exploratory Research

    研究機関：Tohoku University

    2016年4月1日 ～ 2018年3月31日

    詳細を見る 詳細を閉じる

    本研究では，次世代不揮発メモリの代表である磁気抵抗メモリ(MRAM)技術と、非同期回路技術を基に，専用LSI並みの高信頼・低電力なFPGA(製造後に回路を変更できるLSI)を開発することを目的とする．自動車・通信インフラ・ビッグデータ処理等の高信頼性が重要となる分野に安価なLSIの提供が期待される．様々な応用に対して高性能化を実現するアーキテクチャを考案した．さらに，MRAMと細流度パワーゲーティングを組み合わせたFPGAアーキテクチャを検討した．

  8. 組み込みＨＰＣ向けカスタムアクセラレータ統合型ヘテロジニアス計算基盤技術の開拓

    張山 昌論, ウィシディスーリヤ ハシタ ムトゥマラ

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Scientific Research (B)

    研究機関：Tohoku University

    2012年4月1日 ～ 2016年3月31日

    詳細を見る 詳細を閉じる

    本研究では，従来のCPUコア・GPUアクセラレータコア構成に加えて，FPGAをカスタムアクセラレータとして用いる構成を対象とし，データ転送ボトルネックを解消するアーキテクチャ，および高水準ユーザーコードに対して性能を最大限引き出す手法を研究する．近年のHPC計算は様々なアルゴリズムは複雑化しておりCPUや固定的なデータパスをもつGPUだけではエネルギー効率のよい処理が難しい．そこでFPGAにより「応用にカスタマイズされた計算機」を構築し，CPU・GPUのプログラムと共に，広義のプログラムであるFPGA回路構成情報を自動生成するシステムコンパイラを開発する．

  9. リアルタイム知的画像処理・拡張現実技術に基づく手術ナビゲーションシステムの構築

    下田 貢, 張山 昌論

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Scientific Research (C)

    研究機関：Dokkyo Medical University

    2012年4月1日 ～ 2015年3月31日

    詳細を見る 詳細を閉じる

    本研究では、肝臓外科手術支援を目的として、1) 3次元CT画像を用いた術前プランニング技術、2)拡張現実技術に基づく術中ナビゲーション技術を技術を開拓し，その有用性を明らかにした．術前プランニングにおいては、従来、医師の経験に基づき決定されていた肝切除領域を、腫瘍と肝臓血管の配置に基づき最適に設定する手法を開発した．これにより、切除体積の縮小と腫瘍の再発率の低下を両立した．また、術前プランニングの結果を術中に患部に重畳して表示するためのシースルー型のヘッドマウントディスプレイと、3次元コンテンツを術者が非接触で自由に操作できるユーザーインターフェイスを備えたシステムを開発した．

  10. 細粒度自律電源制御・不揮発ロジックに基づく低消費電力FPGA

    張山 昌論

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Young Scientists (B)

    研究機関：Tohoku University

    2009年 ～ 2011年

    詳細を見る 詳細を閉じる

    半導体プロセスの微細化に伴う開発費・開発期間が増大を背景に, チップ製造後に演算器の機能, 演算器間の接続をプログラムできるFPGAが注目を浴びている. しかしながら, 高いプログラマビリティのために面積・消費電力が膨大となる問題がある. 本研究では, 演算状況に応じてルックアップテーブル(LUT)毎に, 電源電圧・しきい値などを自律的リアルタイムで最適化するアーキテクチャを開拓する. また, 各LUTの使用状況を自律的に把握し, 未使用時にLUT毎にパワーゲーティングを行うアーキテクチャを開発した.

  11. システムインテグレーション理論に基づく高安全知能自動車用VLSIの最適設計

    亀山 充隆, 張山 昌論

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Scientific Research (B)

    研究機関：Tohoku University

    2005年 ～ 2007年

    詳細を見る 詳細を閉じる

    システムLSIの高安全知能自動車への応用を目的として,以下に示すように3次元画像取得,道路抽出,軌道予測などの処理モジュールの開発とそれらのVLSIアーキテクチャやシステム統合設計手法を考察した. (1)システムインテグレーション理論の構築と動作速度仕様の導出 サンプル周期毎に同一処理を繰返すリアルワールド信号処理モデルを構築し,自動車の衝突アラームシステムを典型例として,動作速度すなわちサンプリング周期を決定する方法を考案した. (2)高安全知能自動車用VLSIプロセッサの処理モジュールの考察 高安全知能自動車に必要な処理モジュールとして,3次元画像情報を活用した道路抽出,車両抽出,人物抽出などのVLSI向きアルゴリズムを提案した.またベイジアンネットワークに基づき,運転者の意図を推定することにより自動車の将来の軌道予測を行う手法を提案した. (3)VLSIプロセッサアーキテクチャモデルとハイレベルシンセシス 動作速度やチップ面積制約下で消費電力最小化する最適化問題に対して,専用アルゴリズムを開発した.特に近年問題になっているリーク電流最小化も考慮した最適化手法を考案した.また,3次元画像処理応用において問題となるデータ転送ボトルネックを解決するため,メモリモジュールとPE間,およびPEとPE間のデータ転送を局所化するメモリアロケーションを考案した. (4)VLSIアーキテクチャとリコンフィギャラブルVLSI上記に基づき,高安全知能自動車の処理モジュールを実現する種々のVLSIプロセッサを提案した.さらにリアルワールド応用に広く利用できる,非同期ビットシリアルアーキテクチャに基づくリコンフィギャラブルVLSIを開発した.ビットシリアルアーキテクチャを用いることにより,相互結合網の複雑さはもとより,非同期方式のオーバヘッドを最小限に抑えることが可能となることを明らかにした.

  12. リアルワールド知能システム用超高速ステレオビジョンVLSIプロセッサの開発

    張山 昌論

    2004年 ～ 2006年

    詳細を見る 詳細を閉じる

    安全性・セキュリティの確保などを重視した「人にやさしい情報社会」のためには,家庭用サービスロボット,高安全自動車などの人間を支援する知能システムが重要となる.このような知能システムを実現するためには,環境情報を高速に取得することが望まれる.最も重要な環境情報として,物体の3次元情報(位置,姿勢,形状)があげられる.そこで,本研究では,究極的高性能化のために,計算量最小化を指向したVLSI向きアルゴリズム,高性能・低消費電力プロセッサアーキテクチャ,先進回路技術 最適設計理論といった各階層における要素技術を確立・統合する.これにより,高信頼な3次元画像取得を数ミリ秒以下で行え,知能システムの実現が大きく促進される. 本年度は,前年度までに提案したウィンドウサイズを可変とする高信頼アルゴリズムとプロセッサアーキテクチャを基に,高安全自動車用道路抽出プロセッサの開発を行った.フィールドプログラマブルゲートアレイ(FPGA)を用いた実装により,マイクロプロセッサでの処理と比較して,数10倍の高速化が達成できることを示した. また,ステレオビジョンのさらなる高信頼化のために,3眼ステレオピジョン用プロセッサアーキテクチャを提案した.演算スケジュールを最適化することにより,2眼カメラのハードウェア量とほぼ同じハードウェア量・処理時間で3眼ステレオビジョンの処理を達成した.0.18μCMOSプロセスを用いて,32画素x32画素のサイズの入力画像,最大ウィンドウサイズ4x4に対するテストチップを試作した.その結果,動作周波数100MHzで1000フレーム/secで動作する見積もりを得た.

  13. リアルワールド応用低消費電力リコンフィギャラブルVLSIプロセッサの開発

    張山 昌論

    2001年 ～ 2002年

    詳細を見る 詳細を閉じる

    安全性・セキュリティの確保などを重視した「人にやさしい情報杜会」を実現するためには,動的に変化するリアルワールド環境を自律的に認識し,人間を支援する知能システムを実現するためには,膨大なリアルワールド情報を瞬時に処理する高性能な専用VLSIプロセッサの構成が望まれる.従来の専用プロセッサの開発方法は,(1)フルカスタム方式,(2)FPGA(書き換え可能ゲートアレイ)を用いた方法に大別される.フルカスタム方式,すなわちASICで実現するアプローチでは,開発コストが高く、よほど大量のチップが市場に出荷されることでなければ、現実性に乏しい.一方,従来のFPGAを用いた方法では,ユーザープログラムにより機能を変更できるため低コスト化が可能である.しかしながら,演算器間の相互結合網が複雑であるため演算器間の通信時間がボトルネックとなる,メモリを用いて等価的に演算器を実現しているため性能が大幅に低下するなどの問題がある. このような問題を解決するために,本研究では,応用に応じて最適な並列構造を再構成できるリコンフィギャラブルVLSIプロセッサの開発を行う.本年度は,高性能化を指向したリコンフィギャラブルVLSIプロセッサのアーキテクチャとして,演算器稼働率を高めるためのビットシリアルメモリベースセルを提案した.メモリベーストセルを用いない場合に比べ2倍程度の高性能化を達成できることを明らかにした.

  14. 最適構成理論に基づく高安全知能自動車用VLSIプロセッサチップファミリの開発

    亀山 充隆, 張山 昌論

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Scientific Research (B)

    研究機関：Tohoku University

    2000年 ～ 2002年

    詳細を見る 詳細を閉じる

    知能自動車の知能処理は将来のシステムLSIの応用として期待されている.知能自動車への応用が実現可能となれば,ありとあらゆるリアルワールド応用が可能になる。このようなシステムの実現には,システムLSIのハイレベル階層の開発技術要素を研究する上での好例となる.本研究ではこのような観点から,主に以下の要素技術に関する研究を行った。 1.高安全知能自動車用VLSIプロセッサチップファミリの形成 高安全知能自動車のための世界最高性能VLSIプロセッサチップファミリの開発を行った。これらは,ステレオビジョンVLSIプロセッサ,オプティカルフロー処理VLSIプロセッサ,軌道計画VLSIプロセッサ,確率推論に基づく軌道予測などであった。これらのVLSIコンピユーティングの計算量減少を目的とした,VLSI向きアルゴリズムレベルも考察した。また,システムLSIの実用化を推進する1つの方策として,現在のFPGAの性能をはるかに超えるフィールドプログラマブルVLSIの開発も行った。 2.システムインテグレーションと知能アルゴリズム リアルワールドの環境情報をセンシングし,将来起こるであろう環境の変化を予測することが必要である。計測値にも予測値にも誤差が含まれることを十分考慮したシステムインテグレーションが重要であり,一定サンプル周期毎に同一処理を繰返すリアルワールド信号処理をモデルを構築し,サンプル周期の満たすべき要件を考察した。 3.VLSIプロセッサの構成理論 メモリと演算部との間の配線による性能ボトルネックを解決するため,記憶と演算を一体化させたロジックインメモリアーキテクチャに基づくVLSIプロセッサの構成法を提案し,その有用性を実証した。リニアアレーやバス構造などの簡単な相互結合回路網を有するロジックインメモリアーキテクチャモデルにおいて,ハードウェア量制約下での処理時間電力最小化問題の解法を考察した。これらも含めた一般化されたVLSIプロセッサのハイレベルシンセシス問題への拡張も行い,高安全知能自動車用VLSIプロセッサの具体例を通して,以下のような最適化問題に対し実用的な段階により近づけることができた。 ・「チップ面積制約下での,演算遅れ時間最小化」 ・「演算遅れ時間制約下での,チップ面積最小化」 ・「チップ面積と処理時間制約下で消費エネルギーの最小化」

  15. リコンフィギャラブルアーキテクチャとその応用 競争的資金

    制度名：The Other Research Programs

    2000年4月 ～

  16. 1トランジスタセル多値連想メモリの試作とその応用

    羽生 貴弘, 亀山 充隆, 張山 昌論

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Scientific Research (B).

    研究機関：Tohoku Univesity

    1997年 ～ 2000年

    詳細を見る 詳細を閉じる

    メモリと演算モジュール間の通信ボトルネックは、マルチメディアシステムLSIにおける深刻な問題の1つである。メモリセルアレー上に論理回路要素を分散させるというロジックインメモリVLSI構造は、このような問題点を解決する1つの重要な要素技術である。連想メモリ(CAM)は、典型的なロジックインメモリVLSIの1つである。しかしながら、CAMは記憶要素と演算要素が混在している回路オーバーヘッドにより、構成が複雑であり、かつ通常のRAMなどのメモリと比べて容量が小さいという問題があった。 そこで本研究課題では、フローティングゲートMOSパストランジスタ論理に基づく高性能多値CAMが考案されており、小面積で高並列な大小比較演算を実行できることを示している。提案のCAMでは、多値記憶データをフローティングゲートMOSトランジスタのしきい電圧に対応づけている。この結果、CAMセル回路をMOSトランジスタ1個のみでコンパクトに構成することに成功している。また、このような多値フローティングゲートMOSトランジスタ回路網に基づくロジックインメモリVLSIアーキテクチャの構成についても考案している。このVLSIを用いることにより、多値入力/2値出力を有する高並列算術/論理演算回路を実現できる。以下では、本研究課題の成果を列挙する: (1)CAM用高並列大小比較演算ハードウェアアルゴリズム (2)フローティングゲートMOSトランジスタを用いた多値パストランジスタ回路網によるロジックインメモリVLSIアーキテクチャ (3)強誘電体デバイスに基づく機能パスゲートとその応用 (4)電流/電圧ハイブリッドモード多値集積回路

  17. 面積・時間積最小化に基づく最高性能知能集積システム用VLSIプロセッサの開発

    張山 昌論

    1998年 ～ 1999年

    詳細を見る 詳細を閉じる

    本研究では,高安全自動車や家庭用サービスロボットなどにおいて重要となる,自動車(またはロボット)と障害物の衝突をチェックする衝突チェックVLSIプロセッサを開発し,それに基づいた衝突警報システムを構築し,その総合的評価を行うことを目的としている.このような目的のために,本年度は以下の成果を得た. 1.計算量の少ないVLSI向き衝突チェックアルゴリズムの確立 VLSIでの実現のためには,処理の規則性・並列性が重要となる.そこで,計算量を減少しつつ並列処理にも適合する衝突チェックアルゴリズムを提案した.自動車の表面離散点情報の表現法として精密な直方体表現と,大枠直方体表現を用いる階層的直方体表現を提案した.この表現を用いることにより,チェックの精度を段階的に高めることにより,計算量を大幅に減少できる. 2.面積・時間積最小化に基づく最適設計のための連想メモリの開発 前年度の研究により研究者が提案した並列性の高いVLSI向きアルゴリズムに基づいた稼働率100%の負荷分散型の並列アーキテクチャでは,全体の最適設計,例えば,面積制約下での処理時間最小化は,1個の処理要素(PE)の面積・時間積に帰着されることを見いだしている.そこで,照合演算を並列に行う連想メモリの面積・時間積最小化を実現するためのアーキテクチャとして,メモリの各ワードを複数の照合回路により共有したマルチポート連想メモリを提案した.このアーキテクチャではメモリセルの稼働率を高めることにより、同等の面積で従来の連想メモリの数倍の性能を達成できることが確認された. 3.衝突チェックVLSIプロセッサの基本回路のフルカスタム試作・評価 衝突チェックVLSIプロセッサの基本回路として,128ワード連想メモリとPEを0.5μmCMOS設計ルールにより試作した.動作周波数50MHzまでの動作が確認され,その性能は従来の汎用ワークステーションと比較して3桁以上高いことが実証された.

  18. 超高並列多値演算集積回路チップファミリの試作とその応用に関する研究

    亀山 充隆, 張山 昌論, 羽生 貴弘

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Scientific Research (B)

    研究機関：TOHOKU UNIVERSITY

    1997年 ～ 1999年

    詳細を見る 詳細を閉じる

    本研究では、高並列性を有するハードウェアアルゴリズム、演算と記憶を一体化した多値ロジックインメモリVLSIアーキテクチャ、低電力・高速多値集積回路などに関する研究を行い、信号の多レベル化に基づく多値集積回路の有用性を実証し、多値演算集積回路チップファミリを形成する基盤技術を開発することができた。以下に、その主要な成果を列挙する。 1.高並列多値演算回路の設計理論 シンボルレベルで記述された入出力演算仕様に対して、ディジット間の高並列性を満たす多値符号割当、すなわち入力変数に対する出力の依存度を減少させる多値符号化について、以下の3つの方法を考案した。(1)スパース行列をもつReed-Muller展開による高並列演算回路の設計、(2)分割理論による高並列演算回路の設計、(3)階層的符号割当に基づく高並列演算回路の設計。 2.電流モード多値集積回路の開発 高駆動能力を有する2線式電流モード回路集積の、高性能化と低消費電力化を検討した結果、ソース結合形電流モード多値集積回路の最適設計法や2電源を用いた低消費電力化などを考案することができた。さらに、2線情報を巧みに利用した、非同期化とセルフチェッキング化にも成功し、2値CMOS回路では得られない、次世代多値集積回路技術を開拓できた。 3.ロジックインメモリ多値VLSlシステムの開発 フローティングゲートMOSトランジスタを活用してトランジスタレベルで「記憶機能」と「演算機能」を一体化させることにより、組合せ回路内に記憶機能を分散化させてメモリと演算器間の通信ボトルネックを解消すると共に、記憶機能を有するパストランジスタ論理に基づき算術・論理演算回路を高性能化できる、世界初の多値ロジックインメモリVLSIアーキテクチャを考案した。その典型例として、32ビット入力ワードと1メガビットの全記憶ワードとの大小比較演算を完全並列に実行する、4値ロジックインメモリVLSIの評価を行った。本方式と従来の2値方式による同等機能のものと比較した結果、本方式に基づく実現ではチップ面積を42%、演算速度を26倍、消費電力を21%にそれぞれ大幅に高性能化できることを明らかにした。

  19. 瞬時応答性を有する知能集積システム用VLSIプロセッサのハイレベルシンセシス

    亀山 充隆, 張山 昌論, 羽生 貴弘

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Scientific Research (B)

    研究機関：TOHOKU UNIVERSITY

    1997年 ～ 1999年

    詳細を見る 詳細を閉じる

    環境の動的化に高速に応答する、瞬時応答性を有する、高安全システム、ロボットシステム、マルチメディアシステムなどのリアルワールド応用知能集積システム用VLSIプロセッサのハイレベルシンセシスに関する研究を行った。 ある要素の拘束条件下で、ある要素に対応する目的関数を最適にするハイレベルシンセシスを議論するときには、具体的応用上で議論し、その後にその手法を一般化するアプローチが有用であると考え、ステレオビジョンVLSIプロセッサ、衝突チェックVLSIプロセッサ、軌道計画VLSIプロセッサなどの応用を取り上げ、それらのVLSI向きアルゴリズムを検討した。次いで、そのアルゴリズムを処理するVLSIプロセッサ演算部の最適設計方法を考察した。知能集積システム用VLSIプロセッサの高性能化を達成するため、時間制約下でのチップ面積最小化を実現する並列構造プロセッサ、メモリ部と演算部の転送ボトルネックを解決するロジックインメモリ構造のハイレベルシンセシス方法を提案することができた。以下にその主要な成果を列挙する。 1.ディープサブミクロンVLSIプロセッサの高性能化のためには、配線遅延の影響を受けない、メモリからの並列データ転送を高速に行えるアーキテクチャの構築が望まれている。この問題に対し、並列化メモリモジュールと演算器間のデータ転送の効率化と高速化を目的とした、最適アロケーション手法を考案し、ステレオビジョンVLSIプロセッサヘ適用し、その有用性を実証した。 2.衝突チェックVLSIプロセッサとして、階層的に座標変換と照合演算を繰り返すVLSI向きアルゴリズムを考案し、読出し専用CAMとビットシリアルパイプラインアーキテクチャに基づくVLSIプロセッサの設計・試作を行った。 3.ロボットが自律的に作業を遂行するための軌道計画として、作業空間においてロボットが障害物から離れた空間を移動するようなコンフィグレーションを優先的に探索することにより、確率的に高速化を行うVLSI向きアルゴリズムを考案した。演算器を冗長に用いたアロケーションにより、相互結合回路網が最小化される方法を見出し、ロジックインメモリ構造のVLSIを構成できることを明らかにした。

  20. 高安全知能集積システム 競争的資金

    1993年8月 ～

  21. ロボットエレクトロニクスシステム 競争的資金

    1993年8月 ～

︎全件表示 ︎最初の5件までを表示