顔写真

エンドウ　テツオ
遠藤　哲郎
Tetsuo Endoh
所属
大学院工学研究科　電気エネルギーシステム専攻　エネルギーデバイス工学講座（グリーンパワーエレクトロニクス分野）
職名
教授
学位

  • 博士（工学）（東北大学）

経歴 12

  • 2012年10月 ～ 継続中
    東北大学 国際集積エレクトロニクス研究開発センター　センター長、 教授

  • 2012年10月 ～ 継続中
    東北大学 スピントロニクス学術連携研究教育センター　部門長、 教授

  • 2012年10月 ～ 継続中
    東北大学 国際共同大学院　教授

  • 2012年4月 ～ 継続中
    東北大学 大学院 工学研究科　教授 教授

  • 2010年3月 ～ 継続中
    東北大学 省エネルギー・スピントロニクス集積化システムセンター　副センター長・教授 副センター長・教授

  • 2007年4月 ～ 2008年3月
    東北大学 電気通信研究所　准教授

  • 1997年6月 ～ 2007年3月
    東北大学 電気通信研究所　助教授

  • 1995年4月 ～ 1997年5月
    東北大学 電気通信研究所　講師

  • 1988年4月 ～ 1995年3月
    (株)東芝 研究開発センターULSI研究所　研究員 研究員

  • 1987年4月 ～ 1988年3月
    (株)東芝 研究開発センター　研究員 研究員

  • 2008年5月 ～
    東北大学 学際科学国際高等研究センター　教授

  • 2008年4月 ～
    東北大学 電気通信研究所　教授

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学歴 1

  • 東京大学　理学部　物理学科表面物性

    ～ 1987年3月31日

委員歴 92

  • IEEE（The Institute of Electrical and Electronics Engineers）　Fellow

    2022年12月 ～ 継続中

  • 日本学術振興会　ハイブリッド量子ナノ技術委員会委員

    2021年12月 ～ 継続中

  • 岩手県　アドバイザリーボード

    2019年4月 ～ 継続中

  • 応用物理学会　シリコンテクノロジー分科会代議員

    2019年4月 ～ 継続中

  • IRPS　Memory Committee

    2019年4月 ～ 継続中

  • International Technology Roadmap for Device and System　Emerging Research Materials/Emerging Research Devices&System 委員

    2016年5月 ～ 継続中

  • 独立行政法人新エネルギー・産業技術総合開発機構　省エネデバイス技術委員会委員（民生部門：副委員長）

    2010年6月 ～ 継続中

  • 仙台市　仙台市国際産学連携フェロー

    2010年6月 ～ 継続中

  • International Technology Roadmap for Semiconductors　Emerging Research Materials/Emerging Research Devices (ITRS ERM/ERD) 委員

    2010年5月 ～ 継続中

  • 電子情報通信学会　シリコン材料・デバイス(SDM)研究会 委員長

    2010年4月 ～ 継続中

  • 電子情報通信学会　エレクトロニクスソサイエティ学術奨励賞選定委員会 委員

    2010年4月 ～ 継続中

  • 独立行政法人新エネルギー・産業技術総合開発機構　パワーエレクトロニクス技術委員会委員

    2010年4月 ～ 継続中

  • 応用物理学会 ゲートスタック研究会　Steering Committee＆Program Committee

    2010年3月 ～ 継続中

  • 独立行政法人新エネルギー・産業技術総合開発機構　高速不揮発メモリ委員会 委員

    2010年3月 ～ 継続中

  • （独）日本学術振興会　未踏ナノデバイステクノロジー第151委員会 企画委員

    2010年1月 ～ 継続中

  • 応用物理学会　シリコンテクノロジー分科会 常任幹事

    2009年4月 ～ 継続中

  • IEEE　Student Activitiies Committee Chair

    2009年4月 ～ 継続中

  • 応用物理学会　シリコンテクノロジー分科会 常任幹事

    2009年4月 ～ 継続中

  • IEEE　Student Activitiies Committee Chair

    2009年4月 ～ 継続中

  • 社団法人 電子情報技術産業協会（JEITA）　専門委員

    2007年3月 ～ 継続中

  • 応用物理学会　論文編集委員

    2006年4月 ～ 継続中

  • IEEE Solid-State Circuits Society Japan Chapter　IEEE SSCS Japan Chapter Vice Chair

    2023年1月 ～ 2024年12月

  • 東北経済産業局　研究会参画者

    2022年7月 ～ 2024年6月

  • 独立行政法人新エネルギー・産業技術総合開発機構　技術委員

    2022年6月 ～ 2024年3月

  • 日経エレクトロニクス　NEパワーエレクトロニクス・アワード技術選出員及びNEパワーエレクトロニクス・アワード審査員

    2023年6月 ～ 2023年12月

  • 応用物理学会　2023年国際固体素子・材料コンファレンス組織委員

    2023年1月 ～ 2023年12月

  • 電子情報通信学会シリコン材料・デバイス研究専門委員会　国際会議AWAD2023アドバイザリ委員

    2022年11月 ～ 2023年11月

  • IWDTF2023組織委員会　組織委員

    2022年8月 ～ 2023年11月

  • 電子情報通信学会　シリコン材料・デバイス研究専門委員会顧問

    2021年6月 ～ 2023年6月

  • 応用物理学会　第28回電子デバイス界面テクノロジー研究会運営委員

    2022年8月 ～ 2023年3月

  • 産業技術総合研究所　次世代コンピューティング基盤戦略会議委員

    2022年4月 ～ 2023年3月

  • 電子情報通信学会　AWAD2022アドバイザリ委員・プログラム委員

    2022年3月 ～ 2023年2月

  • 日経エレクトロニクス　NEパワーエレクトロニクス・アワード技術選出員及びNEパワーエレクトロニクス・アワード審査員

    2022年6月 ～ 2022年12月

  • 応用物理学会　2022年国際固体素子・材料コンファレンス組織委員

    2022年1月 ～ 2022年12月

  • 応用物理学会　第27回電子デバイス界面テクノロジー研究会運営委員

    2021年8月 ～ 2022年3月

  • 国立研究開発法人産業技術総合研究所エレクトロニクス・製造領域　次世代コンピューティング基盤戦略会議委員

    2021年3月 ～ 2022年3月

  • 独立行政法人新エネルギー・産業技術総合開発機構　技術委員

    2021年2月 ～ 2022年3月

  • 岩手県　アドバイザリーボード

    2019年11月 ～ 2022年3月

  • 日経エレクトロニクス　NEパワーエレクトロニクス・アワード技術選出員及びNEパワーエレクトロニクス・アワード審査員

    2021年6月 ～ 2021年12月

  • 応用物理学会　2021年国際固体素子・材料コンファレンス組織委員

    2021年3月 ～ 2021年12月

  • IWDTF2021組織委員会　組織委員

    2020年5月 ～ 2021年11月

  • NEDO「材料分野の産業競争力強化に向けた技術戦略策定に資する調査」高度情報化社会デバイスワーキンググループ委員

    2020年11月 ～ 2021年3月

  • 応用物理学会　第26回電子デバイス界面テクノロジー研究会実行・プログラム委員

    2020年7月 ～ 2021年3月

  • 応用物理学会　電子デバイス界面テクノロジー研究会実行・プログラム委員

    2020年7月 ～ 2021年3月

  • IWDTF2021組織委員

    2020年5月 ～ 2021年3月

  • NEパワーエレクトロニクス・アワード技術選出員及びNEパワーエレクトロニクス・アワード審査員

    2020年6月 ～ 2021年2月

  • 日経エレクトロニクス　パワーエレクトロニクスイノベーションアワード審査委員

    2020年6月 ～ 2021年2月

  • TIA推進センター　高機能IoTデバイス開発拠点検討委員会委員

    2020年1月 ～ 2020年3月

  • 第25回電子デバイス界面テクノロジー研究会実行・プログラム委員

    2019年7月 ～ 2020年3月

  • 第25回「電子デバイス界面テクノロジー研究会　実行・プログラム委員

    2019年7月 ～ 2020年3月

  • 応用物理学会　電子デバイス界面テクノロジー研究会実行・プログラム委員

    2019年7月 ～ 2020年3月

  • 日経エレクトロニクス　NEパワーエレクトロニクス・アワード技術選出員及びNEパワーエレクトロニクス・アワード審査員

    2019年6月 ～ 2020年2月

  • 日本学術振興会　「特別推進研究」審査意見書作成者

    2019年12月 ～ 2020年1月

  • 応用物理学会　SSDM組織委員

    2019年1月 ～ 2019年12月

  • 日経エレクトロニクス　パワーエレクトロニクスイノベーションアワード審査委員

    2018年6月 ～ 2018年12月

  • TIA推進センター　高機能IoTデバイス開発拠点検討委員会委員

    2018年5月 ～ 2018年9月

  • 応用物理学会　2018年国際固体素子・材料コンファレンス実行委員長

    2018年2月 ～ 2018年9月

  • International Conference on Nenoelectronics Strategy 日本委員会　企画・運営委員

    2017年12月 ～ 2018年5月

  • 応用物理学会　電子デバイス界面テクノロジー研究会実行・プログラム委員

    2017年7月 ～ 2018年3月

  • 応用物理学会　システムデバイスロードマップ委員会委員

    2017年3月 ～ 2018年3月

  • TIA推進センター　TIAナノエレクトロニクスステークホルダーグループ委員

    2017年2月 ～ 2018年3月

  • 独立行政法人新エネルギー・産業技術総合開発機構　ピアレビュア

    2016年4月 ～ 2018年3月

  • 日経エレクトロニクス　パワーエレクトロニクスイノベーションアワード審査委員

    2017年6月 ～ 2018年2月

  • 応用物理学会　2017年国際固体素子・材料コンファレンス実行委員長

    2016年12月 ～ 2017年12月

  • 日本学術振興会　基盤研究等第一段審査委員

    2016年12月 ～ 2017年11月

  • 国際ナノテクノロジー会議日本委員会　日本委員会委員

    2017年4月 ～ 2017年6月

  • 電子情報技術産業協会　半導体技術ロードマップ専門委員会WG12の特別委員

    2015年5月 ～ 2016年3月

  • 独立行政法人新エネルギー・産業技術総合開発機構　ピアレビュア

    2014年4月 ～ 2016年3月

  • 応用物理学会　論文賞委員

    2014年4月 ～ 2016年3月

  • 科学と技術に関する2015年国際ワークショップ　プログラム委員会委員

    2015年5月 ～ 2015年11月

  • 日本学術振興会　審査会専門委員及び国際事業委員会書面審査員

    2014年8月 ～ 2015年7月

  • 応用物理学会　薄膜・表面物理分科会実行・プログラム委員

    2014年5月 ～ 2015年3月

  • 電子情報技術産業協会　半導体技術ロードマップ専門委員会WG12の特別委員

    2014年4月 ～ 2015年3月

  • 独立行政法人新エネルギー・産業技術総合開発機構　技術委員

    2013年5月 ～ 2015年3月

  • 2011年 International Workshop on DIELECTRIC THIN FILMS FOR FUTURE ELECTRON DEVICES: SCIENCE AND TECHNOLOGY(IWDTF-11）　実行委員

    2010年3月 ～ 2011年3月

  • 2011年 International Workshop on DIELECTRIC THIN FILMS FOR FUTURE ELECTRON DEVICES: SCIENCE AND TECHNOLOGY(IWDTF-11）　実行委員

    2010年3月 ～ 2011年3月

  • 独立行政法人新エネルギー・産業技術総合開発機構　技術委員

    2009年3月 ～ 2011年3月

  • 独立行政法人新エネルギー・産業技術総合開発機構　研究実用化検討委員会 委員

    2009年3月 ～ 2011年3月

  • 2009 International Conference on Solid State Devices and Materials (SSDM 2009)　SSDM2009 STEERING COMMITTEE

    2009年4月 ～ 2010年3月

  • 2009 International Conference on Solid State Devices and Materials (SSDM 2009)　SSDM2009 STEERING COMMITTEE

    2009年4月 ～ 2010年3月

  • 電気通信情報学会　シリコン デバイス 材料 研究会（SDM研究会） 幹事

    2009年4月 ～ 2010年3月

  • 電子情報通信学会　シリコン材料・デバイス(SDM)研究会 幹事

    2009年3月 ～ 2010年3月

  • 電子情報通信学会　シリコン材料・デバイス(SDM)研究会 幹事

    2009年3月 ～ 2010年3月

  • International Conference on Solid State Devices and Materials (SSDM 2009)　Program Committee

    2009年4月 ～ 2009年12月

  • 応用物理学会　2009年国際固体素子・材料コンファレンス 実行委員

    2008年10月 ～ 2009年10月

  • 新機能素子研究開発協会　「２０５０年における省エネルギー社会の実現に向けた電気エネルギー有効利用に関わるグリーンエレクトロニクス技術」に係る調査委員長

    2008年10月 ～ 2009年4月

  • 新機能素子研究開発協会　「２０５０年における省エネルギー社会の実現に向けた電気エネルギー有効利用に関わるグリーンエレクトロニクス技術」に係る調査委員長

    2008年10月 ～ 2009年4月

  • 応用物理学会　シリコンナノテクノロジー研究委員会 幹事

    2007年4月 ～ 2009年3月

  • 電気学会　東北支部 評議委員

    2004年1月 ～ 2006年1月

  • 電子情報通信学会　和・英論文誌編集委員

    2001年4月 ～ 2005年3月

  • 電気学会　東北支部 会計幹事

    2001年1月 ～ 2003年12月

  • IEEE　2000 International conference on Microelectronics Corresponding Members

    2000年5月 ～ 2002年5月

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所属学協会 4

  • 電気学会

  • 応用物理学会

  • 電子情報通信学会

  • IEEE(The Institute of Electrical and Electronics Engineers, Inc)

研究キーワード 1

  • グリーンパワー集積回路

研究分野 4

  • ナノテク・材料 / ナノバイオサイエンス /

  • ナノテク・材料 / ナノ材料科学 /

  • ナノテク・材料 / ナノマイクロシステム /

  • ものづくり技術（機械・電気電子・化学工学） / 電子デバイス、電子機器 /

受賞 7

  1. 平成 29 年度全国発明表彰「21 世紀発明奨励賞」

    2017年6月12日　公益社団法人発明協会　ボディーチャネル型MOSFETによる３次元集積化メモリー高度化の発明

  2. 第14回産学官連携功労者表彰「内閣総理大臣賞」

    2016年8月19日　内閣府　高性能不揮発性メモリとその評価・製造装置の開発、及び、国際産学連携集積エレクトロニクス研究開発拠点の構築

  3. 2012 SSDM Paper Award

    2012年9月25日　応用物理学会、IEEE　Studies on Static Noise Margin and Scalability for Low-Power and High-Density Nonvolatile SRAM using Spin-Transfer-Torque (STT) MTJsに対する論文賞

  4. 第6回応用物理学会フェロー

    2012年9月11日　応用物理学会　不揮発性メモリの実用研究と立体構造メモリ・ロジックの先導研究

  5. 平成23年度日本表面科学会論文賞

    2011年9月2日　日本表面科学会　Raman-Scattering Spectroscopy of Epitaxial Graphene Formed on SiC Film on Si Substrateに対する論文賞

  6. 第31回応用物理学会論文賞「JJAP論文賞」

    2009年9月8日　応用物理学会

  7. IPデザイン・アワード(開発助成部門)

    2001年5月23日　日経ＢＰ社

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論文 845

  1. Ultrafast spin–orbit torque-induced magnetization switching in a 75°-canted magnetic tunnel junction 査読有り

    T. V. A. Nguyen, H. Naganuma, H. Honjo, S. Ikeda, T. Endoh

    AIP Advances　14　025018-025018　2024年2月1日

    DOI： 10.1063/9.0000789 　

  2. Field-free spin-orbit torque switching and large dampinglike spin-orbit torque efficiency in synthetic antiferromagnetic systems using interfacial Dzyaloshinskii-Moriya interaction

    Yoshiaki Saito, Shoji Ikeda, Nobuki Tezuka, Hirofumi Inoue, Tetsuo Endoh

    Physical Review B　108　(2)　2023年7月20日

    出版者・発行元：American Physical Society (APS)

    DOI： 10.1103/physrevb.108.024419 　

    ISSN：2469-9950

    eISSN：2469-9969

  3. Enhancement of Damping-Like Spin-Orbit-Torque Efficiency in Synthetic Antiferromagnetic System using Pt-Cu Alloy

    Yoshiaki Saito, Shoji Ikeda, Hirofumi Inoue, Tetsuo Endoh

    2023 IEEE International Magnetic Conference - Short Papers (INTERMAG Short Papers)　2023年5月

    出版者・発行元：IEEE

    DOI： 10.1109/intermagshortpapers58606.2023.10228766 　

  4. Effect of MgO Grain Boundaries on the Interfacial Perpendicular Magnetic Anisotropy in Spin-Transfer Torque Magnetic Random Access Memory: A First-Principles Study

    Keisuke Morishita, Yosuke Harashima, Masaaki Araidai, Tetsuo Endoh, Kenji Shiraishi

    IEEE Transactions on Magnetics　59　(4)　1-6　2023年2月23日

    出版者・発行元：Institute of Electrical and Electronics Engineers ({IEEE})

    DOI： 10.1109/tmag.2023.3248488 　

    ISSN：0018-9464 1941-0069

  5. Neuromorphic processor-oriented hybrid Q-format multiplication with adaptive quantization for tiny YOLO3 査読有り

    Tao Li, Yitao Ma, Tetsuo Endoh

    Neural Computing and Applications　2023年2月13日

    出版者・発行元：None

    DOI： 10.1007/s00521-023-08280-y 　

    ISSN：0941-0643

    eISSN：1433-3058

  6. Bridging Artificial Intelligence and Devices: Power Reduction Method of Non-volatile Devices with Error-resilient Deep Neural Networks

    Tao Li, Li Zhang, Yitao Ma, Tetsuo Endoh

    IEEE Transactions on Magnetics　1-1　2023年

    出版者・発行元：Institute of Electrical and Electronics Engineers (IEEE)

    DOI： 10.1109/tmag.2023.3321878 　

    ISSN：0018-9464

    eISSN：1941-0069

  7. Charge-to-Spin Conversion Efficiency in Synthetic Antiferromagnetic System using Pt-Cu/Ir/Pt-Cu spacer layers

    Yoshiaki Saito, Shoji Ikeda, Hirofumi Inoue, Tetsuo Endoh

    IEEE Transactions on Magnetics　1-1　2023年

    出版者・発行元：Institute of Electrical and Electronics Engineers (IEEE)

    DOI： 10.1109/tmag.2023.3282626 　

    ISSN：0018-9464

    eISSN：1941-0069

  8. Hybrid Signed Convolution Module With Unsigned Divide-and-Conquer Multiplier for Energy-Efficient STT-MRAM-Based AI Accelerator

    Tao Li, Yitao Ma, Ko Yoshikawa, Tetsuo Endoh

    IEEE Transactions on Very Large Scale Integration (VLSI) Systems　1-5　2023年

    出版者・発行元：Institute of Electrical and Electronics Engineers (IEEE)

    DOI： 10.1109/tvlsi.2023.3245099 　

    ISSN：1063-8210

    eISSN：1557-9999

  9. Correlation between the magnitude of interlayer exchange coupling and charge-to-spin conversion efficiency in a synthetic antiferromagnetic system 査読有り

    Yoshiaki Saito, Shoji Ikeda, Tetsuo Endoh

    Applied Physics Express　16　(1)　013002-1-013002-6　2023年1月1日

    出版者・発行元：IOP Publishing

    DOI： 10.35848/1882-0786/acb311 　

    ISSN：1882-0778

    eISSN：1882-0786

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    Abstract The correlation between the magnitude of interlayer exchange coupling (J<sub>ex</sub>) and charge-to-spin conversion efficiency (spin Hall angle: θ<sub>SH</sub>) is investigated in a synthetic antiferromagnetic (AF) system with compensated magnetization. The magnitude of θ<sub>SH</sub> increases linearly with increasing the magnitude of J<sub>ex</sub>. We observe the factor of 6.5 increase of spin Hall angle (θ<sub>SH</sub> = 45.8%) in a low resistive (ρ<sub>xx</sub> = 41 μΩcm) synthetic AF system by increasing the magnitude of J<sub>ex</sub>. The low resistive synthetic AF system will be a promising building block for future nonvolatile high-speed memories and logic circuits using the spin Hall effect.

  10. Influence of sidewall damage on thermal stability in quad-CoFeB/MgO interfaces by micromagnetic simulation 査読有り

    Hiroshi Naganuma, Hiroaki Honjo, Chikako Kaneta, Koichi Nishioka, Shoji Ikeda, Tetsuo Endoh

    AIP Advances　12　125317-1-125317-10　2022年12月21日

    DOI： 10.1063/5.0112741 　

  11. Effect of interfacial nitrogen defects on tunnel magnetoresistance in an Fe/MgO/Fe magnetic tunnel junction 査読有り

    Yutaro Ogawa, Masaaki Araidai, Tetsuo Endoh, Kenji Shiraishi

    Journal of Applied Physics　132　(21)　213904-213904　2022年12月7日

    出版者・発行元：AIP Publishing

    DOI： 10.1063/5.0126570 　

    ISSN：0021-8979

    eISSN：1089-7550

    詳細を見る 詳細を閉じる

    We investigated the effect of interfacial nitrogen (N) defects on tunnel magnetoresistance (TMR) in Fe/MgO/Fe magnetic tunnel junctions (MTJs) which are the basic building block of magnetoresistive random access memory. The N atoms are predicted to originate from the SiN covering for antioxidation. It was found from first-principles quantum-transport calculations that the N defects significantly worsen the TMR. This is particularly evident in the MTJ models with an additional N atom at the MgO/Fe interface, because a conduction channel appears in the antiparallel magnetization configuration due to the N defects. The TMR is directly related to the read error rate of data and the scaling of the memory cell. Therefore, the prevention of nitrogen contamination during the manufacturing processes is a prerequisite for maintaining high performance.

  12. 25 nm iPMA-type Hexa-MTJ with solder reflow capability and endurance > 10^7 for eFlash-type MRAM

    H. Honjo, K. Nishioka, S. Miura, H. Naganuma, T. Watanabe, T. Nasuno, T.Tanigawa, Y. Noguchi, H. Inoue, M. Yasuhira, S. Ikeda, and T. Endoh

    IEEE International Electron Devices Meeting (IEDM)　2022年12月3日

  13. From Algorithm to Module: Adaptive and Energy-Efficient Quantization Method for Edge Artificial Intelligence in IoT Society 査読有り

    Tao Li, Yitao Ma, Tetsuo Endoh

    IEEE Transactions on Industrial Informatics　1-13　2022年11月18日

    出版者・発行元：Institute of Electrical and Electronics Engineers (IEEE)

    DOI： 10.1109/tii.2022.3223222 　

    ISSN：1551-3203

    eISSN：1941-0050

  14. Preparation of RuO2 for spin-orbit torque measurement of RuO2/Co-Fe-B bilayer

    T. V. A. Nguyen, S. DuttaGupta, Y. Saito, S. Fukami, D. Vu, H. Naganuma, S. Ikeda, T. Endoh, Y. Endo

    The 6th Symposium for the Core Research Clusters for Materials Science and Spintronics, and the 5th Symposium on International Joint Graduate Program in Materials Science　2022年10月24日

  15. Impact of Grain Boundaries in MgO Layer on Data Retention Performance of STT-MRAM

    K. Morishita, Y. Harashima, M. Araidai, T. Endoh, K. Shiraish

    2022 International Conference on Solid State Devices and Materials (SSDM 2022)　2022年9月29日

  16. Influence of Iridium Sputtering Conditions on the Magnetic Properties of Co/Pt-Based Iridium-Synthetic Antiferromagnetic Coupling Reference Layer 査読有り

    H. Honjo, H. Naganuma, K. Nishioka, T. V. A. Nguyen, M. Yasuhira, S. Ikeda, T. Endoh

    58　(8)　1-5　2022年8月

    出版者・発行元：None

    DOI： 10.1109/tmag.2022.3151562 　

    ISSN：0018-9464

    eISSN：1941-0069

  17. Energy-Efficient Convolution Module With Flexible Bit-Adjustment Method and ADC Multiplier Architecture for Industrial IoT 査読有り

    Tao Li, Yitao Ma, Ko Yoshikawa, Osamu Nomura, Tetsuo Endoh

    IEEE Transactions on Industrial Informatics　18　(5)　3055-3065　2022年5月

    出版者・発行元：Institute of Electrical and Electronics Engineers (IEEE)

    DOI： 10.1109/tii.2021.3106242 　

    ISSN：1551-3203

    eISSN：1941-0050

  18. Design and Heavy-Ion Testing of MTJ/CMOS Hybrid LSIs for Space-Grade Soft-Error Reliability

    K. Watanabe, T. Shimada, K. Hirose, H. Shindo, D. Kobayashi, T. Tanigawa, S. Ikeda, T. Shinada, H. Koike, T. Endoh, T. Makino, T. Ohshima

    2022 IEEE International Reliability Physics Symposium (IRPS)　2022年3月27日

    出版者・発行元：IEEE

    DOI： 10.1109/irps48227.2022.9764491 　

  19. Effect of oxygen incorporation on dynamic magnetic properties in Ta-O/Co-Fe-B bilayer films under out-of-plane and in-plane magnetic fields 査読有り

    T. V. A. Nguyen, Y. Saito, H. Naganuma, S. Ikeda, T. Endoh, Y. Endo

    AIP Advances　12　(3)　035133-1-035133-5　2022年3月1日

    出版者・発行元：None

    DOI： 10.1063/9.0000297 　

    eISSN：2158-3226

  20. Enhancement of current to spin-current conversion and spin torque efficiencies in a synthetic antiferromagnetic layer based on a Pt/Ir/Pt spacer layer 査読有り

    Yoshiaki Saito, Shoji Ikeda, Tetsuo Endoh

    105　(5)　2022年2月22日

    出版者・発行元：None

    DOI： 10.1103/physrevb.105.054421 　

    ISSN：2469-9950

    eISSN：2469-9969

  21. Effect of Magnetic Coupling between Two CoFeB Layers on Thermal Stability in Perpendicular Magnetic Tunnel Junctions with MgO/CoFeB/Insertion Layer/CoFeB/MgO Free Layer 査読有り

    K. Nishioka, S. Miura, H. Honjo, H. Naganuma, T. V.A. Nguyen, T. Watanabe, S. Ikeda, T. Endoh

    IEEE Transactions on Magnetics　58　(2)　2022年2月1日

    DOI： 10.1109/TMAG.2021.3083575 　

    ISSN：0018-9464

    eISSN：1941-0069

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    We investigated the effect of magnetic coupling (the energy constant of unit area Jcpl ) between CoFeB free layers on thermal stability factor Δ in magnetic tunnel junction (MTJ) with CoFeB/MgO double interfacial perpendicular magnetic anisotropy (IPMA). We newly introduced Jcpl in models for calculations, which were based on magnetic domain propagation model when MTJ diameter d is larger than critical diameter dc and magnetization coherent rotation model when d ≤ dc. With increasing Jcpl , Δ increases and saturates when Jcpl is over a critical value Jcplc. Magnetostatic coupling constants ( Jstat ) between the free layers were also calculated. Jstat is much smaller than Jcplc and cannot maximize Δ by itself, so an interlayer exchange coupling (the critical energy constant of unit area Jexc ) is required to cover the difference between Jcplc and Jstat. Jexc also rapidly increases with the decrease in d and reaches a plateau of 0.15 mJ/m2 in d ≤ 30 nm. MTJ devices with the smallest Jex(=0.01 mJ/m^2 ) and a moderate PMA (constant per unit area Keff t^∗ ) were made and Δ s were evaluated by experiments. The experimental Δ s were fitted by the calculations with adjusting stiffness constants A_s. The calculated Δ s and the experimental Δ s were in good agreement when A_s had a smaller value than that of the blanket film. Since the experimentally used Jex value was almost 0, Δ values were estimated when Jex was a greater value of 0.15 mJ/m2. As a result, 30% enhancement of Δ was obtained at the smallest d = 20 nm.

  22. Efficient BCH Code Encoding and Decoding Algorithm with Divisor-Distance-Based Polynomial Division for STT-MRAM 査読有り

    Li Zhang, Yitao Ma, Tetsuo Endoh

    IEEE Transactions on Magnetics　1-1　2022年

    出版者・発行元：Institute of Electrical and Electronics Engineers (IEEE)

    DOI： 10.1109/tmag.2022.3142917 　

    ISSN：0018-9464

    eISSN：1941-0069

  23. Ultimate vertical gate-all-around metal–oxide–semiconductor field-effect transistor and its three-dimensional integrated circuits

    Shujun Ye, Kikuo Yamabe, Tetsuo Endoh

    Materials Science in Semiconductor Processing　134　106046-106046　2021年11月

    出版者・発行元：Elsevier BV

    DOI： 10.1016/j.mssp.2021.106046 　

    ISSN：1369-8001

  24. Synthetic antiferromagnetic layer based on Pt/Ru/Pt spacer layer with 1.05 nm interlayer exchange oscillation period for spin–orbit torque devices

    Yoshiaki Saito, Shoji Ikeda, Tetsuo Endoh

    Applied Physics Letters　119　(14)　142401-142401　2021年10月4日

    出版者・発行元：AIP Publishing

    DOI： 10.1063/5.0063317 　

    ISSN：0003-6951

    eISSN：1077-3118

  25. Antiferromagnetic interlayer exchange coupling and large spin Hall effect in multilayer systems with Pt/Ir/Pt and Pt/Ir layers

    Yoshiaki Saito, Nobuki Tezuka, Shoji Ikeda, Tetsuo Endoh

    Physical Review B　104　(6)　2021年8月23日

    出版者・発行元：American Physical Society (APS)

    DOI： 10.1103/physrevb.104.064439 　

    ISSN：2469-9950

    eISSN：2469-9969

  26. Advanced 18 nm Quad-MTJ technology overcomes dilemma of Retention and Endurance under Scaling beyond 2X nm 査読有り

    H. Naganuma, S. Miura, H. Honjo, K. Nishioka, T. Watanabe, T. Nasuno, H. Inoue, T. V. A. Nguyen, Y. Endo, Y. Noguchi, M. Yasuhira, S. Ikeda, T. Endoh

    2021-June　2021年6月

    ISSN：0743-1562

  27. Precise fabrication of uniform sub-10-nm-diameter cylindrical silicon nanopillars via oxidation control

    Shujun Ye, Kikuo Yamabe, Tetsuo Endoh

    Scripta Materialia　198　113818-113818　2021年6月

    出版者・発行元：Elsevier BV

    DOI： 10.1016/j.scriptamat.2021.113818 　

    ISSN：1359-6462

  28. Oxidation of Silicon Nanopillars 査読有り

    Shujun Ye, Kikuo Yamabe, Tetsuo Endoh

    125　8853-8861　2021年4月20日

    出版者・発行元：None

    DOI： 10.1021/acs.jpcc.1c01514 　

    ISSN：1932-7447

    eISSN：1932-7455

  29. Dual-Port SOT-MRAM Achieving 90-MHz Read and 60-MHz Write Operations under Field-Assistance-Free Condition

    Masanori Natsui, Akira Tamakoshi, Hiroaki Honjo, Toshinari Watanabe, Takashi Nasuno, Chaoliang Zhang, Takaho Tanigawa, Hirofumi Inoue, Masaaki Niwa, Toru Yoshiduka, Yasuo Noguchi, Mitsuo Yasuhira, Yitao Ma, Hui Shen, Shunsuke Fukami, Hideo Sato, Shoji Ikeda, Hideo Ohno, Tetsuo Endoh, Takahiro Hanyu

    IEEE Journal of Solid-State Circuits　56　(4)　1116-1128　2021年4月

    DOI： 10.1109/JSSC.2020.3039800 　

    ISSN：0018-9200

    eISSN：1558-173X

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    The development of new functional memories using emerging nonvolatile devices has been widely investigated. Spin-transfer torque magnetoresistive random access memory (STT-MRAM) has become new technology platform to overcome the issue in power consumption of logic for the application from IoT to AI; however, STT-MRAM has a tradeoff relationship between endurance, retention, and access time. This is because the MTJ device used in STT-MRAM is a two-terminal device, and excessive read current for high-speed readout can cause unexpected data writing, or so-called read disturbance. In order to meet the demand for the realization of high-speed nonvolatile memory, the development of new memories based on innovative circuit, device, and integration process is required. In this article, we demonstrate an SOT-MRAM, a nonvolatile memory using MTJ devices with spin-orbit-torque (SOT) switching that have a read-disturbance-free characteristic. The SOT-MRAM fabricated using a 55-nm CMOS process is implemented in a dual-port configuration utilizing a three-terminal structure of the device for realizing a wide bandwidth applicable to high-speed applications. In addition, a read-energy reduction technique called a self-termination scheme is also implemented. Through the measurement results of the fabricated prototype chip, we will demonstrate the proposed SOT-MRAM achieves 60-MHz write and 90-MHz read operations with 1.2-V supply voltage under a magnetic-field-free condition.

  30. 40 nm 1T-1MTJ 128 Mb STT-MRAM With Novel Averaged Reference Voltage Generator Based on Detailed Analysis of Scaled-Down Memory Cell Array Design

    Hiroki Koike, Takaho Tanigawa, Toshinari Watanabe, Takashi Nasuno, Yasuo Noguchi, Mitsuo Yasuhira, Toru Yoshiduka, Yitao Ma, Hiroaki Honjo, Koichi Nishioka, Sadahiko Miura, Hirofumi Inoue, Shoji Ikeda, Tetsuo Endoh

    IEEE TRANSACTIONS ON MAGNETICS　57　(3)　2021年3月

    出版者・発行元：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI： 10.1109/TMAG.2020.3038110 　

    ISSN：0018-9464

    eISSN：1941-0069

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    The development of STT-MRAM technology is currently in progress and has been successively disclosed by major LSI vendors recently. In order to advance STT-MRAM technology and expand its areas of application, challenges relative to further device scaling need to be addressed. In this study, an increased wiring resistance in a deep sub-100 nm process by which the read operation yield is degraded was analyzed. The yield degradation was quantified by analyzing the conventional cell array using Monte-Carlo SPICE simulations. A new circuit was proposed to decrease the fail bit rate by an averaged reference voltage (V-ref) generator. The simulated results indicated that the new V-ref generator improved the fail bit rate by 1 order of magnitude compared to the conventional array. To demonstrate the circuit operation, a 128 Mb STT-MRAM chip was designed and fabricated using 40 nm CMOS and 37 nm MTJ technologies. For the first time, the chip measurements successfully demonstrated the operation of the proposed device-variation tolerant array architecture with the averaged Vref generator, presenting a 30 ns read access time.

  31. W thickness dependence of spin Hall effect for (W/Hf)-multilayer electrode/CoFeB/MgO systems with flat and highly (100) oriented MgO layer

    Yoshiaki Saito, Nobuki Tezuka, Shoji Ikeda, Tetsuo Endoh

    AIP Advances　11　(2)　2021年2月1日

    DOI： 10.1063/9.0000011 　

    eISSN：2158-3226

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    We investigated spin-Hall effect (SHE) and degree of MgO (100) orientation in artificially synthesized (W/Hf)-multilayer/CoFeB/MgO systems with various W thicknesses. We found that the artificially synthesized multilayer systems can enhance the spin-Hall effect and control the value of spin diffusion length. We observed a maximum magnitude in both spin-Hall angle and spin-Hall conductivity as a function of W thickness in W/Hf-multilayer systems, and found that the values of spin-Hall conductivity are larger than that for β-phase W. In addition, a more highly oriented MgO (100) texture on CoFeB is obtained for (W/Hf)-multilayer systems prepared under low-Ar-pressure condition, which would be suitable for preparation of magnetic tunnel junctions with high tunnel magnetoresistance properties on (W/Hf)-multilayer heavy metal electrode. These results suggest that the artificially synthesized multilayer system is one of the avenues for realizing spin devices using spin-orbit torque.

  32. Enhancement of magnetic coupling and magnetic anisotropy in MTJs with multiple CoFeB/MgO interfaces for high thermal stability

    K. Nishioka, H. Honjo, H. Naganuma, T. V.A. Nguyen, M. Yasuhira, S. Ikeda, T. Endoh

    AIP Advances　11　(2)　2021年2月1日

    DOI： 10.1063/9.0000048 　

    eISSN：2158-3226

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    Magnetic coupling between two CoFeB layers through the W insertion layer is important in the conventional double CoFeB/MgO interface, magnetic tunneling junctions (MTJs) (double-MTJs) with MgO/CoFeB/W/CoFeB/MgO free layer stack because it increases the effective magnetic volume of the free layer. The magnetic coupling energy constant per unit area, Jcpl, between two CoFeB layers through the W layer and the effective perpendicular magnetic anisotropy (PMA) energy constant per unit area, Kefft*, were investigated for conventional double-MTJs with various W insertion layer thicknesses. As the W layer thickness increased, Kefft* increased and Jcpl decreased. There exists a trade-off relationship between Jcpl and Kefft*. In conventional double-MTJs with a single W insertion layer, large values for Jcpl and Kefft* were difficult to obtain simultaneously. To improve this tradeoff, we employed a free layer stack with a thin ferromagnetic layer (ferromagnetic bridge layer: FBL) located in the W insertion layer. In the double-MTJs with FBL annealed at 400 °C, a large Jcpl value of 0.37 mJ/m2 was achieved while maintaining the maximum values of Kefft*. Accordingly, the MTJ with FBL provides an MTJ stack structure for obtaining high thermal stability.

  33. Effect of surface modification treatment on top-pinned MTJ with perpendicular easy axis

    H. Honjo, H. Naganuma, T. V. A. Nguyen, H. Inoue, M. Yasuhira, S. Ikeda, T. Endoh

    AIP Advances　11　(2)　025211-025211　2021年2月1日

    出版者・発行元：AIP Publishing

    DOI： 10.1063/9.0000047 　

    eISSN：2158-3226

  34. Perpendicular Magnetic Tunnel Junctions with Four Anti-ferromagnetically Coupled Co/Pt Pinning Layers

    H. Honjo, K. Nishioka, S. Miura, H. Naganuma, T. Watanabe, Y. Noguchi, T. V. A. Nguyen, M. Yasuhira, S. Ikeda, T. Endoh

    IEEE Transactions on Magnetics　1-1　2021年

    出版者・発行元：Institute of Electrical and Electronics Engineers (IEEE)

    DOI： 10.1109/tmag.2021.3078710 　

    ISSN：0018-9464

    eISSN：1941-0069

  35. First Demonstration of 25-nm Quad Interface p-MTJ Device With Low Resistance-Area Product MgO and Ten Years Retention for High Reliable STT-MRAM

    K. Nishioka, S. Miura, H. Honjo, H. Inoue, T. Watanabe, T. Nasuno, H. Naganuma, T. V. A. Nguyen, Y. Noguchi, M. Yasuhira, S. Ikeda, T. Endoh

    IEEE Transactions on Electron Devices　1-6　2021年

    出版者・発行元：Institute of Electrical and Electronics Engineers (IEEE)

    DOI： 10.1109/ted.2021.3074103 　

    ISSN：0018-9383

    eISSN：1557-9646

  36. Scalability of Quad Interface p-MTJ for 1X nm STT-MRAM with 10-ns Low Power Write Operation, 10 Years Retention and Endurance &gt; 10¹¹

    Sadahiko Miura, Koichi Nishioka, Hiroshi Naganuma, T. V.A. Nguyen, Hiroaki Honjo, Shoji Ikeda, Toshinari Watanabe, Hirofumi Inoue, Masaaki Niwa, Takaho Tanigawa, Yasuo Noguchi, Toru Yoshizuka, Mitsuo Yasuhira, Tetsuo Endoh

    IEEE Transactions on Electron Devices　67　(12)　5368-5373　2020年12月

    DOI： 10.1109/TED.2020.3025749 　

    ISSN：0018-9383

    eISSN：1557-9646

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    We fabricated a quadruple-interface perpendicular magnetic tunnel junction (MTJ) (Quad-MTJ) down to 33 nm using physical vapor-deposition, reactive ion etching, and damage-control integration process technologies that we developed under a 300-mm process. We demonstrated the greater scalability and higher writing speed of Quad-MTJ compared with double-interface perpendicular MTJ: 1) it has twice the thermal stability factor - 1X nm Quad-MTJ can achieve 10 years retention - while maintaining a low resistance-area product and high tunnel magnetoresistance ratio; 2) smaller overdrive ratio of write voltage to obtain a sufficiently low write-error rate; 2) smaller pulsewidth dependence of the switching current; and 4) more than double the write efficiency at 10-ns write operation down to 33-nm MTJ. The effective suppression of the switching current increase for higher write speeds was explained by the spin-transfer-torque model using the Fokker-Planck equation. Our 33-nm Quad-MTJ also achieved excellent endurance (at least 1011) owing to its higher write efficiency and low-damage integration-process technology. It is thus a promising method for low power, high speed, and reliable STT-MRAM with excellent scalability down to the 1X nm node.

  37. FPGA Implementation of Real-Time Pedestrian Detection Using Normalization-Based Validation of Adaptive Features Clustering

    Tao Li, Yitao Ma, Hui Shen, Tetsuo Endoh

    IEEE Transactions on Vehicular Technology　69　(9)　9330-9341　2020年9月

    出版者・発行元：Institute of Electrical and Electronics Engineers (IEEE)

    DOI： 10.1109/tvt.2020.2976958 　

    ISSN：0018-9545

    eISSN：1939-9359

  38. Review of STT-MRAM circuit design strategies, and a 40-nm 1T-1MTJ 128Mb STT-MRAM design practice

    Hiroki KOIKE, Takaho TANIGAWA, Toshinari WATANABE, Takashi NASUNO, Yasuo NOGUCHI, Mitsuo YASUHIRA, Toru YOSHIDUKA, Yitao MA, Hiroaki HONJO, Koichi NISHIOKA, Sadahiko MIURA, Hirofumi INOUE, Shoji IKEDA, Tetsuo ENDOH

    2020 IEEE 31st Magnetic Recording Conference (TMRC)　2020年8月17日

    出版者・発行元：IEEE

    DOI： 10.1109/tmrc49521.2020.9366711 　

  39. Influence of Hard Mask Materials on the Magnetic Properties of Perpendicular MTJs With Double CoFeB/MgO Interface

    H. Honjo, M. Niwa, K. Nishioka, T. V. A. Nguyen, H. Naganuma, Y. Endo, M. Yasuhira, S. Ikeda, T. Endoh

    IEEE Transactions on Magnetics　56　(8)　1-4　2020年8月

    出版者・発行元：Institute of Electrical and Electronics Engineers (IEEE)

    DOI： 10.1109/tmag.2020.3004576 　

    ISSN：0018-9464

    eISSN：1941-0069

  40. Micromagnetic simulation of the temperature dependence of the switching energy barrier using string method assuming sidewall damages in perpendicular magnetized magnetic tunnel junctions

    Hiroshi Naganuma, Hideo Sato, Shoji Ikeda, Tetsuo Endoh

    AIP Advances　2020年7月1日

    DOI： 10.1063/5.0007499 　

  41. Scalability of Quad Interface p-MTJ for 1X nm STT-MRAM with 10 ns Low Power Write Operation, 10 years Retention and Endurance > 10^11 査読有り

    VLSI Symposium　2020年6月

  42. Recent progresses in STT-MRAM and SOT-MRAM for next generation MRAM 招待有り 査読有り

    Tetsuo Endoh, H. Honjo, K. Nishioka, S. Ikeda

    VLSI Symposium　2020年6月

  43. Dual-Port Field-Free SOT-MRAM Achieving 90-MHz Read and 60-MHz Write Operations under 55-nm CMOS Technology and 1.2-V Supply Voltage 査読有り

    M. Natsui, A. Tamakoshi, H. Honjo, T. Watanabe, T. Nasuno, C. Zhang, T. Tanigawa, H. Inoue, M. Niwa, T. Yoshiduka, Y. Noguchi, M. Yasuhira, Y. Ma, H. Shen, S. Fukami, H. Sato, S. Ikeda, H. Ohno, T. Endoh, T. Hanyu

    VLSI Symposium　2020年6月

  44. Micromagnetic simulation of the temperature dependence of the switching energy barrier using string method assuming side wall damages in perpendicular magnetized magnetic tunnel junctions 査読有り

    Hiroshi Naganuma, Hideo Sato, Shoji Ikeda, Tetsuo Endoh

    AIP Advanced　2020年6月

  45. Effect of metallic Mg insertion in CoFeB/MgO interface perpendicular magnetic tunnel junction on tunnel magnetoresistance ratio observed by Synchrotron x-ray diffraction 査読有り

    38　(3)　033801　2020年5月

    DOI： 10.1116/1.5144850 　

  46. Large spin Hall effect and increase in perpendicular magnetic anisotropy in artificially synthesized amorphous W/Hf multilayer/CoFeB system 査読有り

    Saito, Y., Tezuka, N., Ikeda, S., Endoh, T.

    Applied Physics Letters　116　(13)　132401-1-132401-5　2020年3月

    DOI： 10.1063/5.0002642 　

  47. A free-extendible and ultralow-power nonvolatile multi-core associative coprocessor based on MRAM with inter-core pipeline scheme for large-scale full-adaptive nearest pattern searching 査読有り

    Y. Ma, S. Miura, H. Honjo, S. Ikeda, T. Endoh

    Japanease Journal of Applied Physics　2020年2月

  48. Magnetic properties of Co film in Pt/Co/Cr<inf>2</inf>O<inf>3</inf>/Pt structure 査読有り

    T. V.A. Nguyen, Y. Shiratsuchi, H. Sato, S. Ikeda, T. Endoh, Y. Endo

    AIP Advances　10　(1)　015152-1-015152-5　2020年1月1日

    DOI： 10.1063/1.5130439 　

    eISSN：2158-3226

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    © 2020 Author(s). Magnetic properties of Co film in Pt/Co/α-Cr2O3/Pt/α-Al2O3 structure were investigated. Co layer thickness tCo dependence of perpendicular magnetic anisotropy energy density K reveals that the bulk magnetic anisotropy plays an important role in the system in addition to the interfacial anisotropy. Damping constant α monotonically increases with the decrease of tCo but not proportionally to 1/tCo. Both K and α increase with the increase of Pt layer thickness tPt from 3 nm to 5 nm and keeps almost constant in the tPt range between 5 nm to 20 nm. These results are of importance to understand the magnetization switching behavior driven by the magneto-electric (ME) effect as well as to design the spintronics device using the ME effect.

  49. Normalization-Based Validity Index of Adaptive K-Means Clustering for Multi-Solution Application

    Tao Li, Yitao Ma, Tetsuo Endoh

    IEEE Access　8　9403-9419　2020年

    出版者・発行元：Institute of Electrical and Electronics Engineers (IEEE)

    DOI： 10.1109/access.2020.2964763 　

    eISSN：2169-3536

  50. A Systematic Study of Tiny YOLO3 Inference: Toward Compact Brainware Processor with Less Memory and Logic Gate

    Tao Li, Yitao Ma, Tetsuo Endoh

    IEEE Access　8　142931-142955　2020年

    DOI： 10.1109/ACCESS.2020.3013934 　

    eISSN：2169-3536

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    © 2013 IEEE. The emerging of deep neural networks, especially the convolutional neural network (CNN), substantially promotes the fast development of brainware processors in object detection. However, the vast network architecture brings severe challenges to the design of brainware processor, which requires a large number of logic gates and memories. Therefore, a compact brainware processor with less memory and logic gate has a high demand in object detection. Typically, the object detection involves single-shot and multi-shot detectors in accordance with different detection principle. In the early stage, the multi-shot detector has a leading role in solving object detection issues, such as region-based convolutional neural networks (R-CNNs), faster R-CNNs etc. However, the multi-shot detector suffers from a low detection rate comparing with the single-shot detector. The you only look once (YOLO) algorithm, as the state-of-the-art real-time object detection algorithm, receives extensive attention from the academics and industry. Particularly, the lightweight YOLO algorithm, tiny YOLO3, has excellent potential for circuit design of compact brainware processor. Nonetheless, systematic studies of tiny YOLO3 are still missing up to the present. This paper offers a thorough review of the tiny YOLO3 algorithm, which can fill the gap in the field of object detection. Furthermore, the open solutions of compressing the tiny YOLO3 algorithm are proposed from the aspects of algorithm, hardware and emerging technology. The comprehensive study presented in this paper can not only enhance understanding of the tiny YOLO3 algorithm for researchers or engineers but also make a significant contribution to accelerating the development of compact brainware processor.

  51. Structural Analysis of CoFeB/MgO-based Perpendicular MTJs with Junction Size of 20 nm by STEM Tomography 査読有り

    M. Niwa, K. Kimura, T. Naijo, A. Oshurahunov, S. Nagamachi, H. Inoue, H. Honjo, S. Ikeda, T. Endoh

    IEEE Transactions on Magnetics　1-1　2020年

    出版者・発行元：Institute of Electrical and Electronics Engineers (IEEE)

    DOI： 10.1109/tmag.2020.3008436 　

    ISSN：0018-9464

    eISSN：1941-0069

  52. Oxidation-enhanced Si self-diffusion in isotopically modulated silicon nanopillars 査読有り

    Kiga, Ryotaro, Hayashi, Sayaka, Miyamoto, Satoru, Shimizu, Yasuo, Nagai, Yasuyoshi, Endoh, Tetsuo, Itoh, Kohei M.

    Journal of Applied Physics　127　(4)　045704/1-045704/6　2020年

    DOI： 10.1063/1.5134105 　

  53. Spin Hall effect investigated by spin Hall magnetoresistance in Pt100−xAux/CoFeB systems 査読有り

    Yoshiaki Saito, Nobuki Tezuka, Shoji Ikeda, Tetsuo Endoh

    AIP Advances　9　125312-1-125312-5　2019年12月

    DOI： 10.1063/1.5129889 　

  54. Effect of capping layer material on thermal tolerance of magnetic tunnel junctions with MgO/CoFeB-based free layer/MgO/capping layers

    H. Honjo, T. V. A. Nguyen, M. Yasuhira, M. Niwa, S. Ikeda, H. Sato, T. Endoh

    AIP Advances　9　(12)　125330-125330　2019年12月1日

    出版者・発行元：AIP Publishing

    DOI： 10.1063/1.5129794 　

    eISSN：2158-3226

  55. First demonstration of field-free SOT-MRAM with 0.35 ns write speed and 70 thermal stability under 400℃ thermal tolerance by canted SOT structure and its advanced patterning/SOT channel technology 査読有り

    International Electron Device Meeting　2019年12月

    DOI： 10.1109/IEDM19573.2019.8993443 　

  56. First-principles study of pressure and SiO-incorporation effect on dynamical properties of silicon oxide 査読有り

    Hiroyuki Kageshima, Yuji Yajima, Kenji Shiraishi, Tetsuo Endoh

    Japanese Journal of Applied Physics　58　(11)　111004-111004　2019年11月1日

    出版者・発行元：IOP Publishing

    DOI： 10.7567/1347-4065/ab4977 　

    ISSN：0021-4922

    eISSN：1347-4065

  57. Variance reduction during the fabrication of sub-20-nm Si cylindrical nanopillars for vertical gate-all-around MOSFETs 査読有り

    Shujun Ye, Kikuo Yamabe, Tetsuo Endoh

    ACS Omega　2019年10月

    DOI： 10.1021/acsomega.9b02520 　

  58. Low-density oxide grown thermally on sidewall of Si nanopillars 査読有り

    Shujun Ye, Kikuo Yamabe, Tetsuo Endoh

    Materials Letters　2019年10月

    DOI： 10.1016/j.matlet.2019.126780 　

  59. Effect of surface modification treatment for buffer layer on thermal tolerance of synthetic ferrimagnetic reference layer in perpendicular-anisotropy magnetic tunnel junctions 査読有り

    Journal of Applied Physics　126　113902　2019年9月

    DOI： 10.1063/1.5112017 　

  60. Novel Quad Interface MTJ Technology and Its First Demonstration with High Thermal Stability and Switching Efficiency for STT-MRAM Beyond 2Xnm 査読有り

    2019 Symposia on VLSI Technology and Circuits　2019年6月

    DOI： 10.23919/VLSIT.2019.8776499 　

  61. Oxidation-induced stress in Si nanopillars 査読有り

    Shujun Ye, Kikuo Yamabe, Tetsuo Endoh

    Journal of Materials Science　54　11117-11126　2019年5月

    DOI： 10.1007/s10853-019-03670-x 　

  62. Change in chemical bonding state by thermal treatment in MgO-based magnetic tunnel junction observed by angle-resolved hard X-ray photoelectron spectroscopy 査読有り

    Masaaki Niwa, Akira Yasui, Eiji Ikenaga, Hiroaki Honjo, Shoji Ikeda, Tetsuya Nakamura, Tetsuo Endoh

    Journal of Applied Physics　125　(203903)　2019年5月

    DOI： 10.1063/1.5094067 　

  63. 12.1 An FPGA-Accelerated Fully Nonvolatile Microcontroller Unit for Sensor-Node Applications in 40nm CMOS/MTJ-Hybrid Technology Achieving 47.14μW Operation at 200MHz

    Masanori Natsui, Daisuke Suzuki, Akira Tamakoshi, Toshinari Watanabe, Hiroaki Honjo, Hiroki Koike, Takashi Nasuno, Yitao Ma, Takaho Tanigawa, Yasuo Noguchi, Mitsuo Yasuhira, Hideo Sato, Shoji Ikeda, Hideo Ohno, Tetsuo Endoh, Takahiro Hanyu

    Digest of Technical Papers - IEEE International Solid-State Circuits Conference　2019-February　202-204　2019年3月6日

    DOI： 10.1109/ISSCC.2019.8662431 　

    ISSN：0193-6530

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    © 2019 IEEE. Recently, the demand for low-power, high-performance microcontroller units (MCUs) for power-supply-critical sensor node applications has been increasing. In response to this demand, the use of nonvolatile memory elements for realizing MCUs for sensor node applications has been actively researched and developed. The latest nonvolatile MCUs (NV-MCUs) demonstrated 32b operation at 30MHz [1] and 8b operation at 100MHz [2]. However, this performance level is not suitable for sensor node applications that process large numbers of received signals and extract valuable information from them immediately to reduce the amount of transfer data to a data center. The use of various nonvolatile devices has also been proposed. However, these devices exhibit critical drawbacks when applied to sensor node applications, including limited endurance and low compatibility with standard CMOS. A spintronics-based nonvolatile device with unlimited endurance, a short switching time, and CMOS compatibility is a promising candidate for designing a low-power, high-performance NV-MCU.

  64. A 47.14-µW 200-MHz MOS/MTJ-Hybrid Nonvolatile Microcontroller Unit Embedding STT-MRAM and FPGA for IoT Applications. 査読有り

    Masanori Natsui, Daisuke Suzuki, Akira Tamakoshi, Toshinari Watanabe, Hiroaki Honjo, Hiroki Koike, Takashi Nasuno, Yitao Ma, Takaho Tanigawa, Yasuo Noguchi, Mitsuo Yasuhira, Hideo Sato, Shoji Ikeda, Hideo Ohno, Tetsuo Endoh, Takahiro Hanyu

    J. Solid-State Circuits　54　(11)　2991-3004　2019年

    DOI： 10.1109/JSSC.2019.2930910 　

  65. Edge effect in the oxidation of three-dimensional nano-structured silicon 査読有り

    Shujun Ye, Tetsuo Endoh

    Materials Science in Semiconductor Processing　93　266-273　2019年1月

    DOI： 10.1016/j.mssp.2019.01.023 　

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    Understanding and controlling the oxidation of 3D nano-structured Si is important for the three-dimensional (3D) nano-structured vertical metal–oxide–semiconductor (MOS) field-effect transistor. The retarded oxidation of Si in a corner (edge) has been widely considered since the 1980s to be due to the compressive stress from oxide and/or the slow diffusion of the oxidant in the oxide caused by compressive stress, although some problems remain unresolved. In the current work, a sharp angle in a simultaneously oxidized concave-structured adjacent two-dimensional planar surface was observed for the first time by using transmission electron microscope, for which the traditional consideration is difficult to interpret. We also found that the oxidation of Si near the edge is delayed (edge effect) irrespective of whether the edge is non-oxidized Si3N4 or a simultaneously oxidized convex- or concave-structured adjacent two-dimensional planar surface, widely exists in different Si planar surface of the observed 3D nano-structures (pillar, fin, and terrace) independent of grain orientation. We further developed a model for the formation of the edge effect and discussed its mechanism. The edge effect completely explains the residual Si and formed SiO2 in all Si nano-structures and also contributes in intrinsically understanding and precisely controlling the oxidation of 3D nano-structured Si for future device fabrications.

  66. Increase in spin-Hall effect and influence of anomalous Nernst effect on spin-Hall magnetoresistance in β-phase and α-phase W <inf>100-x</inf> Ta <inf>x</inf> /CoFeB systems

    Yoshiaki Saito, Nobuki Tezuka, Shoji Ikeda, Hideo Sato, Tetsuo Endoh

    Applied Physics Express　12　2019年1月1日

    DOI： 10.7567/1882-0786/ab1a66 　

    ISSN：1882-0778

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    © 2019 The Japan Society of Applied Physics. We studied the spin-Hall effect in W 100-x Ta x with various Ta compositions for W-Ta alloy/CoFeB/MgO heterostructures by means of spin-Hall magnetoresistance (SMR). We synthesized W-Ta alloys with both α-phase and β-phase by controlling the sputtering condition. We found that, in both α-phase and β-phase W-Ta alloys, the amplitude in SMR signals increases by alloying W with Ta at certain x. The analysis based on the drift-diffusion model reveals that the increase in SMR originates from an enhancement of the spin-Hall angles θ SH . Moreover, we observed the influence of anomalous Nernst effect on SMR for the high-resistive W-Ta/CoFeB systems.

  67. A Fully Nonvolatile Microcontroller Unit with Embedded STT-MRAM and FPGA-Based Accelerator for Sensor-Node Applications in 40nm CMOS/MTJ-Hybrid Technology 査読有り

    M. Natsui, D. Suzuki, A. Tamakoshi, T. Watanabe, H. Honjo, H. Koike, T. Nasuno, Y. Ma, T. Tanigawa, Y. Noguchi, M. Yasuhira, H. Sato, S. Ikeda, H. Ohno, T. Endoh, T. Hanyu

    IEEE Journal of Solid State Circuits　2019年

    DOI： 10.1109/JSSC.2019.2930910 　

  68. Critical role of sputtering condition for reference layer on magnetic and transport properties of perpendicular-anisotropy magnetic tunnel junction. 査読有り

    H. Honjo, H. Sato, S. Ikeda, T. Endoh

    IEEE. Transaction on Magnetics　2019年1月

    DOI： 10.1109/TMAG.2019.2897067 　

  69. Insertion Layer Thickness Dependence of Magnetic and Electrical Properties for Double CoFeB/MgO Interface Magnetic Tunnel Junctions 査読有り

    S.Miura, H.Sato, S.Ikeda, K. Nishioka, H.Honjo, T.Endoh

    IEEE. Transaction on Magnetics　2019年

    DOI： 10.1109/TMAG.2019.2901841 　

  70. 14ns write speed 128Mb density Embedded STT-MRAM with endurance>10^10 and 10yrs retention @85°C using novel low damage MTJ integration process 査読有り

    H. Sato, H. Honjo, T. Watanabe, M. Niwa, H. Koike, S. Miura, T. Saito, H. Inoue, T. Nasuno, T. Tanigawa, Y. Noguchi, T. Yoshiduka, M. Yasuhira, S. Ikeda, S.- Y. Kang, T. Kubo, K. Yamashita, Y. Yagi, R. Tamura, T. Endoh

    International Electron Devise Meeting　2018年12月

    DOI： 10.1109/IEDM.2018.8614606 　

  71. A Recent Progress of Spintronics Devices for Integrated Circuit Applications 査読有り

    Tetsuo Endoh, Hiroaki Honjo

    Journal of Low Power Electronics and Applications　8　(4)　2018年11月

    DOI： 10.3390/jlpea8040044 　

  72. STEM tomography study on structural features induced by MTJ processing 査読有り

    Masaaki Niwa, Kosuke Kimura, Toshinari Watanabe, Takanori Naijou, Hiroaki Honjo, Shoji Ikeda, Tetsuo Endoh

    Applied Physics A　124　(724)　2018年10月

    DOI： 10.1007/s00339-018-2144-x 　

    ISSN：0947-8396

  73. Model of inter-cell interference phenomenon in 10nm magnetic tunnel junction with perpendicular anisotropy array due to oscillatory stray field from neighboring cells 査読有り

    Satoshi Ohuchida, Tetsuo Endoh

    Japanese Journal of Applied Physics　57　(6)　2018年6月1日

    出版者・発行元：Japan Society of Applied Physics

    DOI： 10.7567/JJAP.57.063002 　

    ISSN：1347-4065 0021-4922

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    In this paper, we propose a new model of inter-cell interference phenomenon in a 10nm magnetic tunnel junction with perpendicular anisotropy (p-MTJ) array and investigated the interference effect between a program cell and unselected cells due to the oscillatory stray field from neighboring cells by Landau-Lifshitz-Gilbert micromagnetic simulation. We found that interference brings about a switching delay in a program cell and excitation of magnetization precession in unselected cells even when no programing current passes through. The origin of interference is ferromagnetic resonance between neighboring cells. During the interference period, the precession frequency of the program cell is 20.8GHz, which synchronizes with that of the theoretical precession frequency f = γHeff in unselected cells. The disturbance strength of unselected cells decreased to be inversely proportional to the cube of the distance from the program cell, which is in good agreement with the dependence of stray field on the distance from the program cell calculated by the dipole approximation method.

  74. Reconsideration of Si pillar thermal oxidation mechanism 査読有り

    Kageshima Hiroyuki, Shiraishi Kenji, Endoh Tetsuo

    JAPANESE JOURNAL OF APPLIED PHYSICS　57　(6)　2018年6月

    DOI： 10.7567/JJAP.57.06KD02 　

    ISSN：0021-4922

  75. Oxygen concentration dependence of silicon oxide dynamical properties 査読有り

    Yajima Yuji, Shiraishi Kenji, Endoh Tetsuo, Kageshima Hiroyuki

    JAPANESE JOURNAL OF APPLIED PHYSICS　57　(6)　2018年6月

    DOI： 10.7567/JJAP.57.06KD01 　

    ISSN：0021-4922

  76. MTJ-based nonvolatile logic LSI for ultra low-power and highly dependable computing 査読有り

    Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    China Semiconductor Technology International Conference 2018, CSTIC 2018　1-4　2018年5月29日

    出版者・発行元：Institute of Electrical and Electronics Engineers Inc.

    DOI： 10.1109/CSTIC.2018.8369189 　

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    A novel logic-LSI architecture, 'nonvolatile logic-in-memory (NV-LIM) architecture,' where nonvolatile storage elements are distributed over a logic-circuit plane, is proposed as a promising candidate to overcome performance, power and reliability wall on the present CMOS-only-based logic LSIs. Some concrete design examples based on the NV-LIM architecture using MTJ device are demonstrated and their usefulness is discussed in comparison with the corresponding CMOS-only-based realization.

  77. 1T-1MTJ Type Embedded STT-MRAM with Advanced Low-Damage and Short-Failure-Free RIE Technology down to 32 nmφ MTJ Patterning 査読有り

    Hideo Sato, Toshinari Watanabe, Hiroki Koike, Takashi Saito, Sadahiko Miura, Hiroaki Honjo, Hirofumi Inoue, Shoji Ikeda, Yasuo Noguchi, Takaho Tanigawa, Mitsuo Yasuhira, Hideo Ohno, Song Yun Kang, Takuya Kubo, Koichi Takatsuki, Koji Yamashita, Yasushi Yagi, Ryo Tamura, Takuro Nishimura, Koh Murata, Tetsuo Endoh

    2018 IEEE International Memory Workshop (IMW)　2018年5月

    出版者・発行元：IEEE

    DOI： 10.1109/imw.2018.8388774 　

  78. Loss analysis and optimum design of a highly efficient and compact CMOS DC-DC converter with novel transistor layout using 60nm multipillar-type vertical body channel MOSFET 査読有り

    Kazuki Itoh, Tetsuo Endoh

    Japanese Journal of Applied Physics　57　(4)　2018年4月1日

    出版者・発行元：Japan Society of Applied Physics

    DOI： 10.7567/JJAP.57.04FR12 　

    ISSN：1347-4065 0021-4922

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    In this paper, we present a novel transistor layout of multi pillar-type vertical body-channel (BC) MOSFET for cascode power switches for improving the efficiency and compactness of CMOS DC-DC converters. The proposed layout features a stacked and multifingered layout to suppress the loss due to parasitic components such as diffusion resistance and contact resistance. In addition, the loss of each MOSFET, which configures cascode power switches, is analyzed, and it is revealed that the total optimum gate width and loss with the high-side (HS) n-type MOSFET topology are 27 and 16% smaller than those with the HS p-type MOSFET topology, respectively. Moreover, a circuit simulation of 2.0 to 0.8 V, 100 MHz CMOS DC-DC converters with the proposed layout is carried out by using experimentally extracted models of BSIM4 60nm vertical BC MOSFETs. The peak efficiency of the HS n-type MOSFET converter with the proposed layout is 90.1%, which is 6.0% higher than that with the conventional layout.

  79. Cross-point-type spin-transfer-torque magnetoresistive random access memory cell with multi-pillar vertical body channel MOSFET 査読有り

    Taro Sasaki, Tetsuo Endoh

    Japanese Journal of Applied Physics　57　(4)　2018年4月1日

    出版者・発行元：Japan Society of Applied Physics

    DOI： 10.7567/JJAP.57.04FN09 　

    ISSN：1347-4065 0021-4922

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    In this paper, from the viewpoint of cell size and sensing margin, the impact of a novel cross-point-type one transistor and one magnetic tunnel junction (1T-1MTJ) spin-transfer-torque magnetoresistive random access memory (STT-MRAM) cell with a multi-pillar vertical body channel (BC) MOSFET is shown for high density and wide sensing margin STT-MRAM, with a 10ns writing period and 1.2 V VDD. For that purpose, all combinations of n/p-type MOSFETs and bottom/top-pin MTJs are compared, where the diameter of MTJ (DMTJ) is scaled down from 55 to 15nm and the tunnel magnetoresistance (TMR) ratio is increased from 100 to 200%. The results show that, benefiting from the proposed STT-MRAM cell with no back bias effect, the MTJ with a high TMR ratio (200%) can be used in the design of smaller STT-MRAM cells (over 72.6% cell size reduction), which is a difficult task for conventional planar MOSFET based design.

  80. First-principles calculations of orientation dependence of Si thermal oxidation based on Si emission model 査読有り

    Nagura Takuya, Kawachi Shingo, Chokawa Kenta, Shirakawa Hiroki, Araidai Masaaki, Kageshima Hiroyuki, Endoh Tetsuo, Shiraishi Kenji

    JAPANESE JOURNAL OF APPLIED PHYSICS　57　(4)　2018年4月

    DOI： 10.7567/JJAP.57.04FB06 　

    ISSN：0021-4922

  81. Novel Method of Evaluating Accurate Thermal Stability for MTJs Using Thermal Disturbance and its Demonstration for Single-/Double-Interface p-MTJ 査読有り

    Takashi Saito, Kenchi Ito, Hiroaki Honjo, Shoji Ikeda, Tetsuo Endoh

    IEEE Transactions on Magnetics　54　(4)　1-1　2018年4月1日

    出版者・発行元：Institute of Electrical and Electronics Engineers Inc.

    DOI： 10.1109/TMAG.2017.2688440 　

    ISSN：0018-9464

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    We propose a novel method to evaluate the accurate thermal stability factor Δ0 quickly, in 10 min for one target magnetic tunnel junction (MTJ), without magnetoresistance random access memory chip which includes CMOS devices. This method is based on the thermal disturbance between parallel state and antiparallel state at high temperature as well as the temperature dependence of material properties. Using this method, we have successfully demonstrated that Δ0 factors of 70 nm φ p-MTJ with single and double CoFeB/MgO interfaces at 24 °C are 76.1 and 178.2, respectively. The value of Δ0 of p-MTJ with double CoFeB/MgO interface is about twice as single one.

  82. Influence of Oxygen Concentration of Si Wafer Surface in Si Emission on Nano-Ordered Three-Dimensional Structure Devices 査読有り

    Fukuda Etsuo, Endoh Tetsuo, Ishikawa Takashi, Izunome Koji, Kamijo Kazutaka, Miyashita Moriya, Sakamoto Takao, Kageshima Hiroyuki

    E-JOURNAL OF SURFACE SCIENCE AND NANOTECHNOLOGY　15　127-134　2017年12月14日

    DOI： 10.1380/ejssnt.2017.127 　

    ISSN：1348-0391

  83. Impact of Tungsten Sputtering Condition on Magnetic and Transport Properties of Double-MgO Magnetic Tunneling Junction With CoFeB/W/CoFeB Free Layer 査読有り

    H. Honjo, S. Ikeda, H. Sato, K. Nishioka, T. Watanabe, S. Miura, T. Nasuno, Y. Noguchi, M. Yasuhira, T. Tanigawa, H. Koike, H. Inoue, M. Muraguchi, M. Niwa, H. Ohno, T. Endoh

    IEEE TRANSACTIONS ON MAGNETICS　53　(11)　1-1　2017年11月

    出版者・発行元：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI： 10.1109/TMAG.2017.2701838 　

    ISSN：0018-9464

    eISSN：1941-0069

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    We investigated an effect of sputtering gas species (Ar, Kr, and Xe) for deposition of a W insertion layer in the CoFeBW/ CoFeB free layer on magnetic properties of the free layer and tunnel magnetoresistance (TMR) ratio of magnetic tunnel junctions (MTJs) stacks using the free layer annealed at 400 degrees C for 1 h. As the W insertion layer thickness tW increased, we found the degradation of perpendicular anisotropy and larger reduction of saturation magnetic moment per unit area mS in the free layer using Ar compared to those using Kr and Xe. We also found a smaller TMR ratio for the MTJ stack using Ar compared to those using Kr and Xe. Energy-dispersive X-ray spectrometry line analysis revealed more significant interdiffusion between W and CoFeB layers in the free layer using Ar than those using Kr and Xe, that could result in the smaller mS and perpendicular anisotropy in the free layer and smaller TMR ratio for the MTJ stack using Ar than those using Kr and Xe. We also investigated concentration of Ar, Kr, and Xe in W layers deposited using Ar, Kr, and Xe, respectively, by high-resolution Rutherford backscattering spectrometry, revealing that 0.2 at% Ar was detected in theW layer using Ar, while Kr and Xe were not detected inW layers using Kr and Xe. Such a difference in concentration of inert gas atoms in the W layer could be one possible reason for the difference about degree of interdiffusion between W and CoFeB layers.

  84. Soft errors in 10-nm-scale magnetic tunnel junctions exposed to high-energy heavy-ion radiation

    Daisuke Kobayashi, Kazuyuki Hirose, Takahiro Makino, Shinobu Onoda, Takeshi Ohshima, Shoji Ikeda, Hideo Sato, Eli Christopher Inocencio Enobio, Tetsuo Endoh, Hideo Ohno

    JAPANESE JOURNAL OF APPLIED PHYSICS　56　(8)　2017年8月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.56.0802B4 　

    ISSN：0021-4922

    eISSN：1347-4065

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    The influences of various types of high-energy heavy-ion radiation on 10-nm-scale CoFeB-MgO magnetic tunnel junctions with a perpendicular easy axis have been investigated. In addition to possible latent damage, which has already been pointed out in previous studies, high-energy heavy-ion bombardments demonstrated that the magnetic tunnel junctions may exhibit clear flips between their high-and low-resistance states designed for a digital bit 1 or 0. It was also demonstrated that flipped magnetic tunnel junctions still may provide proper memory functions such as read, write, and hold capabilities. These two findings proved that high-energy heavy ions can produce recoverable bit flips in magnetic tunnel junctions, i.e., soft errors. Data analyses suggested that the resistance flips stem from magnetization reversals of the ferromagnetic layers and that each of them is caused by a single strike of heavy ions. It was concurrently found that an ion strike does not always result in a flip, suggesting a stochastic process behind the flip. Experimental data also showed that the flip phenomenon is dependent on the device and heavy-ion characteristics. Among them, the diameter of the device and the linear energy transfer of the heavy ions were revealed as the key parameters. From their dependences, the physical mechanism behind the flip was discussed. It is likely that a 10-nm-scale ferromagnetic disk loses its magnetization due to a local temperature increase induced by a single strike of heavy ions; this demagnetization is followed by a cooling period associated with a possible stochastic recovery process. On the basis of this hypothesis, a simple analytical model was developed, and it was found that the model accounts for the results reasonably well. This model also predicted that magnetic tunnel junctions provide sufficiently high soft-error reliability for use in space, highlighting their advantage over their counterpart conventional semiconductor memories. (C) 2017 The Japan Society of Applied Physics

  85. Fast neutron tolerance of the perpendicular-anisotropy CoFeB-MgO magnetic tunnel junctions with junction diameters between 46 and 64 nm 査読有り

    Yuzuru Narita, Yutaka Takahashi, Masahide Harada, Kenichi Oikawa, Daisuke Kobayashi, Kazuyuki Hirose, Hideo Sato, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno

    JAPANESE JOURNAL OF APPLIED PHYSICS　56　(8)　2017年8月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.56.0802B3 　

    ISSN：0021-4922

    eISSN：1347-4065

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    This work represents the first-ever investigation of the effects of fast neutron exposure on the perpendicular-anisotropy CoFeB-MgO magnetic tunnel junctions (p-MTJs) with practical junction diameters (D) between 46 and 64 nm. In this study, 461 p-MTJs, each with a tunnel magnetoresistance (TMR) ratio above 90%, were irradiated with fast neutrons at a total 1 MeV equivalent fluence of 3.79 x 10(12)cm(-2), corresponding to 1.90 x 10(11) h irradiation with fast atmospheric neutrons (20cm(-2) h(-1)), without applying a bias voltage. Following irradiation, there were no changes in the properties of these devices, such as their resistance versus magnetic field curves, resistance values in the parallel and anti-parallel states, or TMR ratios, regardless of the neutron fluence. On the basis of these data, the nuclear reactions that occur under the specific experimental neutron irradiation conditions employed in this work are discussed. (C) 2017 The Japan Society of Applied Physics

  86. High Performance STT-MRAM and 3D NAND Memory with Vertical MOSFET Technology 招待有り

    Tetsuo Endoh

    Communications Microsystems Optoelectronics Sensors Emerging Technologies Research 2017 (CMOSETR2017)　2017年5月29日

  87. Innovative Integrated Systems for IoT/AI 招待有り

    Tetsuo Endoh

    Indiana University-Purdue University Indianapolis Nanotechnology Workshop　2017年5月9日

  88. Origin of variation of shift field via annealing at 400◦C in a perpendicular-anisotropy magnetic tunnel junction with [Co/Pt]-multilayers based synthetic ferrimagnetic reference layer 査読有り

    Takahiro Hanyu, Tetsuo Endoh, Daisuke Suzuki, Hiroki Koike, Yitao Ma, Naoya Onizawa, Masanori Natsui, Shoji Ikeda, Hideo Ohno

    AIP Advances　7　(5)　055913-1-055913-5　2017年5月

    出版者・発行元：None

    DOI： 10.1063/1.4973946 　

    ISSN：2158-3226

  89. Integrated voltage regulators with high-side NMOS power switch and dedicated bootstrap driver using vertical body channel MOSFET under 100 MHz switching frequency for compact system and efficiency enhancement 査読有り

    Kazuki Itoh, Masakazu Muraguchi, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　56　(4)　743-744　2017年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.56.04CF14 　

    ISSN：0021-4922

    eISSN：1347-4065

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    In this paper, integrated voltage regulators (IVRs) with a cascode bridge circuit composed of a high-side (HS) NMOS power switch and a dedicated bootstrap driver using a vertical body channel (BC) MOSFET are proposed for improving efficiency under 100 MHz switching frequency. The proposed circuit utilizes the back-bias effect free characteristic of the vertical BC MOSFET without additional well structures such as a triple-well structure for efficiency enhancement. Power switching of twice the process voltage V-MAX with an HS NMOS power switch is realized by a novel circuit technique that directly connects the bootstrap node to the gate of an n-type MOSFET connected to the input voltage. Moreover, by using a vertical BC MOSFET free from the back-bias effect, the on-resistance increase of the HS NMOS power switch due to the high input voltage is significantly suppressed, and the drain-to-source voltage of MOSFETs in the off-state is distributed uniformly in comparison with that of a planar MOSFET. The proposed IVR of 3.3 V input voltage and 1.2 V output voltage is designed and simulated by HSPICE. Additionally, the power transistor size dependence of efficiency indicated that the proposed IVR can achieve a 4.2% higher peak efficiency than the conventional IVR with a 26% smaller total power transistor size. (C) 2017 The Japan Society of Applied Physics

  90. Fabrication of a magnetic-tunnel-junction-based nonvolatile logic-in-memory LSI with content-aware write error masking scheme achieving 92% storage capacity and 79% power reduction 査読有り

    Masanori Natsui, Akira Tamakoshi, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    JAPANESE JOURNAL OF APPLIED PHYSICS　56　(4)　04CN01-1-04CN01-5　2017年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.56.04CN01 　

    ISSN：0021-4922

    eISSN：1347-4065

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    A magnetic-tunnel-junction (MTJ)-based video coding hardware with an MTJ-write-error-rate relaxation scheme as well as a nonvolatile storage capacity reduction technique is designed and fabricated in a 90 nm MOS and 75nm perpendicular MTJ process. The proposed MTJ-oriented dynamic error masking scheme suppresses the effect of write operation errors on the operation result of LSI, which results in the increase in an acceptable MTJ write error rate up to 7.8 times with less than 6% area overhead, while achieving 79% power reduction compared with that of the static-random-access-memory-based one. (C) 2017 The Japan Society of Applied Physics

  91. A spin transfer torque magnetoresistance random access memory-based high-density and ultralow-power associative memory for fully data-adaptive nearest neighbor search with current-mode similarity evaluation and time-domain minimum searching 査読有り

    Yitao Ma, Sadahiko Miura, Hiroaki Honjo, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　56　(4)　04CF08-1-04CF08-9　2017年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.56.04CF08 　

    ISSN：0021-4922

    eISSN：1347-4065

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    A high-density nonvolatile associative memory (NV-AM) based on spin transfer torque magnetoresistive random access memory (STT-MRAM), which achieves highly concurrent and ultralow-power nearest neighbor search with full adaptivity of the template data format, has been proposed and fabricated using the 90 nm CMOS/70 nm perpendicular-magnetic-tunnel-junction hybrid process. A truly compact current-mode circuitry is developed to realize flexibly controllable and high-parallel similarity evaluation, which makes the NV-AM adaptable to any dimensionality and component-bit of template data. A compact dual-stage time-domain minimum searching circuit is also developed, which can freely extend the system for more template data by connecting multiple NM-AM cores without additional circuits for integrated processing. Both the embedded STT-MRAM module and the computing circuit modules in this NV-AM chip are synchronously power-gated to completely eliminate standby power and maximally reduce operation power by only activating the currently accessed circuit blocks. The operations of a prototype chip at 40 MHz are demonstrated by measurement. The average operation power is only 130 mu W, and the circuit density is less than 11 mu m(2)/bit. Compared with the latest conventional works in both volatile and nonvolatile approaches, more than 31.3% circuit area reductions and 99.2% power improvements are achieved, respectively. Further power performance analyses are discussed, which verify the special superiority of the proposed NV-AM in low-power and large-memory-based VLSIs. (C) 2017 The Japan Society of Applied Physics

  92. Ion beam etching process for high-density spintronic devices and its damage recovery by the oxygen showering post-treatment process 査読有り

    Junho Jeong, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　56　(4)　04CE09-1-04CE09-5　2017年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.56.04CE09 　

    ISSN：0021-4922

    eISSN：1347-4065

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    The electric short fail trend of the perpendicular magnetic tunnel junctions (p-MTJs) caused by the ion beam etching (IBE) process is studied at various ion beam angles and cell-to-cell space widths. The number of electric short fails increases markedly at an ion beam angle greater than 35 degrees and a cell-to-cell space width less than 30 nm at the assumed MTJ height including a hard mask (HM) of 20 nm. In order to recover these electric short fails, we propose the selective oxidation process called the oxygen showering post-treatment (OSP). By the OSP process, the number of electric short fails in sub-30-nm-spaced MTJ arrays is reduced from 25 to 0.8%, and the magnetoresistance (MR) is increased from 99 to 120%. By this result, we can verify that the damaged layer is recovered successfully by the OSP, and that the OSP can be a universal post-treatment process even beyond the 20 nm design rule for use in both reactive ion etching and IBE schemes. (C) 2017 The Japan Society of Applied Physics

  93. Integrated voltage regulators with high-side NMOS power switch and dedicated bootstrap driver using vertical body channel MOSFET under 100 MHz switching frequency for compact system and efficiency enhancement 査読有り

    Kazuki Itoh, Masakazu Muraguchi, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　56　(4)　04CF14-1-04CF14-7　2017年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.56.04CF14 　

    ISSN：0021-4922

    eISSN：1347-4065

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    In this paper, integrated voltage regulators (IVRs) with a cascode bridge circuit composed of a high-side (HS) NMOS power switch and a dedicated bootstrap driver using a vertical body channel (BC) MOSFET are proposed for improving efficiency under 100 MHz switching frequency. The proposed circuit utilizes the back-bias effect free characteristic of the vertical BC MOSFET without additional well structures such as a triple-well structure for efficiency enhancement. Power switching of twice the process voltage V-MAX with an HS NMOS power switch is realized by a novel circuit technique that directly connects the bootstrap node to the gate of an n-type MOSFET connected to the input voltage. Moreover, by using a vertical BC MOSFET free from the back-bias effect, the on-resistance increase of the HS NMOS power switch due to the high input voltage is significantly suppressed, and the drain-to-source voltage of MOSFETs in the off-state is distributed uniformly in comparison with that of a planar MOSFET. The proposed IVR of 3.3 V input voltage and 1.2 V output voltage is designed and simulated by HSPICE. Additionally, the power transistor size dependence of efficiency indicated that the proposed IVR can achieve a 4.2% higher peak efficiency than the conventional IVR with a 26% smaller total power transistor size. (C) 2017 The Japan Society of Applied Physics

  94. IoT/AIチップの革新的集積システム開発プラットフォーム 招待有り

    遠藤哲郎

    CRDSシンポジウム　2017年3月7日

  95. Design of a variation-resilient single-ended non-volatile six-input lookup table circuit with a redundant-magnetic tunnel junction-based active load for smart Internet-of-things applications 査読有り

    D. Suzuki, M. Natsui, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

    ELECTRONICS LETTERS　53　(7)　456-458　2017年3月

    出版者・発行元：INST ENGINEERING TECHNOLOGY-IET

    DOI： 10.1049/el.2016.4233 　

    ISSN：0013-5194

    eISSN：1350-911X

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    A variation-resilient single-ended six-input lookup table circuit, which makes it possible to implement any arbitrary six-input logic gates, is proposed. Since operating point is optimally tuned by the redundant magnetic tunnel junction devices after chip fabrication, adequate p-channel metal-oxide semiconductor (PMOS) feedback can be performed, which results in variation-resilient, energy-efficient operation. In fact, the energy consumption of the proposed circuit is 66% smaller than that of the conventional single-ended circuit.

  96. IoT・ビッグデータ社会に向けた新たなメモリ技術と、そのシステム 招待有り

    遠藤哲郎

    第４回InfoEver研究会　2017年1月27日

  97. Embedded Nonvolatile Memory with STT-MRAMs and its Application for Nonvolatile Brain-Inspired VLSIs 招待有り

    Tetsuo Endoh

    2017 INTERNATIONAL SYMPOSIUM ON VLSI TECHNOLOGY, SYSTEMS AND APPLICATION (VLSI-TSA)　2017年

    出版者・発行元：IEEE

    ISSN：1930-8868

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    Recently in semiconductor memories such as embedded memories (SRAM, e-DRAM), main memories (DRAM) and storage memories (NAND memory), it is becoming difficult to meet the target performance only by scaling technologies. Especially for high speed embedded memories, the large power consumption brings more serious issues due to rapid increase in memory capacity under multi core MPUs, operation speed and leakage current of scaled CMOS. Moreover, the speed gap between each memory levels in addition to that between the operation speed of MPUs and that of embedded memories and main memories have expanded year by year.

  98. Embedded Nonvolatile Memory with STT-MRAMs and its Application for Nonvolatile Brain-Inspired VLSIs 招待有り 査読有り

    Tetsuo Endoh

    2017 INTERNATIONAL SYMPOSIUM ON VLSI DESIGN, AUTOMATION AND TEST (VLSI-DAT)　2017年

    出版者・発行元：IEEE

    DOI： 10.1109/VLSI-DAT.2017.7939702 　

    ISSN：2474-2724

  99. IoTに求められる革新的エレクトロニクス技術 ～オープンイノベーション型産学地域連携の重要性 招待有り

    遠藤哲郎

    ものづくりイノベーションセミナー　2016年12月20日

  100. STT-MRAM and CMOS/MTJ Hybrid NV-Logic for Future Low Power System 招待有り

    遠藤哲郎

    SEMICON Japan 2016　2016年12月16日

  101. Beyond MRAM: Nonvolatile Logic-in-Memory VLSI 査読有り

    Takahiro Hanyu, Tetsuo Endoh, Shoji Ikeda, Tadahiko Sugibayashi, Naoki Kasai, Daisuke Suzuki, Masanori Natsui, Hiroki Koike, Hideo Ohno

    Introduction to Magnetic Random-Access Memory　199-229　2016年11月26日

    出版者・発行元：wiley

    DOI： 10.1002/9781119079415.ch7 　

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    The combination of spintronic devices with semiconductor integrated circuits will enable the replacement of conventional dynamic random-access memory (DRAM) with spin-transfer torque magnetic random-access memory (STT-MRAM) and facilitate high-performance, low-power, large-scale-integrated (LSI) logic circuits. Logic-in-memory architectures can take advantage of complementary metal-oxide-semiconductor/magnetic tunnel junction hybrid technology. The principles and benefits expected from these innovative architectures are explained and illustrated by several types of circuits that have been successfully designed, built, and tested. The benefits of low-power, high-performance, nonvolatile, spintronics-based logic LSIs discussed in this chapter could trigger a revolutionary change in our information- and communication-based society.

  102. Nonvolatile Brain-Inspired VLSIs Based on CMOS/MTJ Hybrid Technology for Ultralow-Power Performance and Compact Chip 招待有り 査読有り

    Tetsuo Endoh

    61st Annual Conference on Magnetism and Magnetic Materials (MMM)　2016年11月2日

  103. STT-MRAM and MTJ/CMOS Hybrid NV-logic for Low Power Systems 招待有り

    Tetsuo Endoh

    EMN LasVegas Meetings　2016年10月12日

  104. Standby-Power-Free Integrated Circuits Using MTJ-Based VLSI Computing 査読有り

    Takahiro Hanyu, Tetsuo Endoh, Daisuke Suzuki, Hiroki Koike, Yitao Ma, Naoya Onizawa, Masanori Natsui, Shoji Ikeda, Hideo Ohno

    PROCEEDINGS OF THE IEEE　104　(10)　1844-1863　2016年10月

    出版者・発行元：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI： 10.1109/JPROC.2016.2574939 　

    ISSN：0018-9219

    eISSN：1558-2256

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    Nonvolatile spintronic devices have potential advantages, such as fast read/write and high endurance together with back-end-of-the-line compatibility, which offers the possibility of constructing not only stand-alone RAMs and embedded RAMs that can be used in conventional VLSI circuits and systems but also standby-power-free high-performance nonvolatile CMOS logic employing logic-in-memory architecture. The advantages of employing spintronic devices, especially magnetic tunnel junction (MTJ) devices with CMOS circuits, are discussed, and the current status of the MTJ-based VLSI computing paradigm is presented along with its prospects and remaining challenges.

  105. Study about the Ion Beam Etching (IBE) Process for the High Density Spintronic Devices and its Damage Recovery by the Oxygen Showering Post-treatment (OSP) 査読有り

    J.Jeong, T.Endoh

    International Conference on Solid State Devices and Materials (SSDM)　B-2-02　75-76　2016年9月26日

  106. Highly Reliable MTJ-Based Nonvolatile Logicin-Memory LSI with Content-Aware Write Error Masking Scheme 査読有り

    M.Natsui, A.Tamakoshi, T.Endoh, H.Ohno, T.Hanyu

    International Conference on Solid State Devices and Materials (SSDM)　B-2-03　77-78　2016年9月26日

  107. A Compact and Ultra-Low-Power STT-MRAMBased Associative Memory for Nearest Neighbor Search with Full Adaptivity of Template Data Format Employing Current-Mode Similarity Evaluation and Time-Domain Minimum Searching 査読有り

    Y.Ma, S.Miura, H.Honjo, S.Ikeda, T.Hanyu, H.Ohno, T.Endoh

    International Conference on Solid State Devices and Materials (SSDM)　B-2-06　83-84　2016年9月26日

  108. New Model of Switching Delay Induced by Modulation Effect of Damping and STT Pumping Balance with Programing Current and Interference Phenomena in p-MTJ Array 査読有り

    S.Ohuchida, K.Ito, M.Muraguchi, T.Endoh

    International Conference on Solid State Devices and Materials (SSDM)　G-3-04　331-332　2016年9月26日

  109. (Invited) Silicon Emission Mechanism for Oxidation Process of Non-Planar Silicon 査読有り

    H. Kageshima, K. Shiraishi, T. Endoh

    ECS Transactions　75　(5)　215-226　2016年9月23日

    出版者・発行元：The Electrochemical Society

    DOI： 10.1149/07505.0215ecst 　

    ISSN：1938-6737

    eISSN：1938-5862

  110. First Principles Study on the Strain Dependence of Thermal Oxidation and Hydrogen Annealing Effect at Si/SiO2 Interface in V-MOSFET 査読有り

    K. Shingo, H. Shirakawa, M. Araidai, H. Kageshima, T. Endoh, K. Shiraishi

    ECS Transactions　75　(5)　293-299　2016年9月23日

    出版者・発行元：The Electrochemical Society

    DOI： 10.1149/07505.0293ecst 　

    ISSN：1938-6737

    eISSN：1938-5862

  111. Low Power NV-Working Memory and NV-Logic with Spintronics/CMOS Hybrid ULSI Technology 招待有り 査読有り

    遠藤哲郎

    第40回日本磁気学会学術講演会　2016年9月5日

  112. Highly Reliable MTJ-Based Motion-Vector Prediction Unit with Dynamic Write Error Masking Scheme 査読有り

    Masanori Natsui, Akira Tamakoshi, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    Proc. of 2016 International Conference on Solid State Devices and Materials　77-78　2016年9月

  113. STT-MRAM and MTJ/CMOS Hybrid NV-Logic for Ultra Low Power Systems 招待有り 査読有り

    遠藤哲郎

    ナノデバイス科学研究会--第3回実用スピントロニクス新分野創成研究会　2016年8月19日

  114. Extension of silicon emission model to silicon pillar oxidation 査読有り

    Hiroyuki Kageshima, Kenji Shiraishi, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　55　(8)　08PE02-1-08PE02-5　2016年8月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.55.08PE02 　

    ISSN：0021-4922

    eISSN：1347-4065

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    Missing Si in the oxidation of Si pillar structures is investigated by extending the Si emission model to the oxidation of planar structures. The original Si emission model [H. Kageshima et al., Jpn. J. Appl. Phys. 38, L971 (1999)] assumes the emission of excess Si from the interface into the oxide during the oxidation process, the diffusion of the excess Si through the oxide, and the control of the oxidation rate by the concentration of remaining excess Si around the interface. By assuming the sublimation of the excess Si from the oxide surface in addition to the assumptions of the original Si emission model, the origin of the missing Si is consistently explained. It is suggested that the amount of the missing Si is enhanced by the geometrical effect of the pillar structure because the concentration of excess Si is inversely proportional to the radial position. This also suggests that the missing Si is inevitable for the thin pillar structures. Careful approaches to the oxidation process are recommended for pillar structures. (C) 2016 The Japan Society of Applied Physics

  115. Novel current collapse mode induced by source leakage current in AlGaN/GaN high-electron-mobility transistors and its impact 査読有り

    Kunihiro Tsubomi, Masakazu Muraguchi, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　55　(8)　08PD06-1-08PD06-5　2016年8月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.55.08PD06 　

    ISSN：0021-4922

    eISSN：1347-4065

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    The suppression of the current collapse phenomenon is required for reducing on-resistance in AlGaN/GaN high-electron-mobility transistors. Current collapse is caused by electron trapping at the surface and in the buffer layer. In previous works, electron injection to traps has been mainly regarded as being due to gate leakage current; however, other factors have not been discussed. In this study, a novel current collapse mode induced by source leakage current is examined with a 2D device simulator. In addition to gate leakage current, electron trapping is induced by source leakage current that flows under the gate electrode during the off-state. The electron trapping increases on-resistance and decreases pinch-off voltage. The increase in on-resistance is clarified under several trap and voltage conditions. In the simulated range, it is revealed that the on-resistance increases over 1.31 times by the source current collapse mode only, when the stress drain voltage of 500V is applied during the off-state. (C) 2016 The Japan Society of Applied Physics

  116. Stochastic behavior-considered VLSI CAD environment for MTJ/MOS-hybrid microprocessor design 査読有り

    M. Natsui, A. Tamakoshi, A. Mochizuki, H. Koike, H. Ohno, T. Endoh, T. Hanyu

    Proceedings - IEEE International Symposium on Circuits and Systems　2016-　1878-1881　2016年7月29日

    出版者・発行元：Institute of Electrical and Electronics Engineers Inc.

    DOI： 10.1109/ISCAS.2016.7538938 　

    ISSN：0271-4310

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    A new VLSI CAD environment considering stochastic behavior of MTJ devices is proposed for the evaluation of not only the performance but also the reliability of MTJ/MOS-hybrid logic LSI. The proposed simulator allows users to support the design of MTJ/MOS-hybrid LSI by RTL/gate-level hardware description, whose simulation considering stochastic switching behavior of MTJ device can be done by analog-mixed-signal simulation with de-facto standard EDA tools. Through the design of a nonvolatile logic LSI based on a general purpose 32-bit microprocessor, the impact of the proposed design flow is demonstrated.

  117. CIESコンソーシアムにおける産学連携 招待有り 査読有り

    遠藤哲郎

    シリコン超集積化システム第165委員会第82回研究会　2016年7月22日

  118. High Performance STT-MRAM and 3D NAND Memory with Spintronics and Vertical MOSFET Technology 招待有り 査読有り

    遠藤哲郎

    SEMICON WEST 2016　2016年7月13日

  119. Effect of MTJ resistance fluctuations on synapse stability of MTJ-based nonvolatile neuron circuit for high-speed object recognition 査読有り

    Y. Ma, T. Endoh

    Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2016)　B5-6　2016年7月5日

  120. Novel inductor current to digital converter and its concept evaluation 査読有り

    K. Itoh, M. Muraguchi, T. Endoh

    Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2016)　B1-5　2016年7月4日

  121. Improvement of Thermal Tolerance of CoFeB-MgO Perpendicular-Anisotropy Magnetic Tunnel Junctions by Controlling Boron Composition 査読有り

    H. Honjo, S. Ikeda, H. Sato, S. Sato, T. Watanabe, S. Miura, T. Nasuno, Y. Noguchi, M. Yasuhira, T. Tanigawa, H. Koike, M. Muraguchi, M. Niwa, K. Ito, H. Ohno, T. Endoh

    IEEE TRANSACTIONS ON MAGNETICS　52　(7)　1-4　2016年7月

    出版者・発行元：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI： 10.1109/TMAG.2016.2518203 　

    ISSN：0018-9464

    eISSN：1941-0069

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    We investigated annealing temperature T-a dependence of tunnel magnetoresistance (TMR) ratio and magnetic properties for perpendicular-anisotropy (CoFe)(100-X)B-X/MgO magnetic tunnel junctions (MTJs) with single (CoFe)(100-X)B-X/MgO interface (s-MTJ) and double CoFeB-MgO interface (d-MTJ) structures with various boron compositions X. High TMR ratio over 100% was observed in the s-MTJ with X = 35 at.% after annealing at 360 degrees C-400 degrees C, whereas the s-MTJ with X = 30 at.% showed the degradation of TMR ratio with the increase of T-a above 360 degrees C, resulting from the decrease of perpendicular anisotropy. The d-MTJ with X = 25 at.% maintained high TMR ratio up to T-a = 400 degrees C owing to its higher perpendicular anisotropy compared with the s-MTJ. The difference of perpendicular anisotropy between the s-MTJ and the d-MTJ can be attributed to higher interfacial anisotropy together with lower saturation magnetization of the d-MTJs. The lower saturation magnetization is attributable to two MgO layers that suppress boron diffusion from CoFeB layers, which was verified by cross-sectional line analysis using electron energy-loss spectroscopy.

  122. An Overview of Nonvolatile Emerging Memories-Spintronics for Working Memories 招待有り 査読有り

    Tetsuo Endoh, Hiroki Koike, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno

    IEEE JOURNAL ON EMERGING AND SELECTED TOPICS IN CIRCUITS AND SYSTEMS　6　(2)　109-119　2016年6月

    出版者・発行元：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI： 10.1109/JETCAS.2016.2547704 　

    ISSN：2156-3357

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    This paper reviews emerging nonvolatile random access memories (RAM) in recent years. It first benchmarks ferroelectric RAM (FeRAM), phase change RAM (PCRAM), resistive RAM (ReRAM), and spin-torque-transfer magnetic RAM (STT-MRAM), discussing each RAM's features and its applications. Then current status of spintronics developments including not only STT-MRAM but also nonvolatile logic LSI is described, which are particularly suitable for working memory applications.

  123. ３次元構造技術とスピントロニクス技術による 半導体メモリの新展開 招待有り 査読有り

    遠藤哲郎

    創発物性科学研究センターコロキウム　2016年5月25日

  124. 適応型リファレンス電圧生成回路を用いた1T1MTJ STT-MRAMセルアレイ設計 招待有り 査読有り

    小池 洋紀, 三浦 貞彦, 本庄 弘明, 渡辺 俊成, 佐藤 英夫, 佐藤 創志, 那須野 孝, 野口 靖夫, 安平 光雄, 谷川 高穂, 村口 正和, 丹羽 正昭, 伊藤 顕知, 池田 正二, 大野 英男, 遠藤 哲郎

    電子情報通信学会技術研究報告　2016年4月14日

  125. Study on initial current leakage spots in CoFeB-capped MgO tunnel barrier by conductive atomic force microscopy 査読有り

    Soshi Sato, Hiroaki Honjo, Shoji Ikeda, Hideo Ohno, Tetsuo Endoh, Masaaki Niwa

    JAPANESE JOURNAL OF APPLIED PHYSICS　55　(4)　04EE05-1-04EE05-7　2016年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.55.04EE05 　

    ISSN：0021-4922

    eISSN：1347-4065

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    Although a microscopic study on a MgO tunnel barrier by atomic force microscopy has been required to study the reliability of magnetic tunnel junctions, the deterioration of bare MgO due to the adsorption of H2O and CO2 has been a problem. For an accurate evaluation of the initial current leakage spots distributed in a MgO tunnel barrier, a CoFeB-capped MgO tunnel barrier structure is proposed for evaluation by means of conductive atomic force microscopy. The CoFeB capping layer thickness was optimized to be 2.0nm to prevent H2O and CO2 adsorption on the MgO and to minimize the series resistance due to the capping layer. The initial current leakage spot density of the MgO tunnel barrier with the optimized CoFeB capping layer exponentially increased as the thickness of the MgO tunnel barrier decreased from 1.6 to 0.8nm, and was 157 spots/mu m(2) at the MgO thickness of 1.2nm and the bias voltage of 0.5V. (C) 2016 The Japan Society of Applied Physics

  126. A 600-μW Ultra-Low-Power Associative Processor for Image Pattern Recognition Employing MTJ-Based Nonvolatile Memories with Autonomic Intelligent Power-Gating (IPG) Scheme 査読有り

    Yitao Ma, Sadahiko Miura, Hiroaki Honjo, Shoji Ikeda, TakahiroHanyu, Hideo Ohno, Tetsuo Endoh

    Japanese Journal of Applied Physics(JJAP)　55　(4)　04EF15-1-04EF15-7　2016年4月

    出版者・発行元：None

    DOI： 10.7567/JJAP.55.04EF15 　

    ISSN：0021-4922

    eISSN：1347-4065

  127. Novel High Performance NV-Working Memory with Spintronics and Vertical MOSFET Technology 招待有り 査読有り

    Tetsuo Endoh

    2016 MRS Spring Meeting&Exhibit　EP11.1.08　2016年3月28日

  128. Formation mechanism of concave by dielectric breakdown on silicon carbide metal-oxide-semiconductor capacitor 査読有り

    Soshi Sato, Kikuo Yamabe, Tetsuo Endoh, Masaaki Niwa

    MICROELECTRONICS RELIABILITY　58　185-191　2016年3月

    出版者・発行元：PERGAMON-ELSEVIER SCIENCE LTD

    DOI： 10.1016/j.microrel.2015.09.016 　

    ISSN：0026-2714

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    Adjacent concaves are formed commonly on silicon carbide (SiC) MOS capacitor after time-dependent dielectric breakdown (TDDB). This paper describes the formation mechanism of the concave on the SiC MOS capacitor with aluminum gate electrode on thermally grown silicon dioxide gate dielectric by the dielectric breakdown. At the bottom of an approximately 450 nm-deep concave, a stack structure of the concave surface was found to be surface oxide/C-rich layer/Si-rich layer/SiC substrate. Some C-rich debris adhered on the surface of the concave. The concave surface was speculated to be formed by a sequence of the C-rich surface on the Si-rich surface, the debris adhered on the surface, and the oxide layer containing nitrogen and aluminum. Formation of the concave and its surface is explained based on the physical properties of SiC; (i) a peritectic decomposition of SiC to the solid phase carbon and the liquid phase solution containing silicon and carbon, (ii) a normal freezing process of the liquid phase solution, and (iii) a thermal decomposition on the concave surface to form a graphite layer. (C) 2015 Elsevier Ltd. All rights reserved.

  129. MTJ based Non-Volatile Microcontroller and its MTJ/CMOS Hybrid Technology 招待有り 査読有り

    Tetsuo Endoh

    1st ImPACT International Symposium on Spintronic Memory, Circuit and Storage　2016年1月22日

  130. Si/SiO2(100)界面における熱酸化過程、水素アニール効果の 歪み依存性に関する理論的研究

    川内伸悟, 白川裕規, 洗平昌晃, 影島愽之, 遠藤哲郎, 白石賢二

    電子デバイス界面テクノロジー研究会－材料・プロセス・デバイス特性の物理－（第21回）　P-28　221-224　2016年1月22日

  131. 磁気トンネル接合素子のMgO 膜における初期電流リークスポット密度のconductive AFM 法による評価手法解析

    佐藤創志, 本庄弘明, 池田正二, 大野英男, 遠藤哲郎, 丹羽正昭

    電子デバイス界面テクノロジー研究会－材料・プロセス・デバイス特性の物理－（第21回）　3-2　31-34　2016年1月22日

  132. Poly-Si 電極を用いたSiC MOS キャパシタの絶縁破壊後に見出した特徴的な破壊箇所

    佐藤創志, 山部紀久夫, 遠藤哲郎, 丹羽正昭

    電子デバイス界面テクノロジー研究会－材料・プロセス・デバイス特性の物理－（第21回）　7-4　93-96　2016年1月22日

  133. スピントロニクスのデバイス応用 招待有り 査読有り

    遠藤哲郎, 小池洋紀, 池田正二, 羽生貴弘, 大野英男

    電子情報通信学会論文誌 C　J99-C　(1)　1-9　2016年1月14日

  134. Optimum boron concentration difference between single and double CoFeB/MgO interface perpendicular MTJs with high thermal tolerance and its mechanism 査読有り

    H. Honjo, H. Sato, S. Ikeda, S. Sato, T. Watanebe, S. Miura, T. Nasuno, Y. Noguchi, M.Yasuhira, T.Tanigawa, H.Koike, M.Muraguchi, M.Niwa, K.Ito, H.Ohno, T.Endoh

    13th Joint MMM-Intermag Conference　FB-06　2016年1月14日

  135. Electric and magnetic improvements of the patterned MTJs by the damage recovery using the novel oxygen showering post-treatment (OSP) process at the argon ion milling etching (AIME) scheme 査読有り

    J. Jeong, T. Endoh

    13th Joint MMM-Intermag Conference　BT-02　2016年1月14日

  136. Increase of Critical Switching Current Density of 10 nm p-MTJ in 4F2 Cell Array Due to Inter-cell Interference Phenomenon 査読有り

    S. Ohuchida, M. Murauchi, K. Itoh, T. Endoh

    13th Joint MMM-Intermag Conference　GV-01　2016年1月12日

  137. シリコンピラー酸化の理論的考察 招待有り

    影島博之, 白石賢二, 遠藤哲郎

    平成27年度静岡大学電子工学研究所共同研究プロジェクト合同研究会　47-48　2016年1月8日

  138. Silicon Emission Mechanism for Oxidation Process of Non-Planar Silicon 査読有り

    H. Kageshima, K. Shiraishi, T. Endoh

    SEMICONDUCTORS, DIELECTRICS, AND METALS FOR NANOELECTRONICS 14　75　(5)　215-226　2016年

    出版者・発行元：ELECTROCHEMICAL SOC INC

    DOI： 10.1149/07505.0215ecst 　

    ISSN：1938-5862

    詳細を見る 詳細を閉じる

    The advance in the understanding of the mechanism of the silicon oxidation process toward the fine control of 3D MOSFETs is explained. The silicon emission mechanism can be applied to the oxidation process of silicon pillars as well as that of planar silicon. Since the geometrical effect is inevitable for the 3D MOSFETs, the silicon emission mechanism is the key to achieve high-performance non-planar 3D MOSFETs.

  139. First principles study on the strain dependence of thermal oxidation and hydrogen annealing effect at Si/SiO2 interface in V-MOSFET 査読有り

    Kawachi Shingo, Shirakawa Hiroki, Araidai Masaaki, Kageshima Hiroyuki, Endoh Tetsuo, Shiraishi Kenji

    SEMICONDUCTORS, DIELECTRICS, AND METALS FOR NANOELECTRONICS 14　75　(5)　293-299　2016年

    DOI： 10.1149/07505.0293ecst 　

    ISSN：1938-5862

  140. Failure analysis of a SiC MOS capacitor with a poly-Si gate electrode 査読有り

    Soshi Sato, Kikuo Yamabe, Tetsuo Endoh, Masaaki Niwa

    Materials Science Forum　858　485-488　2016年

    出版者・発行元：Trans Tech Publications Ltd

    DOI： 10.4028/www.scientific.net/MSF.858.485 　

    ISSN：0255-5476

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    The failure mechanism of a SiC metal-oxide-semiconductor capacitor with a poly-Si gate electrode was investigated by time-dependent dielectric breakdown testing under a 200-nA constant current stress. The capacitor exhibited both hard and soft breakdowns. After dielectric breakdown in both cases, adjacent concaves were observed on the capacitor with a field-emission scanning electron microscope. Additional optical beam-induced resistance changes and photo-emission analysis of a capacitor after hard-breakdown located a failure point on the periphery of a group of adjacent concaves. Cross-sectional scanning transmission electron microscope observation revealed that a narrow, vertical defect had formed at this point on the SiC substrate.

  141. Demonstration of yield improvement for on-via MTJ using a 2-Mbit 1T-1MTJ STT-MRAM test chip 査読有り

    Hiroki Koike, Sadahiko Miura, Hiroaki Honjo, Toshinari Watanabe, Hideo Sato, Soshi Sato, Takashi Nasuno, Yasuo Noguchi, Mitsuo Yasuhira, Takaho Tanigawa, Masakazu Muraguchi, Masaaki Niwa, Kenchi Ito, Shoji Ikeda, Hideo Ohno, Tetsuo Endoh

    2016 IEEE 8TH INTERNATIONAL MEMORY WORKSHOP (IMW)　1-4　2016年

    出版者・発行元：IEEE

    DOI： 10.1109/IMW.2016.7495264 　

    ISSN：2330-7978

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    To realize a high-density spin-transfer-torque magnetic random access memory (STT-MRAM) device comparable with a current dynamic random access memory (DRAM) device, it is a key to develop a new technology for memory cell size reduction. We have already reported a chemical -mechanical-polishing(CMP)-based preparation technology for magnetic tunnel junctions (MTJs) above the via holes that can drastically reduce memory cell area. In this paper, we first introduce the MTJ preparation technology to the mega-bit class STT-MRAM test chip, and demonstrate the improvement of memory-cell operation yield.

  142. Stochastic Behavior-Considered VLSI CAD Environment for MTJ/MOS-Hybrid Microprocessor Design 査読有り

    M. Natsui, A. Tamakoshi, A. Mochizuki, H. Koike, H. Ohno, T. Endoh, T. Hanyu

    2016 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS)　1878-1881　2016年

    出版者・発行元：IEEE

    DOI： 10.1109/ISCAS.2016.7538938 　

    ISSN：0271-4302

    詳細を見る 詳細を閉じる

    A new VLSI CAD environment considering stochastic behavior of MTJ devices is proposed for the evaluation of not only the performance but also the reliability of MTJ/MOS-hybrid logic LSI. The proposed simulator allows users to support the design of MTJ/MOS-hybrid LSI by RTL/gate-level hardware description, whose simulation considering stochastic switching behavior of MTJ device can be done by analog-mixed-signal simulation with de-facto standard EDA tools. Through the design of a nonvolatile logic LSI based on a general purpose 32-bit microprocessor, the impact of the proposed design flow is demonstrated.

  143. Failure analysis of a SiC MOS capacitor with a poly-Si gate electrode 査読有り

    Soshi Sato, Kikuo Yamabe, Tetsuo Endoh, Masaaki Niwa

    Materials Science Forum　858　485-488　2016年

    出版者・発行元：Trans Tech Publications Ltd

    DOI： 10.4028/www.scientific.net/MSF.858.485 　

    ISSN：0255-5476

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    The failure mechanism of a SiC metal-oxide-semiconductor capacitor with a poly-Si gate electrode was investigated by time-dependent dielectric breakdown testing under a 200-nA constant current stress. The capacitor exhibited both hard and soft breakdowns. After dielectric breakdown in both cases, adjacent concaves were observed on the capacitor with a field-emission scanning electron microscope. Additional optical beam-induced resistance changes and photo-emission analysis of a capacitor after hard-breakdown located a failure point on the periphery of a group of adjacent concaves. Cross-sectional scanning transmission electron microscope observation revealed that a narrow, vertical defect had formed at this point on the SiC substrate.

  144. High Accurate and Low Loss Current Sensing Method with Novel Current Path Narrowing Method for DC-DC Converters and its Demonstration 査読有り

    Kazuki Itoh, Masakazu Muraguchi, Tetsuo Endoh

    2016 IEEE INTERNATIONAL TELECOMMUNICATIONS ENERGY CONFERENCE (INTELEC)　1-6　2016年

    出版者・発行元：IEEE

    DOI： 10.1109/INTLEC.2016.7749132 　

    ISSN：0275-0473

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    In this paper, a novel current sensing method with precision sensing resistor for DC-DC converters minimizing additional conduction loss is presented. In the proposed method, conduction loss in sensing resistor is minimized by switching current path connected in parallel. The design methodology for low loss implementation is analyzed from the viewpoint of equivalent resistance of DC-DC converters in comparison with conventional sensing methods. Moreover, prototype 12 V to 1.0 V, 20 A synchronous buck converter with proposed current sensing method is fabricated and demonstrated 0 - 20 A current sensing with +3.3% gain error.

  145. 東北大学国際集積エレクトロニクス研究開発センター（CIES） 招待有り

    遠藤哲郎

    SEMICON Japan 2015　(1174)　97-101　2015年12月16日

    出版者・発行元：日経BP社

    ISSN：0385-1680

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    これは、今回、東京エレクトロンさん、キーサイト・テクノロジーさんと連名で受賞した理由に直結します。次世代メモリーである磁気メモリー（MRAM）のうち、我々CIESが手掛けるSTT-MRAMに関しては、まだ本格的な量産が始まっていないため、STT-MRAM自身は評価対象で…

  146. 国際産学共同研究による革新的省エネルギー集積エレクトロニクスの創出～材料・デバイスから回路・システムまで～ 招待有り

    遠藤哲郎

    東北大学イノベーションフェア2015　2015年12月9日

  147. IoT社会を支えるパワーデバイス技術と革新的パワーマネージメント技術 招待有り

    遠藤哲郎

    東京フォーラム2015　2015年11月25日

  148. High-Density and Low-Power Applications of Spintronics Circuits: 1T1MTJ-MRAM Array Design, and 4T2MTJ-MRAM-based Pattern Recognition Processor 招待有り 査読有り

    H. Koike, Y. Ma, T. Endoh

    International Workshop: Spintronics VLSI,　2015年11月21日

  149. Novel High Performance NV-Working Memory with Spintronics and Vertical MOSFET Technology 招待有り 査読有り

    T. Endoh

    The 11th International Workshop on Radiation Effects on Semiconductor Devices for Space Applications（11th RASEDA)　13-1　2015年11月13日

  150. MTJ素子を活用した高性能・高信頼VLSI設計技術 招待有り 査読有り

    夏井雅典, 鈴木大輔, 池田正二, 遠藤哲郎, 大野英男, 羽生貴弘

    応用物理学会スピントロニクス研究会・日本磁気学会スピンエレクトロニクス専門研究会・日本磁気学会ナノマグネティックス専門研究会共同主催研究会　2015年11月12日

  151. Extension of Silicon Emission Model for Silicon Pillar Oxidation 査読有り

    H. Kageshima, K. Shiraishi, T. Endoh

    2015 International Workshop on Dielectric Thin Films for Future Electron Devices Science and Technology(2015IWDTF)　S5-4　99-100　2015年11月4日

  152. Novel Current Collapse Mode Induced by Source Leakage Current in AlGaN/GaN HEMTs 査読有り

    K. Tsubomi, M. Muraguchi, T. Endoh

    2015 International Workshop on Dielectric Thin Films for Future Electron Devices Science and Technology(2015IWDTF)　S4-2　83-84　2015年11月3日

  153. Driving Force in Diffusion and Redistribution of Reducing Agents During Redox Reaction on the Surface of CoFeB Film 査読有り

    S. Sato, H. Honjo, S. Ikeda, H. Ohno, T. Endoh, M. Niwa

    IEEE TRANSACTIONS ON MAGNETICS　51　(11)　1-4　2015年11月

    出版者・発行元：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI： 10.1109/TMAG.2015.2434840 　

    ISSN：0018-9464

    eISSN：1941-0069

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    Diffusion and redistribution of constituent elements on the CoFeB surface after natural oxidation and annealing were investigated by means of X-ray photoelectron spectroscopy with argon beam sputtering. Boron and iron atoms were found to redistribute into the similar to 3 nm-thick oxidized surface by the natural oxidation even at room temperature. After annealing up to 400 degrees C in vacuum, boron atoms drastically diffused into the oxidized surface to reduce the oxidized iron/cobalt. The migration of boron atoms was observed within the depth of similar to 6 nm. In contrast, iron atoms diffused little. The diffusion and redistribution behaviors during the redox reactions, such as the natural oxidation and annealing, are speculated to be related to the values of the standard free energy of formation of oxides. In other words, the reduction nature of elements on the CoFeB surface is speculated to be the driving force in the diffusion and redistribution of iron and boron on the surface during the redox reaction.

  154. STT-MRAM for Nonvolatile Working Memories 招待有り 査読有り

    T. Endoh

    The 15th Non-Volatile Memory Technology Symposium (NVMTS2015)　Session 5　2015年10月13日

  155. 10 nm p-MTJ Array Design for Suppressing Switching Delay Induced by Interference Due to Magnetic Dipole Interaction for High Density STT-MRAM 査読有り

    S. Ohuchida, K. Ito, M. Muraguchi, T. Endoh

    2015 International Conference on Solid State Devices and Materials(SSDM)　O-5-2　1180-1181　2015年9月30日

  156. Universal Damage Recovery Scheme using the Oxygen Showering Post-treatment (OSP) Process for Sub-20nm High Density STT-MRAM Devices 査読有り

    J. H. Jeong, T. Endoh

    2015 International Conference on Solid State Devices and Materials(SSDM)　O-5-3　1182-1183　2015年9月30日

  157. Novel Design of Electrostatic Lens Potential for Improving Bending Curvature and Transmission Probability of Drive Current for Vertical Body Channel MOSFET 査読有り

    M.Muraguchi, T. Endoh

    2015 International Conference on Solid State Devices and Materials(SSDM)　PS-9-9　342-343　2015年9月30日

  158. Optimization of CoFeB Capping Layer Thickness for Characterization of Leakage Spot in MgO Tunneling Barrier of Magnetic Tunnel Junction 査読有り

    S. Sato, H. Honjo, S. Ikeda, H. Ohno, T. Endoh, M. Niwa

    2015 International Conference on Solid State Devices and Materials(SSDM)　O-5-4　1184-1185　2015年9月30日

  159. First-Principles Study on Hydrogen Annealing Effect in Si/SiO2 Interface by Thermal Oxidation 査読有り

    S. Kawachi, H. Hiroki, M. Araidai, H. Kageshima, T.Endoh, K.Shiraishi

    2015 International Conference on Solid State Devices and Materials(SSDM)　PS-1-17　40-41　2015年9月30日

  160. A 600-μW Ultra-Low-Power Associative Processor for Image Pattern Recognition Employing Magnetic Tunnel Junction (MTJ) Based Nonvolatile Memories with Novel Intelligent Power-Gating (IPG) Scheme 査読有り

    Y. Ma, S. Miura, H. Honjo, S. Ikeda, T. Hanyu, H. Ohno, T. Shibata, T. Endoh

    2015 International Conference on Solid State Devices and Materials(SSDM)　O-4-2　1172-1173　2015年9月29日

  161. 次世代集積エレクトロニクス産業の将来と、宮城県における事業化機会の展望 招待有り

    遠藤哲郎

    第一回集積エレクトロニクス技術・事業化検討会　2015年9月24日

  162. 垂直磁気異方性 CoFeB-MgO 磁気トンネル接合の高速中性子耐性評価(II) 査読有り

    成田 克, 高橋 豊, 原田 正英, 大井 元貴, 及川 健一, 小林 大輔, 廣瀬 和之, 石川 慎也, E. C. I. Enobio, 佐藤 英夫, 池田 正二, 遠藤 哲郎, 大野 英男

    第76回応用物理学会秋季学術講演会　2015年9月13日

  163. 科学は社会をどう変革するのか？～トップサイエンスからトップイノベーションへ～ 招待有り

    遠藤哲郎

    ACCELシンポジウム　2015年9月12日

  164. Novel oxygen showering process (OSP) for extreme damage suppression of sub-20nm high density p-MTJ array without IBE treatment 査読有り

    J. H. Jeong, T. Endoh

    Digest of Technical Papers - Symposium on VLSI Technology　2015-　T158-T159　2015年8月25日

    出版者・発行元：Institute of Electrical and Electronics Engineers Inc.

    DOI： 10.1109/VLSIT.2015.7223660 　

    ISSN：0743-1562

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    A novel damage recovery scheme using the oxygen showering post-treatment (OSP) is proposed to recover patterning damages and to improve electric and magnetic properties of p-MTJs, and its array yield. By applying our OSP to 25nm p-MTJs cell array, the MR was increased from 99% to 116% and the Isw was decreased from 41.1uA to 28.7uA. Moreover, electric short fails of MTJs array due to metallic by-products reduced dramatically by the selective oxidation of the damaged layer and its isolation from damage-less area. The OSP process makes the switching efficiency of 25nm patterned MTJs to be improved more than 30% compared with IBE treatment process. The mechanism of this enhancement is that spin directions of damaged area is changed from perpendicular to in-plane and, by this change, the energy barrier of damaged area is reduced. By the OSP treatment, we could develop the robust patterning process for sub-20nm STT-MRAM.

  165. 社会の耐災害性を高めるスピントロニクスによる不揮発性ワーキングメモリ技術とそのシステム応用 招待有り

    遠藤哲郎

    日本磁気学会 第203回研究会　203　49-52　2015年7月24日

    出版者・発行元：日本磁気学会

    ISSN：1882-2940

  166. Switch Toggling Technique of Parallel MOSFET Topology for Power Electronics Circuits with Uniform Thermal Distribution 査読有り

    Kazuki Itoh, Masakazu Muraguchi, Tetsuo Endoh

    Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2015)　4B-3　284-289　2015年6月29日

  167. A Novel Neuron Circuit with Nonvolatile Synapses Based on Magnetic-Tunnel-Junction for High-Speed Pattern Learning and Recognition 査読有り

    Yitao Ma, Tetsuo Endoh

    Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2015)　4B-1　273-278　2015年6月29日

  168. A High-Speed Pattern Matching Processor Employing Adaptive Nonlinear Similarity Evaluation for Visual-Attention-Based Object Recognition 査読有り

    Yitao Ma, Tetsuo Endoh

    Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2015)　6A-3　326-331　2015年6月29日

  169. A Study of Strain Profile in Channel Region of Vertical MOSFET for Improving Drivability 査読有り

    Taro Sasaki, Masakazu Muraguchi, Takahiro Shinada, Tetsuo Endoh

    Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2015)　1A-2　25-29　2015年6月29日

  170. シリコン熱酸化膜の水素アニール効果に関する第一原理計算

    川 内伸悟, 白 川裕規, 洗 平昌晃, 影 島愽之, 遠 藤哲郎, 白 石賢二

    シリコン材料・デバ イス研究会（SDM）　2015年6月24日

  171. STT-MRAM for low power systems 招待有り 査読有り

    Tetsuo Endoh

    International Symposium on VLSI Technology, Systems, and Applications, Proceedings　2015-　1-2　2015年6月3日

    出版者・発行元：Institute of Electrical and Electronics Engineers Inc.

    DOI： 10.1109/VLSI-TSA.2015.7117581 　

    ISSN：1930-8868

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    Recently in semiconductor memories, it is becoming difficult to meet the target performance requirements by technology development based solely on device scaling. Especially, due to the increase in memory capacity, increased operation speed and increased leakage current of MOSFET, the power consumption of LSI is rapidly increasing.

  172. Evidence of a reduction reaction of oxidized iron/cobalt by boron atoms diffused toward naturally oxidized surface of CoFeB layer during annealing (vol 106, 142407, 2015) 査読有り

    Soshi Sato, Hiroaki Honjo, Shoji Ikeda, Hideo Ohno, Tetsuo Endoh, Masaaki Niwa

    APPLIED PHYSICS LETTERS　106　(24)　142407-1-142407-5　2015年6月

    出版者・発行元：AMER INST PHYSICS

    DOI： 10.1063/1.4922749 　

    ISSN：0003-6951

    eISSN：1077-3118

  173. Creation of innovative integrated electronic technologies through international industry-academic consortium (CIES consortium) : From material/device/process to LSI/system 招待有り 査読有り

    T. Shinada, Y. Ohshima, T. Endoh

    11th International Nanotechnology Conference on Communication and Cooperation (INC 11)　I-27　2015年5月12日

  174. Improvement of electric and magnetic properties of patterned magnetic tunnel junctions by recovery of damaged layer using oxygen showering post-treatment process 査読有り

    J. H. Jeong, T. Endoh

    JOURNAL OF APPLIED PHYSICS　117　(17)　17D906-1-17D906-4　2015年5月

    出版者・発行元：AMER INST PHYSICS

    DOI： 10.1063/1.4908017 　

    ISSN：0021-8979

    eISSN：1089-7550

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    In order to recover the patterning damage and improve the electric and magnetic properties of the patterned magnetic tunnel junctions (MTJs), the novel post-treatment process using oxygen ions has been studied. Generally, the oxygen is known as an unsuitable gas for the MTJs patterning because it causes degradation of the patterned MTJs by over-oxidation of MgO. By the way, if the damaged layer could be oxidized selectively without over-oxidation of the damage-less area, oxygen can be the most effective gas to recover the patterning damage of the MTJs. In this study, for the selective oxidation, we proposed the non-reactive oxygen treatment scheme called the oxygen showering post-treatment process (OSP) using an ozone diffusion chamber. By the specific OSP conditions, 8 l/min of the flow rate, 250 degrees C of the temperature, and 30 s of the time, the magneto-resistance (MR) was increased from 103% to 110%, and the switching current was decreased from 41.1 mu A to 31.6 mu A when compared with reference data at the same resistance level. These results show that the electric and magnetic properties of the patterned MTJs by the OSP treatment have been improved compared to the reference sample. The improvement in electric and magnetic properties by the OSP treatment is assumed because the reference sample already contains slight patterning damages at the edge of the MTJs despite the optimized patterning process, and these damages have been oxidized by the OSP treatment. Moreover, by the OSP treatment, the proportion of the electric short fail was dramatically decreased from 1.51% to 0%, which is a remarkable improvement in terms of a successful commercialization of spintronic devices. (C) 2015 AIP Publishing LLC.

  175. 不揮発ロジックインメモリアーキテクチャとその低電力VLSIシステムへの応用 招待有り 査読有り

    羽生貴弘, 鈴木大輔, 望月明, 夏井雅典, 鬼沢直哉, 杉林直彦, 池田正二, 遠藤哲郎, 大野英男

    集積回路研究会　115　(6)　57-61　2015年4月17日

    出版者・発行元：電子情報通信学会

    ISSN：0913-5685

  176. Low Power and High Speed Working Memory with Spintronics and Vertical MOSFET Technology 招待有り 査読有り

    Tetsuo Endoh

    COOL Chips XVIII,　SX: Keynote Presentation 4　2015年4月13日

  177. Evidence of a reduction reaction of oxidized iron/cobalt by boron atoms diffused toward naturally oxidized surface of CoFeB layer during annealing 査読有り

    Soshi Sato, Hiroaki Honjo, Shoji Ikeda, Hideo Ohno, Tetsuo Endoh, Masaaki Niwa

    APPLIED PHYSICS LETTERS　106　(14)　2015年4月

    出版者・発行元：AMER INST PHYSICS

    DOI： 10.1063/1.4917277 　

    ISSN：0003-6951

    eISSN：1077-3118

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    We have investigated the redox reaction on the surface of Ta/CoFeB/MgO/CoFeB magnetic tunnel junction stack samples after annealing at 300, 350, and 400 degrees C for 1 h using angle-resolved X-ray photoelectron spectroscopy for precise analysis of the chemical bonding states. At a capping tantalum layer thickness of 1 nm, both the capping tantalum layer and the surface of the underneath CoFeB layer in the as-deposited stack sample were naturally oxidized. By comparison of the Co 2p and Fe 2p spectra among the as-deposited and annealed samples, reduction of the naturally oxidized cobalt and iron atoms occurred on the surface of the CoFeB layer. The reduction reaction was more significant at higher annealing temperature. Oxidized cobalt and iron were reduced by boron atoms that diffused toward the surface of the top CoFeB layer. A single CoFeB layer was prepared on SiO2, and a confirmatory evidence of the redox reaction with boron diffusion was obtained by angle-resolved X-ray photoelectron spectroscopy analysis of the naturally oxidized surface of the CoFeB single layer after annealing. The redox reaction is theoretically reasonable based on the Ellingham diagram. (C) 2015 AIP Publishing LLC.

  178. Low-frequency noise reduction in vertical MOSFETs having tunable threshold voltage fabricated with 60nm CMOS technology on 300mm wafer process 査読有り

    Takuya Imamoto, Yitao Ma, Masakazu Muraguchi, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　54　(4)　2015年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.54.04DC11 　

    ISSN：0021-4922

    eISSN：1347-4065

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    In this paper, DC and low-frequency noise (LFN) characteristics have been investigated with actual measurement data in both n-and p-type vertical MOSFETs (V-MOSFETs) for the first time. The V-MOSFETs which was fabricated on 300mm bulk silicon wafer process have realized excellent DC performance and a significant reduction of flicker (1/f) noise. The measurement results show that the fabricated V-MOSFETs with 60nm silicon pillar and 100nm gate length achieve excellent steep sub-threshold swing (69mV/decade for n-type and 66mV/decade for p-type), good on-current (281 mu A/mu m for n-type 149 mu A/mu m for p-type), low off-leakage current (28.1 pA/mu m for n-type and 79.6 pA/mu m for p-type), and excellent on-off ratio (1 x 10(7) for n-type and 2 x 10(6) for p-type). In addition, it is demonstrated that our fabricated V-MOSFETs can control the threshold voltage (V-th) by changing the channel doping condition, which is the useful and low-cost technique as it has been widely used in the conventional bulk planar MOSFET. This result indicates that V-MOSFETs can control Vth more finely and flexibly by the combined the use of the doping technique with other techniques such as work function engineering of metal-gate. Moreover, it is also shown that V-MOSFETs can suppress 1/f noise (LgateWSId/I-d(2) of 10(-13) - 10(-11)mu m(2)/Hz for n-type and 10(-12) -10(-10)mu m(2)/Hz for p-type) to one or two order lower level than previously reported nanowire type MOSFET, FinFET, Tri-Gate, and planar MOSFETs. The results have also proved that both DC and 1/f noise performances are independent from the bias voltage which is applied to substrate or well layer. Therefore, it is verified that V-MOSFETs can eliminate the effects from substrate or well layer, which always adversely affects the circuit performances due to this serial connection. (C) 2015 The Japan Society of Applied Physics

  179. Study about the damaged mechanism of the patterned perpendicular magnetic tunnel junctions by hydrogen ion treatments 査読有り

    Junho Jeong, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　54　(4)　04DM07-1-04DM07-4　2015年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.54.04DM07 　

    ISSN：0021-4922

    eISSN：1347-4065

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    In order to study about the degradation mechanism of the patterned perpendicular magnetic tunnel junctions (MTJs) by the hydrogen plasma condition (HPC) and hydrogen etching condition (HEC) treatments, we calculated the magneto-resistance (MR) and resistance (R) trends of the patterned MTJs at several electric and magnetic conditions of the damaged layer and correlated calculated results with experimental trends by the HPC and HEC treatments. As a result of this study, it has been recognized that hydrogen by the HPC treatment just reacts with the damaged layer at the edge of patterned MTJs, while it by the HEC treatment reacts with damage-less area of the patterned MTJs as well as the damaged layer. It is because the applied bias voltage during the HEC process can accelerate the reactivity of hydrogen plasma ions to penetrate into the interface between MgO and CoFeB of the patterned MTJs. In addition, it has been also recognized that the damaged layer generated by hydrogen plasma ions makes the MR and R degradations of patterned MTJs by interference with flows of current. (C) 2015 The Japan Society of Applied Physics

  180. Power-gated 32 bit microprocessor with a power controller circuit activated by deep-sleep-mode instruction achieving ultra-low power operation 査読有り

    Hiroki Koike, Takashi Ohsawa, Sadahiko Miura, Hiroaki Honjo, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　54　(4)　04DE08-1-04DE08-5　2015年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.54.04DE08 　

    ISSN：0021-4922

    eISSN：1347-4065

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    A spintronic-based power-gated micro-processing unit (MPU) is proposed. It includes a power control circuit activated by the newly supported power-off instruction for the deep-sleep mode. These means enable the power-off procedure for the MPU to be executed appropriately. A test chip was designed and fabricated using 90nm CMOS and an additional 100nm MTJ process; it was successfully operated. The guideline of the energy reduction effects for this MPU was presented, using the estimation based on the measurement results of the test chip. The result shows that a large operation energy reduction of 1/28 can be achieved when the operation duty is 10%, under the condition of a sufficient number of idle clock cycles. (C) 2015 The Japan Society of Applied Physics

  181. Low-frequency noise reduction in vertical MOSFETs having tunable threshold voltage fabricated with 60nm CMOS technology on 300mm wafer process 査読有り

    Takuya Imamoto, Yitao Ma, Masakazu Muraguchi, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　54　(4)　04DC11-1-04DC11-7　2015年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.54.04DC11 　

    ISSN：0021-4922

    eISSN：1347-4065

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    In this paper, DC and low-frequency noise (LFN) characteristics have been investigated with actual measurement data in both n-and p-type vertical MOSFETs (V-MOSFETs) for the first time. The V-MOSFETs which was fabricated on 300mm bulk silicon wafer process have realized excellent DC performance and a significant reduction of flicker (1/f) noise. The measurement results show that the fabricated V-MOSFETs with 60nm silicon pillar and 100nm gate length achieve excellent steep sub-threshold swing (69mV/decade for n-type and 66mV/decade for p-type), good on-current (281 mu A/mu m for n-type 149 mu A/mu m for p-type), low off-leakage current (28.1 pA/mu m for n-type and 79.6 pA/mu m for p-type), and excellent on-off ratio (1 x 10(7) for n-type and 2 x 10(6) for p-type). In addition, it is demonstrated that our fabricated V-MOSFETs can control the threshold voltage (V-th) by changing the channel doping condition, which is the useful and low-cost technique as it has been widely used in the conventional bulk planar MOSFET. This result indicates that V-MOSFETs can control Vth more finely and flexibly by the combined the use of the doping technique with other techniques such as work function engineering of metal-gate. Moreover, it is also shown that V-MOSFETs can suppress 1/f noise (LgateWSId/I-d(2) of 10(-13) - 10(-11)mu m(2)/Hz for n-type and 10(-12) -10(-10)mu m(2)/Hz for p-type) to one or two order lower level than previously reported nanowire type MOSFET, FinFET, Tri-Gate, and planar MOSFETs. The results have also proved that both DC and 1/f noise performances are independent from the bias voltage which is applied to substrate or well layer. Therefore, it is verified that V-MOSFETs can eliminate the effects from substrate or well layer, which always adversely affects the circuit performances due to this serial connection. (C) 2015 The Japan Society of Applied Physics

  182. High-frequency level-up shifter based on 0.18 mu m vertical metal-oxide-semiconductor field-effect transistors with 70% reduction of overshoot voltage above power supply voltage 査読有り

    Satoru Tanoi, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　54　(4)　04DE03-1-04DE03-9　2015年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.54.04DE03 　

    ISSN：0021-4922

    eISSN：1347-4065

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    A high-frequency and high-voltage-tolerant level-up shifter is proposed. In the design, a voltage limiter with a preset and a dynamic biasing feedback circuit are introduced. In a typical simulation, our circuit based on 0.18 mu m vertical metal-oxide-semiconductor field-effect transistors (MOSFETs) shows a 70% reduction of the overshoot voltage of the MOSFETs above the power supply voltage (1.8 V V-DD) compared with a conventional circuit. It realizes a typical operation frequency of 164MHz when the maximum voltage applied to all MOSFETs is limited to 1.8V. The maximum achievable operation frequency is more than 1.6 times that of a conventional circuit. The variation of the maximum voltage applied to the MOSFETs in our circuit is also reduced by about 24% compared with that of the conventional circuit in a process-corner simulation with the variation of V-DD and temperature. (C) 2015 The Japan Society of Applied Physics

  183. Properties of perpendicular-anisotropy magnetic tunnel junctions fabricated over the bottom electrode contact 査読有り

    Sadahiko Miura, Hiroaki Honjo, Keizo Kinoshita, Keiichi Tokutome, Hiroaki Koike, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno

    JAPANESE JOURNAL OF APPLIED PHYSICS　54　(4)　04DM06-1-04DM06-4　2015年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.54.04DM06 　

    ISSN：0021-4922

    eISSN：1347-4065

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    Perpendicular-anisotropy magnetic tunnel junctions (MTJs) were prepared on four substrate geometries, i.e., directly on the axis of the bottom electrode contact, directly off the axis of the bottom electrode contact, on the axis of the bottom electrode contact with a polished bottom electrode, and off the axis of the bottom electrode contact with a polished bottom electrode. Electrical shorts were observed for direct on-axis geometry at a certain extent, whereas there were no electrical shorts for the other three geometries. The MR ratio/sigma R, J(C0), and thermal stability factor of the devices for polish on-axis geometry were almost the same as those for polish off-axis geometry. From TEM observations of the polish on-axis device, the interface between the bottom contact and the base electrode was determined to be rough, whereas the MgO barrier layer was determined to be smooth, indicating that the polish process was effective for smooth magnetic tunnel junction fabrication over the bottom contact. MTJs for polish on-axis geometry eliminated the base electrode resistance and increased the magnetoresistance ratio. This technology contributes to the higher density of spin transfer torque magnetic random access memory. (C) 2015 The Japan Society of Applied Physics

  184. Impact of sub-volume excitation on improving overdrive delay product of sub-40 nm perpendicular magnetic tunnel junctions in adiabatic regime and its beyond 査読有り

    Satoshi Ohuchida, Kenchi Ito, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　54　(4)　04DD05-1-04DD05-5　2015年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.54.04DD05 　

    ISSN：0021-4922

    eISSN：1347-4065

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    In this paper, we introduced a new figure of merit, overdrive delay product Pod which is defined as the product of overdrive factor (I/I-c0-1) and delay of transit time, to evaluate power consumption and switching delay from the viewpoint of perpendicular magnetic tunnel junctions (p-MTJs) switching. The impact of sub-volume excitation on the dependence of overdrive delay product on the junction size and material parameters of p-MTJs in adiabatic regime were clarified. Two strategies to decrease the P-od were proposed. The first strategy is scaling down the junction size free from sub-volume effect. A reduction more than 86% of Pod of p-MTJ with exchange stiffness A(ij) = 19 pJ/m was realized by scaling down the junction size from 70 to 10nm when I/I-c0 - 1 = 0.5. The second strategy is to increase A(ij) to suppress the effect of sub-volume excitation. A 26% reduction of the overdrive delay product was realized by enlarging A(ij) from 10 to 31 pJ/m with annealing process in the p-MTJ with the diameter of 40 nm. These results indicate that p-MTJs of embedded magnetoresistive random access memory (MRAM) should be scaled down under 30 nm where no sub-volume effect occurs for high speed programing. (C) 2015 The Japan Society of Applied Physics

  185. Landau–Lifshitz–Gilbert micromagnetic simulation on spin transfer torque efficiency of sub-30 nm perpendicular magnetic tunnel junctions with etching damage 査読有り

    Kenchi Ito, Satoshi Ohuchida, Masakazu Muraguchi, Tetsuo Endoh

    Japanese Journal of Applied Physics(JJAP)　54　(4)　04DM01-1-04DM01-5　2015年4月

    出版者・発行元：None

    DOI： 10.7567/JJAP.54.04DM01 　

    ISSN：0021-4922

    eISSN：1347-4065

  186. 集積エレクトロニクス領域における産学連携拠点の現状とチャレンジ 招待有り

    遠藤哲郎

    第62回応用物理学会春季学術講演会　2015年3月12日

  187. Future Memory Technology with Vertical MOSFET and STT-MRAM for Ultra Low Power Systems 招待有り 査読有り

    Tetsuo Endoh

    KCS (Korean Conference on Semiconductors) 2015　2015年2月11日

    DOI： 10.1109/VLSI-TSA.2015.7117581 　

  188. 新たな産学連携ACCEL開発 招待有り

    遠藤哲郎

    CREST「次世代エレクトロニクスデバイスの創出に資する革新的材料・プロセス研究」領域ワークショップ　2015年2月6日

  189. Impact of 3D Structured LSI with VerticalMOSFET for Future Systems 招待有り

    遠藤哲郎

    システムナノ技術によるイノベーションへの展開に向けて第1回研究会　2015年2月5日

  190. Nonvolatile Logic-in-Memory LSI Using Cycle-Based Power Gating and its Application to Motion-Vector Prediction 査読有り

    Masanori Natsui, Daisuke Suzuki, Noboru Sakimura, Ryusuke Nebashi, Yukihide Tsuji, Ayuka Morioka, Tadahiko Sugibayashi, Sadahiko Miura, Hiroaki Honjo, Keizo Kinoshita, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    IEEE JOURNAL OF SOLID-STATE CIRCUITS　50　(2)　476-489　2015年2月

    出版者・発行元：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI： 10.1109/JSSC.2014.2362853 　

    ISSN：0018-9200

    eISSN：1558-173X

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    A magnetic tunnel junction (MTJ)-based logic-in-memory hardware accelerator LSI with cycle-based power gating is fabricated using a 90 nm MTJ/MOS process on a 300 mm wafer fabrication line for practical-scale, fully parallel motion-vector prediction, without wasted power dissipation. The proposed nonvolatile LSI is designed by establishing an automated design environment with MTJ-based logic-circuit IPs and peripheral assistant tools, as well as a precise MTJ device model produced by the fabricated test chips. Through the measurement results of the fabricated LSI, this study shows both the impact of the power-gating technique in a fine temporal granularity utilizing the non-volatility of the MTJ device and the effectiveness of the established automated design environment for designing random logic LSI using nonvolatile logic-in-memory.

  191. Fabrication of a 3000-6-Input-LUTs Embedded and Block-Level Power-Gated Nonvolatile FPGA Chip Using p-MTJ-Based Logic-in-Memory Structure 査読有り

    D. Suzuki, M. Natsui, A. Mochizuki, S. Miura, H. Honjo, H. Sato, S. Fukami, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

    2015 SYMPOSIUM ON VLSI TECHNOLOGY (VLSI TECHNOLOGY)　2015年

    出版者・発行元：IEEE

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    A nonvolatile FPGA (NVFPGA) test chip, where 3000 6-input lookup table (LUT) circuits are embedded, is fabricated under 90nm CMOS/75nm perpendicular magnetic tunnel junction (p-MTJ) technologies. The use of a p-MTJ device makes data-backup-limitation free, which essentially eliminates damage control to nonvolatile storage devices. The use of a p-MTJ device also enables the extension towards dynamically reconfigurable logic paradigm. Since hardware components are shared among all the p-MTJ devices by the use of logic-in-memory structure, the effective area of the 6-input LUT circuit is reduced by 56% compared to that of an SRAM-based one. Moreover, block-level power gating, in which all the idle function blocks are optimally turned off in accordance with the operation mode, can minimize static power consumption of each tile. As a result, the total average power of the proposed NVFPGA is reduced by 81% in comparison with that of an SRAM-based FPGA under typical benchmark-circuit realizations.

  192. スピントロニクス不揮発性ロジックのパワーゲーティング時における電源ノイズ評価とパッケージへのチップキャパシタ搭載効果の検討 査読有り

    苅谷隆, 田野井聡, 森田治彦, 加藤忍, 遠藤哲郎

    電子情報通信学会論文誌 C　J98-C　(1)　8-17　2015年1月1日

  193. Diffusion Behaviors Observed on the Surface of CoFeB Film after the Natural Oxidation and the Annealing 査読有り

    S. Sato, H. Honjo, S. Ikeda, H. Ohno, T. Endoh, M. Niwa

    2015 IEEE MAGNETICS CONFERENCE (INTERMAG)　GP-01　2015年

    出版者・発行元：IEEE

    DOI： 10.1109/INTMAG.2015.7157496 　

  194. 1T1MTJ STT-MRAM Cell Array Design with an Adaptive Reference Voltage Generator for Improving Device Variation Tolerance 査読有り

    Hiroki Koike, Sadahiko Miura, Hiroaki Honjo, Tosinari Watanabe, Hideo Sato, Soshi Sato, Takashi Nasuno, Yasuo Noguchi, Mitsuo Yasuhira, Takaho Tanigawa, Masakazu Muraguchi, Masaaki Niwa, Kenchi Ito, Shoji Ikeda, Hideo Ohno, Tetsuo Endoh

    2015 IEEE 7TH INTERNATIONAL MEMORY WORKSHOP (IMW)　141-144　2015年

    出版者・発行元：IEEE

    DOI： 10.1109/IMW.2015.7150264 　

    ISSN：2330-7978

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    A device-variation-tolerant spin-transfer-torque magnetic random access memory (STT-MRAM) cell array design with a high-signal-margin reference generator circuit was developed to create high-density 1T1MTJ STT-MRAMs. To realize an appropriate STT-MRAM design, fluctuations in the memory cell characteristics were first measured using a 1-kbit STT-MRAM test chip. Based on these measurements, a reference generator and an STT-MRAM cell array architecture were proposed. This cell array was evaluated in terms of the signal margin for read operation and its tolerance to device variation by means of Monte-Carlo SPICE circuit simulations. The proposed design enables a 50% improvement in the signal margin compared with the conventional cell array circuit.

  195. Nonvolatile Logic and Memory Devices based on Spintronics 招待有り 査読有り

    Tetsuo Endoh

    2015 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS)　13-16　2015年

    出版者・発行元：IEEE

    DOI： 10.1109/ISCAS.2015.7168558 　

    ISSN：0271-4302

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    New computer memory hierarchy based on spintronics is proposed for low-power electronics that will evolve in two steps from the current volatile system. At first, memories for internal states and pipeline registers and cache memories etc. are made nonvolatile by using spintronics. Then, computers can be made totally nonvolatile by additionally adopting spintronicsbased logic-in-memory architecture. Nonvolatile MPU, recognition processor and cache memory that use magnetic tunnel junction (MTJ) have been designed and fabricated to demonstrate their superior features in low static power and high speed data store and restore operations.

  196. Fabrication of a 3000-6-Input-LUTs Embedded and Block-Level Power-Gated Nonvolatile FPGA Chip Using p-MTJ-Based Logic-in-Memory Structure 査読有り

    D. Suzuki, M. Natsui, A. Mochizuki, S. Miura, H. Honjo, H. Sato, S. Fukami, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

    2015 SYMPOSIUM ON VLSI CIRCUITS (VLSI CIRCUITS)　JFS3-2　C172-C173　2015年

    出版者・発行元：IEEE

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    A nonvolatile FPGA (NVFPGA) test chip, where 3000 6-input lookup table (LUT) circuits are embedded, is fabricated under 90nm CMOS/75nm perpendicular magnetic tunnel junction (p-MTJ) technologies. The use of a p-MTJ device makes data-backup-limitation free, which essentially eliminates damage control to nonvolatile storage devices. The use of a p-MTJ device also enables the extension towards dynamically reconfigurable logic paradigm. Since hardware components are shared among all the p-MTJ devices by the use of logic-in-memory structure, the effective area of the 6-input LUT circuit is reduced by 56% compared to that of an SRAM-based one. Moreover, block-level power gating, in which all the idle function blocks are optimally turned off in accordance with the operation mode, can minimize static power consumption of each tile. As a result, the total average power of the proposed NVFPGA is reduced by 81% in comparison with that of an SRAM-based FPGA under typical benchmark-circuit realizations.

  197. 10 nmφ perpendicular-anisotropy CoFeB-MgO magnetic tunnel junction with over 400℃ high thermal tolerance by boron diffusion control 査読有り

    H. Honjo, H. Sato, S. Ikeda, S. Sato, T. Watanebe, S. Miura, T. Nasuno, Y. Noguchi, M. Yasuhira, T. Tanigawa, H. Koike, M. Muraguchi, M. Niwa, K. Ito, H. Ohno, T. Endoh

    2015 Symposium on VLSI Technology (VLSIT) & 2015 Symposium on VLSI Cricuit (VLSIC) Digest of Technical Papers　S12-2　T160-T161　2015年

    出版者・発行元：None

    DOI： 10.1109/VLSIT.2015.7223661 　

  198. Effect of Series Resistance on Dielectric Breakdown Phenomenon of Silicon Carbide MOS Capacitor 査読有り

    S. Sato, Y. Hiroi, K. Yamabe, M. Kitabatake, T. Endoh, M. Niwa

    PROCEEDINGS OF THE 22ND INTERNATIONAL SYMPOSIUM ON THE PHYSICAL AND FAILURE ANALYSIS OF INTEGRATED CIRCUITS (IPFA 2015)　72-75　2015年

    出版者・発行元：IEEE

    DOI： 10.1109/IPFA.2015.7224336 　

    ISSN：1946-1550

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    An effect of the time constant of the measurement setup on a breakdown behavior of SiC MOS capacitors with aluminum gate electrode was investigated. For this experiment, an additional series resistance was inserted into the TDDB and TZDB measurement system. With respect to TDDB, SBD occurred more frequently when the additional series resistance was inserted. It is speculated that the joule heat generated at the moment of breakdown was not sufficient to form a low resistance conduction path between the gate electrode and substrate. With respect to TZDB, a sequential formation of separated groups of concaves was observed when the additional series resistance was inserted. It is speculated that the post-breakdown resistance was high enough to cause "self-healing" as observed in the TDDB measurement. These results highlight the generation and dissipation of the heat at the time of the breakdown is one of the causes that determine HBD or SBD of SiC MOS capacitors.

  199. Challenge of MTJ-Based Nonvolatile Logic-in Memory Architecture for L ltra Low-Power and. Highly Dependable VLSI Computing 査読有り

    Takahiro Hanyu, Masanori Natsui, Daisuke Suzuki, Akira Mochizuk, Naoya Onizawa, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno

    2015 IEEE SOI-3D-SUBTHRESHOLD MICROELECTRONICS TECHNOLOGY UNIFIED CONFERENCE (S3S)　PS-1-17　40-41　2015年

    出版者・発行元：IEEE

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    novel logic-LSI architecture, "nonvolatile logic-in memory (NV-LIM) architecture," where nonvolatile storage elements are distributed over a logic-circuit plane, is proposed as a promising candidate to overcome performance wall and power wall due to the present CMOS-only-based logic LSIs. Some concrete design examples based on the NV-LIM architecture are demonstrated and their usefulness is discussed in comparison with the corresponding CAMS-only-based realization.

  200. Challenge of MTJ-Based Nonvolatile Logic-in Memory Architecture for L ltra Low-Power and. Highly Dependable VLSI Computing 査読有り

    Takahiro Hanyu, Masanori Natsui, Daisuke Suzuki, Akira Mochizuk, Naoya Onizawa, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno

    2015 IEEE SOI-3D-SUBTHRESHOLD MICROELECTRONICS TECHNOLOGY UNIFIED CONFERENCE (S3S)　1-3　2015年

    出版者・発行元：IEEE

    DOI： 10.1109/S3S.2015.7333502 　

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    novel logic-LSI architecture, "nonvolatile logic-in memory (NV-LIM) architecture," where nonvolatile storage elements are distributed over a logic-circuit plane, is proposed as a promising candidate to overcome performance wall and power wall due to the present CMOS-only-based logic LSIs. Some concrete design examples based on the NV-LIM architecture are demonstrated and their usefulness is discussed in comparison with the corresponding CAMS-only-based realization.

  201. 磁気ランダムアクセスメモリ（MRAM）の最新技術動向 招待有り 査読有り

    小池洋紀, 池田正二, 羽生貴弘, 大野英男, 遠藤哲郎

    CVD研究会　2014年12月18日

  202. STT-MRAM, NV-logic with MTJ and high density memory with Vertical MOSFET 招待有り 査読有り

    Tetsuo Endoh

    SEMATECH Beyond CMOS Workshop Materials & Technologies for Beyond CMOS　2014年12月14日

  203. A Nonvolatile Associative Memory-Based Context-Driven Search Engine Using 90 nm CMOS/MTJ-Hybrid Logic-in-Memory Architecture 査読有り

    Hooman Jarollahi, Naoya Onizawa, Vincent Gripon, Noboru Sakimura, Tadahiko Sugibayashi, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu, Warren J. Gross

    IEEE JOURNAL ON EMERGING AND SELECTED TOPICS IN CIRCUITS AND SYSTEMS　4　(4)　460-474　2014年12月

    出版者・発行元：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI： 10.1109/JETCAS.2014.2361061 　

    ISSN：2156-3357

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    This paper presents algorithm, architecture, and fabrication results of a nonvolatile context-driven search engine that reduces energy consumption as well as computational delay compared to classical hardware and software-based approaches. The proposed architecture stores only associations between items from multiple search fields in the form of binary links, and merges repeated field items to reduce the memory requirements and accesses. The fabricated chip achieves memory reduction and 89% energy saving compared to a classical field-based approach in hardware, based on content-addressable memory (CAM). Furthermore, it achieves reduced number of clock cycles in performing search operations compared to the CAM, and five orders of magnitude reduced number of clock cycles compared to a fabricated and measured ultra low-power CPU-based counterpart running a classical search algorithm in software. The energy consumption of the proposed architecture is on average three orders of magnitude smaller than that of a software-based approach. A magnetic tunnel junction (MTJ)-based logic-in-memory architecture is presented that allows simple routing and eliminates leakage current in standby using 90 nm CMOS/MTJ-hybrid technologies.

  204. The dynamic interaction effect due to oscillatory stray field from programing cell in 10nm design p-MTJ array 査読有り

    S. Ohuchida, K. Ito, M. Muraguchi, T. Endoh

    59th Annual Magnetism & Magnetic Materials Conference(MMM)　FE-10　2014年11月3日

  205. Dependence of Sub-Volume Excitation on Structural and Material Parameters in Precessional Regime of Spin Transfer Torque Magnetization Reversal 査読有り

    Kenchi Ito, Satoshi Ohuchida, Tetsuo Endoh

    IEEE TRANSACTIONS ON MAGNETICS　50　(11)　1402104-1-1402104-4　2014年11月

    出版者・発行元：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI： 10.1109/TMAG.2014.2323964 　

    ISSN：0018-9464

    eISSN：1941-0069

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    We studied the structural and material parameter dependence of sub-volume excitation in a precessional regime of spin transfer torque (STT) magnetization reversal for CoFeB/MgO-based p-magnetic tunnel junctions (MTJs) using LLG micromagnetic simulation. The current density dependence of switching and incubation time in STT magnetization reversal can be globally scaled by the macrospin theory regardless of sub-volume excitation. The transit time has the minimum value at the minimum MTJ diameter where the sub-volume is excited. This critical diameter increases with an increase in exchange stiffness. The mechanism that sub-volume excitation is related to current density is also discussed.

  206. STT-MRAMおよび不揮発性ロジックの現状と将来展望 招待有り

    遠藤哲郎

    第７５回応用物理学会秋季学術講演会　2014年9月18日

  207. A 500ps/8.5ns Array Read/Write Latency 1Mb Twin 1T1MTJ STT-MRAM designed in 90nm CMOS/40nm MTJ Process with Novel Positive Feedback S/A Circuit 査読有り

    T. Ohsawa, S. Miura, H. Honjo, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh

    International Conference on Solid State Dvices and Materails (SSDM)　A-8-3　2014年9月9日

  208. Impact of Sub-Volume Excitation for Improving Overdrive Delay Product in Sub-40nm p-MTJ and Its Beyond 査読有り

    S. Ohuchida, K. Ito, T. Endoh

    International Conference on Solid State Dvices and Materails (SSDM)　A-8-2　2014年9月9日

  209. A Power-gated 32bit MPU with a Power Controller Circuit Activated by Deep-sleep-mode Instraction Achieving Ultra-low Power Operation 査読有り

    H. Koike, T. Ohsawa, S. Miura, H. Honjo, K, Kinoshita, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh

    International Conference on Solid State Dvices and Materails (SSDM)　A-7-1　2014年9月9日

  210. Study about the Process Damage Mechanism of the Patterned Interface Perpendicular Magnetic Tunnel Junctions (MTJs) by Hydrogen Ion Treatments 査読有り

    J.H. Jeong, T. Endoh

    International Conference on Solid State Dvices and Materails (SSDM)　A-6-4　2014年9月9日

  211. Properties of Perpendicular-Anisotrapy Magnetic Tunnel Junctions Fabricated over the Cu Via 査読有り

    S. Miura, H. Honjo, K. Kinoshita, K. Tokutome, H, Koike, S. Ikeda, T. Endoh, H. Ohno

    International Conference on Solid State Dvices and Materails (SSDM)　A-6-3　2014年9月9日

  212. LLG Micromagnetic Simulation on STT Efficiency of sub 30nm Perpendicular MTJs with Etching Damage 査読有り

    K. Ito, S. Ohuchida, T. Endoh

    International Conference on Solid State Dvices and Materails (SSDM)　PS-12-11　2014年9月9日

  213. A High-frequency Level-up Shifter Based on 0.18um Vertical MOSFETs with More than 70% Reduction of Overshoot-voltage Above VDD 査読有り

    S. Tanoi, T. Endoh

    International Conference on Solid State Dvices and Materails (SSDM)　PS-5-8　2014年9月9日

  214. 磁気ランダムアクセスメモリ（MRAM）の最新技術動向 招待有り

    小池洋紀, 大澤隆, 池田正二, 羽生貴弘, 大野英男, 遠藤哲郎

    電子情報通信学会2014年ソサイエティ大会 エレクトロニクス講演論文集2　CT-1-3　SS-6-9　2014年9月1日

  215. Multiple breakdown model of carpet-bombing-like concaves formed during dielectric breakdown of silicon carbide metal–oxide–semiconductor capacitors 査読有り

    Soshi Sato, Yuki Hiroi, Kikuo Yamabe, Makoto Kitabatake, Tetsuo Endoh, Masaaki Niwa

    Japanese Journal of Applied Physics(JJAP)　53　(8)　4-9　2014年8月

    出版者・発行元：None

    DOI： 10.7567/JJAP.53.08LA01 　

    ISSN：0021-4922

    eISSN：1347-4065

  216. Influence of Heavy Ion Irradiation on Perpendicular-Anisotropy CoFeB-MgO Magnetic Tunnel Junctions 査読有り

    Daisuke Kobayashi, Yuya Kakehashi, Kazuyuki Hirose, Shinobu Onoda, Takahiro Makino, Takeshi Ohshima, Shoji Ikeda, Michihiko Yamanouchi, Hideo Sato, Eli Christopher Enobio, Tetsuo Endoh, Hideo Ohno

    IEEE TRANSACTIONS ON NUCLEAR SCIENCE　61　(4)　1710-1716　2014年8月

    出版者・発行元：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI： 10.1109/TNS.2014.2304738 　

    ISSN：0018-9499

    eISSN：1558-1578

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    A non-volatile memory element called a perpendicular-anisotropy magnetic tunnel junction was fabricated using CoFeB/MgO/CoFeB film stack technology. It exhibits two stable resistance values, high or low, depending on the relative directions of the magnetizations of the two ferromagnetic CoFeB layers. After being programmed into the high resistance state with a current injection scheme based on the spin transfer torque theory, the tunnel junction was exposed to 15-MeV Si ions under different voltage stress conditions. The tested structure remained in the programmed high resistance state after being bombarded with 10-100 Si ions, even under the stressed situations. A time-domain analysis proved that this result is due to the perfect immunity of the tested magnetic tunnel junction to single event upsets. Some degradation in resistance due to the heavy-ion irradiation was detected through a precise parameter analysis based on a tunneling theory but it was negligibly small (1%). There were no statistically significant changes in the thermal stability factor before and after irradiation, and this means the long-term retention properties remained unchanged.

  217. STT-MRAM Technology and Its NV-Logic Applications for Ultimate Power Management 招待有り 査読有り

    Tetsuo Endoh

    CMOS Emerging Technologies Research　2014年7月8日

  218. Spintronics-based Nonvolatile Computers 招待有り 査読有り

    Tetsuo Endoh

    2014 Spintronics Workshop on LSI　2014年6月13日

  219. Influence of hydrogen patterning gas on electric and magnetic properties of perpendicular magnetic tunnel junctions 査読有り

    J. H. Jeong, T. Endoh, Y. Kim, W. K. Kim, S. O. Park

    JOURNAL OF APPLIED PHYSICS　115　(17)　17C727-1-17C727-3　2014年5月

    出版者・発行元：AMER INST PHYSICS

    DOI： 10.1063/1.4866395 　

    ISSN：0021-8979

    eISSN：1089-7550

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    To identify the degradation mechanism in magnetic tunnel junctions (MTJs) using hydrogen, the properties of the MTJs were measured by applying an additional hydrogen etch process and a hydrogen plasma process to the patterned MTJs. In these studies, an additional 50 s hydrogen etch process caused the magnetoresistance (MR) to decrease from 103% to 14.7% and the resistance (R) to increase from 6.5 k Omega to 39 k Omega. Moreover, an additional 500 s hydrogen plasma process decreased the MR from 103% to 74% and increased R from 6.5 k Omega to 13.9 k Omega. These results show that MTJs can be damaged by the hydrogen plasma process as well as by the hydrogen etch process, as the atomic bonds in MgO may break and react with the exposed hydrogen gas. Compounds such as MgO hydrate very easily. We also calculated the damaged layer width (DLW) of the patterned MTJs after the hydrogen etching and plasma processes, to evaluate the downscaling limitations of spin-transfer-torque magnetic random-access memory (STT-MRAM) devices. With these calculations, the maximum DLWs at each side of the MTJ, generated by the etching and plasma processes, were 23.8 nm and 12.8 nm, respectively. This result validates that the hydrogen-based MTJ patterning processes cannot be used exclusively in STT-MRAMs beyond 20 nm. (C) 2014 AIP Publishing LLC.

  220. Trend of tunnel magnetoresistance and variation in threshold voltage for keeping data load robustness of metal–oxide–semiconductor/magnetic tunnel junction hybrid latches 査読有り

    T. Ohsawa, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh

    Journal of Applied Physics (JAP)　115　(17)　17C728-1-17C728-3　2014年5月

    出版者・発行元：None

    DOI： 10.1063/1.4867129 　

    ISSN：0021-8979

    eISSN：1089-7550

  221. A High Output Resistance 1.2-V VDD Current Mirror with Deep Submicron Vertical MOSFETs 査読有り

    Satoru Tanoi, Tetsuo Endoh

    IEICE TRANSACTIONS ON ELECTRONICS　E97C　(5)　423-430　2014年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E97.C.423 　

    ISSN：1745-1353

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    A low VDD current mirror with deep sub-micron vertical MOSFETs is presented. The keys are new bias circuits to reduce both the minimum VDD for the operation and the sensitivity of the output current on VDD. In the simulation, our circuits reduce the minimum VDD by about 17% and the VDD sensitivity by one order both from those of the conventional. In the simulation with 90 nm phi vertical MOSFET approximate models, our circuit shows about 4 M Omega output resistance at 1.2-V VDD with the small temperature dependence, which is about six times as large as that with planar MOSFETs.

  222. A Novel Alternating Voltage Controlled Current Sensing Method for Suppressing Thermal Dependency 査読有り

    Kazuki Itoh, Tetsuo Endoh

    IEICE TRANSACTIONS ON ELECTRONICS　E97C　(5)　431-437　2014年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E97.C.431 　

    ISSN：1745-1353

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    Voltage Regulator Module, called VRM is a dedicated module for supplying power to microprocessor units. Recently, significant improvement of microprocessor units arises new challenges for supplying stable power. For stable and efficient control, multiphase interleaved topology is often used in today's VRM. To achieve high performance VRM, a current sensing circuit with both high efficiency and high accuracy is demanded. To achieve high accuracy, thermal dependency is a problem to be solved. In this paper, a novel alternating voltage controlled current sensing method is proposed for suppressing thermal dependency. In the proposed method, a high frequency AC voltage is superposed on the gate-ON-voltage. Then, the AC channel current is generated, and its amplitude becomes proportional to inductor current. The AC channel current is detected through a LC filter. The proposed current sensing method is very effective for realizing a current mode control DC-DC converter. In first, we simulated the relationship between our proposed current sensing method and a electrical characteristic of a power MOSFET. We used a power MOSFET device model published by a manufacture in this simulation. From the results, we find the gate parasitic capacitance of power MOSFET effects on the sensitivity of the current sensing circuit. Besides, the power dissipation in a power MOSFET increases by the frequency of applied gate ac voltage. Moreover, the proposed current sensing circuit based on the proposed method was designed and simulated the operations by Hspice. From the results, the designed current sensing circuit based on the proposed method has enough wide sensing window from 3 A to 30 A for VRM applications. Moreover, comparing to the conventional current sensing circuits with the MOSFET ON-resistance, the error of the proposed current sensing circuit can be decreased over 25% near 100 degrees C.

  223. Design and fabrication of a perpendicular magnetic tunnel junction based nonvolatile programmable switch achieving 40% less area using shared-control transistor structure 査読有り

    D. Suzuki, M. Natsui, A. Mochizuki, S. Miura, H. Honjo, K. Kinoshita, S. Fukami, H. Sato, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

    JOURNAL OF APPLIED PHYSICS　115　(17)　17B742-1-17B742-3　2014年5月

    出版者・発行元：AMER INST PHYSICS

    DOI： 10.1063/1.4868332 　

    ISSN：0021-8979

    eISSN：1089-7550

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    A compact nonvolatile programmable switch (NVPS) using 90 nm CMOS technology together with perpendicular magnetic tunnel junction (p-MTJ) devices is fabricated for zero-standby-power field-programmable gate array. Because routing information does not change once it is programmed into an NVPS, high-speed read and write accesses are not required and a write-control transistor can be shared among all the NVPSs, which greatly simplifies structure of the NVPS. In fact, the effective area of the proposed NVPS is reduced by 40% compared to that of a conventional MTJ-based NVPS. The instant on/off behavior without external nonvolatile memory access is also demonstrated using the fabricated test chip. (C) 2014 AIP Publishing LLC.

  224. Embedded STT-MRAM 招待有り 査読有り

    Tetsuo Endoh

    1st International Workshop on Data-Abundant System Technology　2014年4月22日

  225. 全文検索システム向け階層的パワーゲーティングを活用した低エネルギー不揮発TCAMエンジンチップ 査読有り

    松永翔雲, 崎村昇, 根橋竜介, 杉林直彦(N, 夏井雅典, 望月明, 遠藤哲郎, 大野英男, 羽生貴弘

    信学技報　114　(13)　39-44　2014年4月17日

    ISSN：0913-5685

  226. MTJベース不揮発フリップフロップを用いた3μsec-Entry/Exit 遅延時間のマイクロプロセッサ 招待有り 査読有り

    小池洋紀, 崎村昇, 根橋竜介, 辻幸秀, 森岡あゆ香, 三浦貞彦, 本庄弘明, 杉林直彦, 大澤隆, 池田正二, 羽生貴弘, 大野英男, 遠藤哲郎

    信学技報　114　(13)　85-90　2014年4月17日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    磁気トンネル接合素子(MTJ)による不揮発記憶機能を持つフリップフロップ回路(NV-F/F)を用いた,パワーゲーティングマイクロプロセッサ(MPU)を提案する.NV-F/FをMPUの内部状態の記憶に用いることで,3μsecという短いEntry/Exit遅延時間でパワーゲーティング動作を実行可能とした.このEntry/Exit遅延時間を達成するために,安定かつ高速な不揮発データ書き込み/読み出し可能なNV-F/F回路を新たに開発した.このMPUは,そのパワーゲーティングモードの制御容易性という特長により,低電力システムの実現に寄与する.

  227. 1.5ns/2.1nsのランダム読出／書込サイクル時間を達成した不揮発性混載メモリ用1Mb STT-MRAM －6T2MTJセルにバックグラウンド書き込み（BGW）方式を適用 招待有り 査読有り

    大澤隆, 小池洋紀, 三浦貞彦, 木下啓藏, 本庄弘明, 池田正二, 羽生貴弘, 大野英男, 遠藤哲郎

    信学技報　114　(13)　33-38　2014年4月17日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    CMOSラッチと一対のMTJからなる差動対型メモリセルにおいて、CMOSラッチへ書き込んだデータを用いてMTJを自動的に反転するバックグラウンド書き込み(BWG)方式を適用することによって、2.1nsecという高速な書き込みサイクル時間を実現した1Mb STT-MRAMの設計・試作・評価に関する報告であり、本方式の適用により、L3やL2キャッシュ等の高速混載メモリを不揮発性化してコンピュータのローパワー化を図ることが可能となる。

  228. Excellent scalability including self-heating phenomena of vertical-channel field-effect-diode type capacitor-less one transistor dynamic random access memory cell 査読有り

    Takuya Imamoto, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　53　(4)　540-541　2014年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.53.04ED05 　

    ISSN：0021-4922

    eISSN：1347-4065

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    The scalability study and the impact of the self-heating effect (SHE) on memory operation of the bulk vertical-channel field effect diode (FED) type capacitorless one transistor (1T) dynamic random access memory (DRAM) cell are investigated via device simulator for the first time. The vertical-channel FED type 1T-DRAM cell shows the excellent hold characteristics (100ms at 358K of ambient temperature) with large enough read current margin (1 mu A/cell) even when silicon pillar diameter (D) is scaled down from 20 to 12 nm. It is also shown that by employing the vertical-channel FED type, maximum lattice temperature in the memory cell due to SHE (T-L(Max)) can be suppressed to a negligible small value and only reach 300.6 from 300K ambient temperature due to the low lateral electric field, while the vertical-channel bipolar junction transistor (BJT) type 1T-DRAM shows significant SHE (T-L(Max) 330: 6 K). Moreover, this excellent thermal characteristic can be maintained even when D is scaled down from 20 to 12 nm. (C) 2014 The Japan Society of Applied Physics

  229. Excellent scalability including self-heating phenomena of vertical-channel field-effect-diode type capacitor-less one transistor dynamic random access memory cell 査読有り

    Takuya Imamoto, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　53　(4)　04ED05-1-04ED05-8　2014年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.53.04ED05 　

    ISSN：0021-4922

    eISSN：1347-4065

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    The scalability study and the impact of the self-heating effect (SHE) on memory operation of the bulk vertical-channel field effect diode (FED) type capacitorless one transistor (1T) dynamic random access memory (DRAM) cell are investigated via device simulator for the first time. The vertical-channel FED type 1T-DRAM cell shows the excellent hold characteristics (100ms at 358K of ambient temperature) with large enough read current margin (1 mu A/cell) even when silicon pillar diameter (D) is scaled down from 20 to 12 nm. It is also shown that by employing the vertical-channel FED type, maximum lattice temperature in the memory cell due to SHE (T-L(Max)) can be suppressed to a negligible small value and only reach 300.6 from 300K ambient temperature due to the low lateral electric field, while the vertical-channel bipolar junction transistor (BJT) type 1T-DRAM shows significant SHE (T-L(Max) 330: 6 K). Moreover, this excellent thermal characteristic can be maintained even when D is scaled down from 20 to 12 nm. (C) 2014 The Japan Society of Applied Physics

  230. Power reduction by power gating in differential pair type spin-transfer-torque magnetic random access memories for low-power nonvolatile cache memories 査読有り

    Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　53　(4)　04ED04-1-04ED04-11　2014年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.53.04ED04 　

    ISSN：0021-4922

    eISSN：1347-4065

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    Array operation currents in spin-transfer-torque magnetic random access memories (STT-MRAMs) that use four differential pair type magnetic tunnel junction (MTJ)-based memory cells (4T2MTJ, two 6T2MTJs and 8T2MTJ) are simulated and compared with that in SRAM. With L3 cache applications in mind, it is assumed that the memories are composed of 32 Mbyte capacity to be accessed in 64 byte in parallel. All the STT-MRAMs except for the 8T2MTJ one are designed with 32 bit fine-grained power gating scheme applied to eliminate static currents in the memory cells that are not accessed. The 8T2MTJ STT-MRAM, the cell's design concept being not suitable for the fine-grained power gating, loads and saves 32 Mbyte data in 64 Mbyte unit per 1 Mbit sub-array in 2 x 10(3) cycles. It is shown that the array operation current of the 4T2MTJ STT-MRAM is 70mA averaged in 15 ns write cycles at V-dd = 0.9V. This is the smallest among the STT-MRAMs, about the half of the low standby power (LSTP) SRAM whose array operation current is totally dominated by the cells' subthreshold leakage. (C) 2014 The Japan Society of Applied Physics

  231. A two-transistor bootstrap type selective device for spin-transfer-torque magnetic tunnel junctions 査読有り

    Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　53　(4)　04ED03-1-04ED03-6　2014年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.53.04ED03 　

    ISSN：0021-4922

    eISSN：1347-4065

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    Two-transistor bootstrap type selective device for spin-transfer-torque magnetic tunnel junctions (STT-MTJs) is proposed that is smaller than the conventional ones with equivalent performance. The power supply voltage dependence of the area for the two-NFET bootstrap type selective device that can switch MTJs within 10 ns is compared with those of the conventional single-NFET, single-PFET, and CMOS type selective devices with the same performance in 90nm technology node. It is found that the two-NFET bootstrap type selective device can be smaller than the conventional ones especially for the power supply voltage equal to or lower than 0.9V. The two-NFET bootstrap type selective device is shown to maintain scalability to 32nm node just like the CMOS one, while the conventional single-NFET and single-PFET selective devices fail to be scaled properly. This selective device can be applied to every high-performance MOS/MTJ hybrid circuit for increasing the integration density. (C) 2014 The Japan Society of Applied Physics

  232. Size dependence of electrostatic lens effect in vertical MOSFETs 査読有り

    Masakazu Muraguchi, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　53　(4)　04EJ09-1-04EJ09-4　2014年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.53.04EJ09 　

    ISSN：0021-4922

    eISSN：1347-4065

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    The size dependence of the electrostatic lens effect in the channel of a nanoscale vertical pillar-type metal-oxide-semiconductor field-effect transistor (V-MOSFET) is studied by quantum dynamics simulation. Our findings indicate that the applicable diameter of the pillar for the efficient current-path control by the electrostatic lens effect on the V-MOSFET is in the range of about 10-30 nm. In the large-diameter pillar (30 nm diameter), the lens effect at the interfaces between the source and the body, and between the body and the source works well owing to the ballistic transport of electrons. On the other hand, in a slim pillar (10nm diameter or less), the lens effect does not work well, because it is difficult to handle the electron dynamics by the analogy of classical geometrical optics, even though the electrons show ballistic transport. Our results indicate that the proposed technique is applicable for many nanoscale pillar-type devices. (C) 2014 The Japan Society of Applied Physics

  233. Wide operational margin capability of 1 kbit spin-transfer-torque memory array chip with 1-PMOS and 1-bottom-pin-magnetic-tunnel-junction type cell 査読有り

    Hiroki Koike, Takashi Ohsawa, Sadahiko Miura, Hiroaki Honjo, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　53　(4)　04ED13-1-04ED13-7　2014年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.53.04ED13 　

    ISSN：0021-4922

    eISSN：1347-4065

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    This paper discusses the optimal combination of 1 transistor (T) and 1 magnetic tunnel junction (MTJ) type cell for spin transfer torque memory. Taking into consideration of current magnitude for both the T and the MTJ, either PMOS-bottom pin structure or NMOS-top pin structure can be a promising choice. Focusing on the PMOS-bottom pin structure from the viewpoint of avoiding process difficulty, we clarified the condition that the structure would be effective. In order to verify the structure's effectiveness, a stand-alone MTJ test element group and a 1 kbit memory array chip were designed and fabricated with 90nm CMOS/100nm MTJ process. With the pass bit percentage measurement of the memory chip, we successfully demonstrated that 1-PMOS and 1-bottom-pin-MTJ has the wide operation margin of 100% pass at near 1.6V. It will be an effective solution for 1T-1MTJ memories. (C) 2014 The Japan Society of Applied Physics

  234. Effect with high density nano dot type storage layer structure on 20 nm planar NAND flash memory characteristics 査読有り

    Takeshi Sasaki, Masakazu Muraguchi, Moon-Sik Seo, Sung-kye Park, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　53　(4)　04ED17-1-04ED17-8　2014年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.53.04ED17 　

    ISSN：0021-4922

    eISSN：1347-4065

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    The merits, concerns and design principle for the future nano dot (ND) type NAND flash memory cell are clarified, by considering the effect of storage layer structure on NAND flash memory characteristics. The characteristics of the ND cell for a NAND flash memory in comparison with the floating gate type (FG) is comprehensively studied through the read, erase, program operation, and the cell to cell interference with device simulation. Although the degradation of the read throughput (0.7% reduction of the cell current) and slower program time (26% smaller programmed threshold voltage shift) with high density (10 x 10(12)cm(-2)) ND NAND are still concerned, the suppress of the cell to cell interference with high density (10 x 10(12)cm(-2)) plays the most important part for scaling and multi-level cell (MLC) operation in comparison with the FG NAND. From these results, the design knowledge is shown to require the control of the number of nano dots rather than the higher nano dot density, from the viewpoint of increasing its memory capacity by MLC operation and suppressing threshold voltage variability caused by the number of dots in the storage layer. Moreover, in order to increase its memory capacity, it is shown the tunnel oxide thickness with ND should be designed thicker (&gt;3 nm) than conventional designed ND cell for programming/ erasing with direct tunneling mechanism. (C) 2014 The Japan Society of Applied Physics

  235. Size dependence of electrostatic lens effect in vertical MOSFETs 査読有り

    Masakazu Muraguchi, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　53　(4)　33-36　2014年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.53.04EJ09 　

    ISSN：0021-4922

    eISSN：1347-4065

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    The size dependence of the electrostatic lens effect in the channel of a nanoscale vertical pillar-type metal-oxide-semiconductor field-effect transistor (V-MOSFET) is studied by quantum dynamics simulation. Our findings indicate that the applicable diameter of the pillar for the efficient current-path control by the electrostatic lens effect on the V-MOSFET is in the range of about 10-30 nm. In the large-diameter pillar (30 nm diameter), the lens effect at the interfaces between the source and the body, and between the body and the source works well owing to the ballistic transport of electrons. On the other hand, in a slim pillar (10nm diameter or less), the lens effect does not work well, because it is difficult to handle the electron dynamics by the analogy of classical geometrical optics, even though the electrons show ballistic transport. Our results indicate that the proposed technique is applicable for many nanoscale pillar-type devices. (C) 2014 The Japan Society of Applied Physics

  236. 東北大学国際集積エレクトロニクス研究開発センターの始動と今後の半導体技術の展望 招待有り

    遠藤哲郎

    半導体関連産業ものづくり基盤集積セミナー　2014年3月20日

  237. Spintronics-based Nonvolatile Computing Systems 招待有り 査読有り

    Tetsuo Endoh

    The 3nd CSIS International Symposium on Spintronics for Integrated Crictuit Applications and Beyond　T4　2014年3月13日

  238. STT-MRAM and NV-Logic for Low Power Systems 招待有り 査読有り

    Tetsuo Endoh

    SEMICON Korea 2014　2014年2月12日

    DOI： 10.1109/E3S.2013.6705864 　

  239. 集積エレクトロニクスの世界的拠点を目指した国際産学連携研究 招待有り

    遠藤哲郎

    東北大学イノベーションフェア　2014年1月17日

  240. A delay circuit with 4-terminal magnetic-random-access-memory device for power-efficient time- domain signal processing 査読有り

    Ryusuke Nebashi, Noboru Sakimura, Hiroaki Honjo, Ayuka Morioka, Yukihide Tsuji, Kunihiko Ishihara, Keiichi Tokutome, Sadahiko Miura, Shunsuke Fukami, Keizo Kinoshita, Takahiro Hanyu, Tetsuo Endoh, Naoki Kasai, Hideo Ohno, Tadahiko Sugibayashi

    Proceedings - IEEE International Symposium on Circuits and Systems　1588-1591　2014年

    出版者・発行元：Institute of Electrical and Electronics Engineers Inc.

    DOI： 10.1109/ISCAS.2014.6865453 　

    ISSN：0271-4310

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    A delay circuit using four-terminal magnetic-random-access-memory (MRAM) devices was designed for power-efficient time-domain signal processing. A cell area of 6.4 μm2 was obtained using 90-nm CMOS/MRAM technologies. The basic operations to both store the data and control the delay time were confirmed on the fabricated test chips. In addition, we proposed a power-efficient neuromorphic core using the delay circuit. © 2014 IEEE.

  241. Design of an energy-efficient 2T-2MTJ nonvolatile TCAM based on a parallel-serial-combined search scheme 査読有り

    Shoun Matsunaga, Akira Mochizuki, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    IEICE ELECTRONICS EXPRESS　11　(3)　20131006　2014年

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/elex.11.20131006 　

    ISSN：1349-2543

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    A parallel-serial-combined search scheme, which performs a multi-bit-by-multi-bit parallel-serial search for a single search, is proposed for a magnetic tunnel junction (MTJ)-based high-density and energy-efficient nonvolatile ternary content-addressable memory (TCAM). A two transistor and two MTJ device (2T-2MTJ)-based TCAM cell circuit can be utilized for a bit-parallel search operation up to 4 bits under random variations of MOS and MTJ device characteristics by amplifying the multi-bit cell-array resistance difference owing to the source-degeneration cell structure in combination with the cascode structure of the pre-amplification stage in the word circuit. In the proposed parallel-serial-combined search scheme, the bit length of a parallel operation in a single cycle and the search cycle count are optimized, so that the cell activity is minimized by tuning the trade-off between power consumption and search speed. When the proposed nonvolatile TCAM performs a variable-bit parallel-serial-combined search, the cell activity of the proposed nonvolatile TCAM is reduced to 60% of that of a conventional bit-parallel nonvolatile TCAM with a three-level segmentation scheme, which indicates higher density and higher energy efficiency with acceptable search speed.

  242. A 90nm 20MHz Fully Nonvolatile Microcontroller for Standby-Power-Critical Applications 査読有り

    Noboru Sakimura, Yukihide Tsuji, Ryusuke Nebashi, Hiroaki Honjo, Ayuka Morioka, Kunihiko Ishihara, Keizo Kinoshita, Shunsuke Fukami, Sadahiko Miura, Naoki Kasai, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu, Tadahiko Sugibayashi

    2014 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE DIGEST OF TECHNICAL PAPERS (ISSCC)　57　184-+　2014年

    出版者・発行元：IEEE

    DOI： 10.1109/ISSCC.2014.6757392 　

    ISSN：0193-6530

  243. Studies on Read-stability and Write-ability of Fast Access STT-MRAMs 査読有り

    Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    PROCEEDINGS OF TECHNICAL PROGRAM - 2014 INTERNATIONAL SYMPOSIUM ON VLSI TECHNOLOGY, SYSTEMS AND APPLICATION (VLSI-TSA)　1-2　2014年

    出版者・発行元：IEEE

    DOI： 10.1109/VLSI-TSA.2014.6839665 　

  244. Complementary 5T-4MTJ nonvolatile TCAM cell circuit with phase-selective parallel writing scheme 査読有り

    Shoun Matsunaga, Akira Mochizuki, Noboru Sakimura, Ryusuke Nebashi, Tadahiko Sugibayashi, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    IEICE ELECTRONICS EXPRESS　11　(10)　20140297　2014年

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/elex.11.20140297 　

    ISSN：1349-2543

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    Towards a compact and process-variation-tolerant nonvolatile ternary content-addressable memory (TCAM), we propose a novel complementary cell structure with just five transistors and four magnetic tunnel junction (MTJ) devices (5T-4MTJ). The complementary cell structure enlarges output voltage swing of each cell circuit together with match-line voltage swing in word circuit constructed by many bits of cell circuits, which eliminates search errors. We also propose a novel bit-parallel writing scheme, called phase-selective parallel writing, for the cell circuit. Every data is written into a complementary MTJ-device pair in two phases by selectively asserting bit-lines during 0-write phase or 1-write phase, not directly assigning write data to the bit-lines. Consequently, the phase-selective parallel writing scheme enables four-phase write for the proposed 5T-4MTJ-based word circuit.

  245. A Delay Circuit with 4-Terminal Magnetic-Random-Access-Memory Device for Power-Efficient Time-Domain Signal Processing 査読有り

    Ryusuke Nebashi, Noboru Sakimura, Hiroaki Honjo, Ayuka Morioka, Yukihide Tsuji, Kunihiko Ishihara, Keiichi Tokutome, Sadahiko Miura, Shunsuke Fukami, Keizo Kinoshita, Takahiro Hanyu, Tetsuo Endoh, Naoki Kasai, Hideo Ohno, Tadahiko Sugibayashi

    2014 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS)　1588-1591　2014年

    出版者・発行元：IEEE

    DOI： 10.1109/ISCAS.2014.6865453 　

    ISSN：0271-4302

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    A delay circuit using four-terminal magnetic-random-access-memory (MRAM) devices was designed for power-efficient time-domain signal processing. A cell area of 6.4 mu m(2) was obtained using 90-nm CMOS/MRAM technologies. The basic operations to both store the data and control the delay time were confirmed on the fabricated test chips. In addition, we proposed a power-efficient neuromorphic core using the delay circuit.

  246. Output Voltage Stability of SPMC Type AC-AC Converter for Power Management in IT System 査読有り

    Hiroaki Ohtsuka, Masakazu Muraguchi, Yitao Ma, Tetsuo Endoh

    2014 IEEE INTERNATIONAL MEETING FOR FUTURE OF ELECTRON DEVICES, KANSAI (IMFEDK)　1-2　2014年

    出版者・発行元：IEEE

    DOI： 10.1109/IMFEDK.2014.6867096 　

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    This paper focuses on the analyses of output stability of Single-Phase-Matrix-Converter (SPMC) type AC-AC converter for power management in the IT system. The SPMC employing power MOS devices is studied to contribute to the efficiency improvement and stabilization of AC-DC power supply circuit in IT systems. In detail, the output voltage dependency of SPMC is evaluated with triangular wave control signal with the amplitude range from 5V to 20V and the frequency range from 1kHz to 2MHz.

  247. A compact low-power nonvolatile flip-flop using domain-wall-motion-device-based single-ended structure 査読有り

    Daisuke Suzuki, Noboru Sakimura, Masanori Natsui, Akira Mochizuki, Tadahiko Sugibayashi, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    IEICE ELECTRONICS EXPRESS　11　(13)　20140297　2014年

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/elex.11.20140296 　

    ISSN：1349-2543

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    A nonvolatile flip-flop (NV-FF) is proposed for a zero-standby-power LSI using a domain-wall motion (DWM) device. Since the write current path is separated from the read current path in the DWM device, two nonvolatile memory function blocks, a write driver for storing temporal data into the DWM device, and a sense amplifier for recalling the stored data from the DWM device can be optimized independently. Moreover, the use of a nonvolatile storage cell with a DWM-device-based single-ended structure makes it possible to implement both of these functions as two CMOS inverters, which makes it possible to merge them into a CMOS delay flip-flop (D-FF) core. Since the nonvolatile storage cell is electrically separated from the D-FF core during the normal operation, there is no performance degradation. In fact, the area and the power-delay product of the proposed NV-FF are minimized compared to those of the previous works.

  248. Perpendicular-anisotropy CoFeB-MgO based magnetic tunnel junctions scaling down to 1X nm 査読有り

    S. Ikeda, H. Sato, H. Honjo, E. C. I. Enobio, S. Ishikawa, M. Yamanouchi, S. Fukami, S. Kanai, F. Matsukura, T. Endoh, H. Ohno

    2014 IEEE INTERNATIONAL ELECTRON DEVICES MEETING (IEDM)　796-799　2014年

    出版者・発行元：IEEE

    DOI： 10.1109/IEDM.2014.7047160 　

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    CoFeB-MgO based magnetic tunnel junction with perpendicular easy axis (p-MTJ) shows a high potential to be used in spintronics based very large scale integrated circuits and spin-transfer-torque magnetorestive random access memories. In this paper, we review development of p-MTJ using single CoFeB-MgO and double CoFeB-MgO interface structures. The TMR ratio shows 164% after annealing at 400 degrees C, indicating the CoFeB-MgO p-MTJs have capability for back-end-of-line. Scaling properties of p-MTJs using double CoFeB-MgO interface structure are also reviewed.

  249. Challenge of MOS/MTJ-Hybrid Nonvolatile Logic-in-Memory Architecture in Dark-Silicon Era 査読有り

    Takahiro Hanyu, Daisuke Suzuki, Akira Mochizuki, Masanori Natsui, Naoya Onizawa, Tadahiko Sugibayashi, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno

    2014 IEEE INTERNATIONAL ELECTRON DEVICES MEETING (IEDM)　654-656　2014年

    出版者・発行元：IEEE

    DOI： 10.1109/IEDM.2014.7047124 　

  250. Is there life beyond conventional CMOS? 招待有り 査読有り

    Tetsuo Endoh

    IEEE International Electron Devices Meeting (IEDM)　Panel　2013年12月10日

  251. STT-MRAM and its NV-Logic applications for Ultimate Power Management 招待有り 査読有り

    Tetsuo Endoh

    SEMATECH-imec workshop “Beyond CMOS”　2013年12月8日

  252. Multi-Electron Wave Packets Dynamics under MOSFET-like Potentials 査読有り

    Taro Shiokawa, Genki Fujita, Yukihiro Takada, Satoru Konabe, Masakazu Muraguchi, Takahiro Yamamoto, Tetsuo Endoh, Yasuhiro Hatsugai, Kenji Shiraishi

    International Symposium on Advanced Nanodevices and Nanotechnology (ISANN 2013)　ThuI-2　2013年12月8日

  253. Effect of Electric Field in Multi-Electron Wave Packet Dynamics in Channel of Nanoscale devices 査読有り

    G. Fujita, T. Shiokawa, Y. Takada, S. Konabe, M. Muraguchi, T. Yamamoto, T. Endoh, Y. Hatsugai, K. Shiraishi

    International Symposium on Advanced Nanodevices and Nanotechnology (ISANN 2013)　PII-4　2013年12月8日

  254. Coulomb Interaction on Multi-electron Wave Packet Dynamics in Nanoscale channels 査読有り

    T. Shiokawa, G. Fujita, Y. Takada, S. Konabe, M. Muraguchi, T. Yamamoto, T. Endoh, Y. Hatsugai, K. Shiraishi

    44th IEEE Semiconductor Interface Specialists Conference (SISC)　11.12　2013年12月5日

  255. Fabrication of a magnetic tunnel junction-based 240-tile nonvolatile field-programmable gate array chip skipping wasted write operations for greedy power-reduced logic applications 査読有り

    Daisuke Suzuki, Masanori Natsui, Akira Mochizuki, Sadahiko Miura, Hiroaki Honjo, Keizo Kinoshita, Hideo Sato, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    IEICE Electronics Express　10　(23)　20130772-1-20130772-1　2013年11月21日

    DOI： 10.1587/elex.10.20130772 　

    ISSN：1349-2543

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    A nonvolatile field-programmable gate array (NVFPGA) test chip with 240 tiles (the basic components) in a 12 × 20 2D-array is fabricated by 90 nm CMOS and 70 nm magnetic tunnel junction (MTJ) technologies. Since not only circuit configuration data but also temporal data are still remained in the MTJ devices even when the power supply is cut off, standby power dissipation is completely eliminated by utilizing tile-level power gating. Power reduction is further accelerated by skipping wasted write operations of nonvolatile flip-flops (NVFFs) for storing temporal data when the temporal data and the stored one are the same. As a typical application, a motion-vector prediction function is implemented on the proposed NVFPGA, which results in a write power reduction of 77% compared to that of a conventional MTJ-based NVFPGA and a total power reduction of 70% compared to that of an SRAM-based FPGA. © IEICE 2013.

  256. STT-MRAM技術と究極のパワーマネジメントのための不揮発性ロジック応用 招待有り 査読有り

    遠藤哲郎

    京都賞記念ワークショップ　セッションⅠ　2013年11月12日

  257. STT-MRAM and NV-Logic for Low Power Systems 招待有り 査読有り

    Tetsuo Endoh

    26th International Microprocesses and Nanotechnology Conference (MNC 2013)　6A-1-2 (Plenary)　2013年11月5日

  258. Fabrication of a Perpendicular-MTJ-Based Compact Nonvolatile Programmable Switch Using Shared-Write-Control-Transistor Structure 査読有り

    D. Suzuki, M. Natsui, A. Mochizuki, S. Miura, H. Honjo, K. Kinoshita, H. Sato, S. Fukami, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

    The 58th Annual Magnetism and Magnetic Materials Conference (MMM2013)　CD-05　233-233　2013年11月4日

  259. Influence of hydrogen patterning gas on eletric and magnetic properties of perpendicular MTJs 査読有り

    J. Jeong, Y. Kim, W. Kim, S. Park, T. Endoh

    The 58th Annual Magnetism and Magnetic Materials Conference (MMM2013)　BS-07　185-185　2013年11月4日

  260. Trend of TMR and Variation in Vth for Keeping Data Load Robustness of MOS/MTJ Hybrid Latches 査読有り

    Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    The 58th Annual Magnetism and Magnetic Materials Conference (MMM2013)　GT-10　693-693　2013年11月4日

  261. MTJ Resistance Distribution of 1-kbit 1T-1MTJ STT-MRAM Cell Arrays Fabricated on a 300-mm Wafer 査読有り

    Hiroki Koike, Takashi Ohsawa, Katsuya Miura, Hiroaki Honjo, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    The 58th Annual Magnetism and Magnetic Materials Conference (MMM2013)　DC-01　324-324　2013年11月4日

  262. STT－MRAM and Nonvolatile Logic 招待有り 査読有り

    Tetsuo Endoh

    3rd IMEC-Stanford International Workshop on Resistive Memories,　2013年10月17日

  263. スピントロニクスを用いた集積回路と省エネ社会への貢献(<特別小特集>東北から明るい未来を創るICT技術) 査読有り

    大野 英男, 遠藤 哲郎, 羽生 貴弘, 安藤 康夫, 笠井 直記, 池田 正二

    電子情報通信学会誌　96　(10)　771-775　2013年10月1日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5693

  264. Dynamical Coulomb Blockade in Multi-Electron Wave Packet Dynamics in Nanostructures 査読有り

    G. Fujita, T. Shiokawa, Y. Takada, S. Konabe, M. Muraguchi, T. Yamamoto, T. Endoh, Y. Hatsugai, K. Shiraishi

    2013 International Conference on Solid State Devices and Materials (SSDM)　E-2-4　760-761　2013年9月24日

  265. Multi-electron Wave Packet Transport Dynamics in Nanoscale Channel 査読有り

    T. Shiokawa, G. Fujita, Y. Takada, S. Konabe, M. Muraguchi, T. Yamamoto, T. Endoh, Y. Hatsugai, K. Shiraishi

    2013 International Conference on Solid State Devices and Materials (SSDM)　D-3-3　718-719　2013年9月24日

  266. Demonstration of a Nonvolatile Processor Core Chip with Software-Controlled Three-Terminal MRAM Cells for Standby-Power Critical Applications 査読有り

    R. Nebashi, Y. Tsuji, H. Honjo, N. Sakimura, A. Morioka, K. Tokutome, S. Miura, S. Fukami, M. Yamanouchi, K. Kinoshita, T. Hanyu, T. Endoh, N. Kasai, H. Ohno, T. Sugibayashi

    2013 International Conference on Solid State Devices and Materials (SSDM)　M-8-3　1102-1103　2013年9月24日

  267. Properties of perpendicular-anisotropy magnetic tunnel junctions prepared by different MTJ etching process 査読有り

    S. Miura, H. Honjo, K. Kinoshita, K. Tokutome, N. Kasai, S. Ikeda, T. Endoh, H. Ohno

    2013 International Conference on Solid State Devices and Materials (SSDM)　PS-12-11　396-397　2013年9月24日

  268. Strategy of STT-MRAM Cell Design and Its Power Gating Technique for Low-Voltage and Low-Power Cache Memories 査読有り

    Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetuso Endoh

    2013 International Conference on Solid State Devices and Materials (SSDM)　M-7-1　1090-1091　2013年9月24日

  269. Studies on Selective Devices for Spin-Transfer-Torque Magnetic Tunnel Junctions 査読有り

    Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetuso Endoh

    2013 International Conference on Solid State Devices and Materials (SSDM)　M-8-4　1104-1105　2013年9月24日

  270. A 4x4 Nonvolatile Multiplier Using Novel MTJ-CMOS Hybrid Latch and Flip-Flop 査読有り

    Takashi Ohsawa, Sadahiro Miura, Hiroaki Honjo, Keizo Kinoshita, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetuso Endoh

    2013 International Conference on Solid State Devices and Materials (SSDM)　M-6-3　1086-1087　2013年9月24日

  271. Wide Operational Margin Capability of 1kbit STT-MRAM Array Chip with 1-PMOS and 1-Bottom-Pin-MTJ Type Cell 査読有り

    Hiroki Koike, Takashi Ohsawa, Sadahiro Miura, Hiroaki Honjo, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetuso Endoh

    2013 International Conference on Solid State Devices and Materials (SSDM)　M-7-3　1094-1095　2013年9月24日

  272. Size Dependence of Electrostatic Lens Effect in Vertical Pillar Type MOSFET 査読有り

    Masakazu Muraguchi, Tetsuo Endoh

    2013 International Conference on Solid State Devices and Materials (SSDM)　E-2-3　758-759　2013年9月24日

  273. Layout Design Considering Electro-thermal Properties for CMOS Inverter Composed of Multi-pillar Vertical MOSFET 査読有り

    Anyang Wang, Tetsuo Endoh

    2013 International Conference on Solid State Devices and Materials (SSDM)　PS-3-16　86-87　2013年9月24日

  274. Effect with Nano Dot Type Storage Layer Structure on Channel Region in 20nm Planar NAND Flash Memory Cell 査読有り

    Takeshi Sasaki, Masakazu Muraguchi, Moon-Sik Seo, Sung-Kye Park, Tetsuo Endoh

    2013 International Conference on Solid State Devices and Materials (SSDM)　PS-4-5　112-113　2013年9月24日

  275. Impact of 3D structured Memory and Spintronics based NV-Memory for High Performance & Low Power Systems 招待有り 査読有り

    Tetsuo Endoh

    2013 International Conference on Solid State Devices and Materials (SSDM)　Short Course　2013年9月24日

  276. Study of Sb template for heteroepitaxial growth of GaSb thin film on Si(111) substrate 査読有り

    H. Toyota, A. Okabe, T. Endoh, Y. Jinbo, N. Uchitomi

    JOURNAL OF CRYSTAL GROWTH　378　129-133　2013年9月

    出版者・発行元：ELSEVIER SCIENCE BV

    DOI： 10.1016/j.jcrysgro.2012.12.072 　

    ISSN：0022-0248

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    GaSb thin films have been grown on Si(111) substrates by molecular beam epitaxy (MBE), using an Sb template as an initiation layer. The film's crystal properties were investigated by in situ reflection high energy electron diffraction (RHEED), atomic force microscope (AFM), X-ray reciprocal space mapping (RSM) and phi-scan X-ray diffraction (XRD). RSMs around Si and GaSb 224 reciprocal lattice points indicated that the GaSb thin film grown on the Sb template is nearly unstrained, in contrast to that grown on an AlSb initiation layer which is under tensile strain. The extra peaks on the phi-scan XRD profiles can be assigned to {224} diffraction originating from a sub-domain region that corresponds to the region rotated by 180 degrees with respect to the fundamental domain of epitaxial film. The very weak intensity of the extra peaks suggests that using the Sb template is an effective way to suppress subdomain generation in the epitaxial film, resulting in a higher quality GaSb thin film on Si(111) substrates. The spotty RHEED patterns observed were analyzed as a superposition of zinc-blende type diffraction spots on the [111] [(2) over bar 11] plane and [111] [2 (11) over bar] plane, indicating that the GaSb quantum dots at the initial growth stage are not randomly orientated polycrystalline structures but a two-domain structure with zinc-blende type crystals. (c) 2013 Elsevier B.V. All rights reserved.

  277. Spintronics Based NV-Memory/Logic for Low Power Systems 招待有り 査読有り

    Tetsuo Endoh

    13th Non-Volatile Memory Technology Symposium (NVMTS)　2013年8月14日

  278. ３次元構造とスピントロニクスによる半導体メモリの新展開 招待有り

    遠藤哲郎

    第77回半導体集積回路シンポジウム,　2013年7月1日

  279. Innovative Si-based integrated electronic systems 招待有り 査読有り

    Tetsuo Endoh

    2013 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD)　4A-2　155-161　2013年6月26日

  280. Impact of Tapered Silicon Channel on the Asymmetric I-V Characteristics of nanoscale Double Gate MOSFETs 査読有り

    Takuya Imamoto, Tetsuo Endoh

    2013 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD)　211-215　2013年6月26日

  281. Analyzing Self-Heating Effect in CMOS Inverter of Vertical MOSFET 査読有り

    Anyang Wang, Tetsuo Endoh

    2013 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD)　166-170　2013年6月26日

  282. A Nonlinear Multidimensional-Vector-Adaptive Core Circuit For High-Speed Low-Power Flexible Pattern Matching 査読有り

    Yijie Xiong, Yitao Ma, Tetsuo Endoh

    2013 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD)　293-297　2013年6月26日

  283. A Study of Time-Resolved Switching Characteristic in Perpendicular Magnetic Tunnel Junction 査読有り

    Satoshi Ohuchida, Tetsuo Endoh

    2013 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD)　193-198　2013年6月26日

  284. A Novel Alternating Voltage Controlled Current Sensing Method for Suppressing Thermal Dependency 査読有り

    Kazuki Itoh, Tetsuo Endoh

    2013 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD)　288-292　2013年6月26日

  285. A low voltage operated current mirror for analog designs with deep submicron vertical MOSFETs 査読有り

    Satoru Tanoi, Tetsuo Endoh

    2013 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD)　233-237　2013年6月26日

  286. IEEE Journal of Solid-State Circuits 査読有り

    T. Ohsawa, H. Koike, S. Miura, H. Honjo, K. Kinoshita, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh

    A 1 Mb nonvolatile embedded memory using 4T2MTJ cell with 32 b fine-grained power gating scheme　48　(6)　1511-1520　2013年6月22日

  287. Fabrication of a 99%-energy-less nonvolatile multi-functional CAM chip using hierarchical power gating for a massively-parallel full-text-search engine 査読有り

    Shoun Matsunaga, Noboru Sakimura, Ryusuke Nebashi, Yukihide Tsuji, Ayuka Morioka, Tadahiko Sugibayashi, Katsuya Miura, Hiroaki Honjo, K. Kinoshita, H. Sato, S. Fukami, M. Natsui, A. Mochizuki, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    2013 Symposium on VLSI Technology (VLSIT) & 2013 Symposium on VLSI Cricuit (VLSIC) Digest of Technical Papers　C106-C107　2013年6月12日

  288. Spintronics Based NV-Memory/Logic for High Performance & Low Power Systems 招待有り 査読有り

    Tetsuo Endoh

    2013 Symposium on VLSI Technology (VLSIT) & 2013 Symposium on VLSI Cricuit (VLSIC) Digest of Technical Papers　Short Course　2013年6月12日

  289. A 1.5nsec/2.1nsec random read/write cycle 1Mb STT-RAM using 6T2MTJ cell with background write for nonvolatile e-memories 査読有り

    Takashi Ohsawa, Sadahiro Miura, Keizo Kinoshita, Hiroaki Honjo, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetuso Endoh

    2013 Symposium on VLSI Technology (VLSIT) & 2013 Symposium on VLSI Cricuit (VLSIC) Digest of Technical Papers　C110-C111　2013年6月12日

  290. A Model Reflecting Preheat Effect by Two-step Writing Technique for High Speed and Stable STT-MRAM 査読有り

    Yasuhiro Yoshida, Hiroki Koike, Masakazu Muraguchi, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetuso Endoh

    16th International Workshop on Computational Electronics (IWCE)　248-249　2013年6月4日

  291. Verification of Simulation Time Improvement for SPICE Simulator Using Built-in MTJ Model 査読有り

    Hiroki Koike, Takashi Ohsawa, Tetsuo Endoh

    16th International Workshop on Computational Electronics (IWCE)　246-247　2013年6月4日

  292. Intrinsic Region Length Dependence of Vertical Double Gate IMOS 査読有り

    Akihiro Itagaki, Masakazu Muraguchi, Tetsuo Endoh

    16th International Workshop on Computational Electronics (IWCE)　190-191　2013年6月4日

  293. Gate Leakage Reduction of Vertical MOSFET with High-k Dielectric Film Employing Gate Dielectric Capacitance Oriented Design 査読有り

    Takeshi Sasaki, Tetsuo Endoh

    16th International Workshop on Computational Electronics (IWCE)　188-189　2013年6月4日

  294. Reduction of Self-Heating Effect in CMOS Inverter of Vertical MOSFET by Common-Gate Layout 査読有り

    Anyang Wang, Tetsuo Endoh

    16th International Workshop on Computational Electronics (IWCE)　140-141　2013年6月4日

  295. Improvement of Self-Heating Effect Employing Vertical-Channel Field-Effect-Diode 1T-DRAM 査読有り

    Takuya Imamoto, Tetsuo Endoh

    16th International Workshop on Computational Electronics (IWCE)　102-103　2013年6月4日

  296. A 1 Mb Nonvolatile Embedded Memory Using 4T2MTJ Cell With 32 b Fine-Grained Power Gating Scheme 査読有り

    Takashi Ohsawa, Hiroki Koike, Sadahiko Miura, Hiroaki Honjo, Keizo Kinoshita, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    IEEE JOURNAL OF SOLID-STATE CIRCUITS　48　(6)　1511-1520　2013年6月

    出版者・発行元：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI： 10.1109/JSSC.2013.2253412 　

    ISSN：0018-9200

    eISSN：1558-173X

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    A 1 Mb nonvolatile embedded memory using a four transistor and two spin-transfer-torque (STT) magnetic tunnel junction (MTJ) cell is designed and fabricated to demonstrate its zero standby power and high performance. The power supply voltages of 32 cells along a word line (WL) are controlled simultaneously by a power line (PL) driver to eliminate the standby power without impact on the access time. This fine-grained power gating scheme also optimizes the trade-off between macro size and operation power. The butterfly curve for the cell is measured to be asymmetric as predicted, enhancing the cell's static noise margin (SNM) for data retention. The scaling of 1 Mb macro size is compared with that of the 6T SRAM counterpart, indicating that the former will become smaller than the latter at 45 nm technology node and beyond by moderately thinning its tunnel dielectrics (MgO) in accordance with the shrink of the MTJ's cross sectional area. The operation current of the macro is also shown to be almost unchanged over generations, while that of the 6T SRAM increases exponentially due to the degradation of MOSFET off-current as the device scales.

  297. A 1.5nsec/2.1nsec Random Read/Write Cycle 1Mb STT-RAM Using 6T2MTJ Cell with Background Write for Nonvolatile e-Memories 招待有り 査読有り

    Tetsuo Endoh

    VLSI Symposium 2013の国内報告会　C9-4　2013年6月1日

  298. FOREWORD: Special Section on Fundamentals and Applications of Advanced Semiconductor Devices 招待有り 査読有り

    Tetsuo Endoh

    IEICE Transactions on Electronics　E96-C　(5)　619-619　2013年5月1日

  299. MRAM/STTRAM/TA-MRAM which ones first? For which applications? Which challenges still on the way? 招待有り 査読有り

    Tetsuo Endoh

    International Memory Workshop 2013　2013年5月1日

  300. A 3-mW/Gbps 1.8-V Operated Current-Reuse Low-Voltage Differential Signaling Driver Using Vertical Metal–Oxide–Semiconductor Field-Effect Transistors 査読有り

    Satoru Tanoi, Tetsuo Endoh

    Japanese Journal of Applied Physics (JJAP)　52　(4)　04CE03-1-04CE03-7　2013年4月

    出版者・発行元：None

    DOI： 10.7567/JJAP.52.04CE03 　

    ISSN：0021-4922

    eISSN：1347-4065

  301. Influence of Coulomb Blockade on Wave Packet Dynamics in Nanoscale Structures 査読有り

    Taro Shiokawa, Genki Fujita, Yukihiro Takada, Satoru Konabe, Masakazu Muraguchi, Takahiro Yamamoto, Tetsuo Endoh, Yasuhiro Hatsugai, Kenji Shiraishi

    JAPANESE JOURNAL OF APPLIED PHYSICS　52　(4)　04CJ06-1-04CJ06-4　2013年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.52.04CJ06 　

    ISSN：0021-4922

    eISSN：1347-4065

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    Influence of Coulomb blockade on electron scattering by a quantum dot has been theoretically investigated using a multielectron wave packet simulation technique based on the time-dependent Hartree-Fock approximation. In our simulation, the bound states of electrons in the dot are self-consistently determined. We confirmed that Koopman's theorem keeps its validity only for weak Coulomb interactions. Moreover, we show that the maximum number of electrons trapped in the dot does depend on the strength of Coulomb interactions. Consequently, the transmission and reflection probabilities of an incident wave packet toward the dot are strongly influenced by the number of trapped electrons in the dot. (C) 2013 The Japan Society of Applied Physics

  302. A Multi-pillar Vertical Metal–oxide–semiconductor Field-effect Transistor Type Dynamic Random Access Memory Core Circuit for Sub-1 V Core Voltage Operation without Overdrive Technique 査読有り

    Hyoungjun Na, Tetsuo Endoh

    Japanese Journal of Applied Physics (JJAP)　52　(4)　04CE08-1-04CE08-8　2013年4月

    DOI： 10.7567/JJAP.52.04CE08 　

    ISSN：0021-4922 1347-4065

  303. Novel field effect diode type vertical capacitorless one transistor dynamic random access memory cell with negative hold bit line bias scheme for improving the hold Characteristics 査読有り

    Takuya Imamoto, Tetsuo Endoh

    Japanese Journal of Applied Physics　52　(4)　04CD08-1-04CD08-5　2013年4月

    DOI： 10.7567/JJAP.52.04CD08 　

    ISSN：0021-4922 1347-4065

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    In this paper, the novel field effect diode (FED) type vertical capacitorless one transistor dynamic random access memory (1T-DRAM) cell with negative hold bit line (BL) voltage (VBL) scheme is proposed. In comparison with the conventional planar type, the proposed vertical type with negative hold VBL scheme shows excellent static and disturb retention time. The proposed vertical type memory cell with negative hold VBL scheme achieves 1,000 times longer static retention time and 104 times longer BL disturb retention time at 85 C than that of the conventional planar type. Furthermore, the proposed vertical type memory cell has a small cell size of 4F2 due to its stacked vertical structure. The proposed FED type vertical capacitorless 1T-DRAM cell with negative hold VBL scheme is shown to be an excellent candidate for stand-alone and embedded memory applications and extends scaling limitations. © 2013 The Japan Society of Applied Physics.

  304. Current Status of NAND Memories and Its Future Prospect with 3D NAND Technology 招待有り 査読有り

    Tetsuo Endoh

    MRS Spring Meeting　2013年4月1日

  305. 4T-2MTJセル構造に基づく不揮発TCAMチップの実現 査読有り

    松永翔雲, 三浦貞彦, 本庄弘明, 木下啓蔵, 池田正二, 遠藤哲郎, 大野英男, 羽生貴弘

    信学技報,　113　(1)　33-38　2013年4月1日

  306. スピン論理集積回路における基本ゲートの高信頼化技術 査読有り

    辻幸秀, 根橋竜介, 崎村昇, 森岡あゆ香, 本庄弘明, 徳留圭一, 三浦貞彦, 鈴木哲広, 深見俊輔, 木下啓藏, 羽生貴弘, 遠藤哲郎, 笠井直記, 大野英男, 杉林

    信学技報,　113　(1)　41-46　2013年4月1日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    磁壁移動型スピン素子を用いた不揮発性論理ゲートにおいてゲート内でスピン素子を冗長化させることで、1スピン素子に起こるエラー率をP(<<1)とした場合の論理ゲートのエラー率を〜2・Pから〜6・P^2に低減した。また、冗長化による以下のオーバーヘッド、(1)面積の増加、(2)実効的な読み出し抵抗の低下、(3)素子数増加による書き込み時の消費電力の増大、に関して検討した。

  307. スマート社会におけるメモリソリューションの今後の展望 ～ 新不揮発メモリはSRAM/DRAM/フラッシュを置き換える？ 査読有り

    新居浩二, 遠藤哲郎, 加藤佳一, 半澤悟, 梶谷一彦, 川澄篤, 三輪達

    信学技報,　113　(1)　53-53　2013年4月1日

    出版者・発行元：一般社団法人電子情報通信学会

  308. 1Mb 4T-2MTJ Nonvolatile STT-RAM for Embedded Memories Using 32b Fine-Grained Power Gating Technique with 1.0ns/200ps Wake-Up/Power-Off Times 招待有り 査読有り

    Tetsuo Endoh, Takashi Ohsawa, Hiroki Koike, Sadahiko Miura, Hiroaki Honjo, Keiichi Tokutome, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno

    IEICE Technical Reports　113　(1)　27-32　2013年4月1日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    不揮発性でありながら書き込み耐性の良いスピン注入型の磁気トンネル接合素子(STT-MTJ)を用いた4T2MTJのメモリセルによる1Mbの高速な混載用メモリを設計・試作した。スタンドバイ電流をなくし、動作電流を極力下げ、かつ高速なアクセス時間とサイクル時間を達成するために32bからなる細粒度パワーゲーティングを適用した。このセルは4個のNFETでその大きささが決まるために、従来のSRAMよりもセルサイズが小さくなるポテンシャルを持ち、実際スケーリングに基づきSTTMTJのスイッチング電流が小さくなることによって、NFETのチャンネル幅をスケーリングできるために25nm-45nm世代以降においてSRAMよりも小さいマクロを実現できる可能性を示した。

  309. Restructuring of Memory Hierarchy in Computing System with Spintronics-Based Technologies 招待有り 査読有り

    Tetsuo Endoh

    IEICE Technical Reports　113　(1)　21-26　2013年4月1日

  310. 多電子波束を用いた円電流ダイナミクスへの電子間相互作用の効果

    塩川太郎, 藤田弦暉, 高田幸宏, 小鍋哲, 村口正和, 山本貴博, 遠藤哲郎, 初貝安弘, 白石賢二

    日本物理学会2013年年次大会　26pXQ-4　2013年3月26日

  311. スピン自由度を考慮した多電子波束ダイナミクスにおける電子間相互作用の効果

    藤田弦暉, 塩川太郎, 高田幸宏, 小鍋哲, 村口正和, 山本貴博, 遠藤哲郎, 初貝安弘, 白石賢二

    日本物理学会2013年年次大会　26pXQ-3　2013年3月26日

  312. ３次元構造デバイスとスピン/CMOS融合デバイスが切り拓く集積エレクトロニクスの将来 招待有り

    遠藤哲郎

    第８回つくばナノテク拠点シンポジウム　2013年3月6日

  313. A Flexible Adaptive Matching Cell Circuit with Bell-Shaped Similarity Evaluation Function for High-Speed Low-Power Nonlinear Pattern Recognition Systems 査読有り

    Yijie, Xiong, Yitao, Ma, Tetsuo. Endoh

    2013 International Workshop on Nonlinear Circuits, Communications and Signal Processing NCSP'13　624-627　2013年3月4日

  314. 不揮発性STT-MRAMの開発と今後の展望 招待有り

    遠藤哲郎, 大澤隆, 伊賀文崇, 池田正二, 羽生貴弘, 大野英男

    応用物理学会・特別シンポジウム　2013年3月1日

  315. 縦型ボディチャネルMOSFETとその集積プロセスの開発 招待有り

    遠藤哲郎

    JST-CREST 「次世代エレクトロニクスデバイスの創出に資する革新材料・プロセス研究」領域 第二回公開シンポジウム　2013年2月8日

  316. 縦型CMOSデバイスで目指す究極の３次元集積回路 招待有り

    遠藤哲郎

    JST-CREST 「次世代エレクトロニクスデバイスの創出に資する革新材料・プロセス研究」領域 第二回公開シンポジウム　2013年2月8日

  317. Two-step writing method for STT-MTJ to improve switching probability and write-speed 査読有り

    Fumitaka Iga, Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    The 3nd CSIS International Symposium on Spintronics-based VLSIs　2013年1月31日

  318. A fine-grained power gating architecture for MTJ-based embedded memories 査読有り

    Takashi Ohsawa, Hiroki Koike, Sadahiko Miura, Hiroaki Honjo, Keiichi Tokutome, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    The 3nd CSIS International Symposium on Spintronics-based VLSIs　2013年1月31日

  319. A New Sensing Scheme with High Signal Margin Suitable for Spin-Transfer Torque RAM 査読有り

    Hiroki Koike, Takashi Ohsawa, Tetsuo Endoh

    The 3nd CSIS International Symposium on Spintronics-based VLSIs　2013年1月31日

  320. 600MHz Nonvolatile Latch Based on a New MTJ/CMOS Hybrid Circuit Concept 査読有り

    Tetsuo Endoh, Shuta Togashi, Fumitaka Iga, Yasuhiro Yoshida, Takashi Ohsawa, Hiroki Koike, Shunsuke Fukami, Shoji Ikeda, Naoki Kasai, Noboru Sakimura, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    The 3nd CSIS International Symposium on Spintronics-based VLSIs　2013年1月31日

  321. 省エネシステムのためのSTT-MRAMと、そのロジック応用 招待有り

    遠藤哲郎, 小池洋紀, 大澤隆, 羽生貴弘, 笠井直記, 大野英男

    ゲートスタック研究会　2013年1月25日

  322. 集積エレクトロニクス技術が切り開く省エネ社会 招待有り

    遠藤哲郎

    東北大学イノベーションフェア2013　2013年1月17日

  323. グリーンパワー集積システムが拓く賢い省エネ社会 招待有り

    遠藤 哲郎

    東北大学イノベーションフェア2013、　2013年1月17日

  324. MRAMの最新動向 招待有り

    遠藤哲郎, 池田正二, 羽生貴弘, 笠井直記, 大野英男

    電子ジャーナル,　2013年1月11日

  325. An MTJ-based nonvolatile associative memory architecture with intelligent power-saving scheme for high-speed low-power recognition applications 査読有り

    Yitao Ma, Tadashi Shibata, Tetsuo Endoh

    Proceedings - IEEE International Symposium on Circuits and Systems　1248-1251　2013年

    DOI： 10.1109/ISCAS.2013.6572079 　

    ISSN：0271-4310

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    A nonvolatile associative memory architecture based on the Magnetic Tunnel Junction (MTJ) devices has been proposed for high-speed low-power recognition. In order to reduce the power dissipation without sacrificing the speed performance, an intelligent power-saving scheme has been developed taking the advantage of non-volatility of MTJ devices. The power lines of 4-Transistor 2-MTJ nonvolatile memory cells are controlled by not only word line signals but also the internal power control signals supplied from the data-mask/power-gating units to only activate the currently accessed memory elements. The proof-of-concept chip for 128-dimension data vectors has been designed under a 90-nm 5-metal CMOS/MTJ hybrid technology, and the chip operation at 100MHz has been verified by SPICE simulation. Compared to the conventional 6T-SRAM architecture, the proposed architecture achieves the higher speed and up to 97% power reduction. Moreover, this architecture is also proved to be particularly suitable for the applications with higher dimension data vectors. © 2013 IEEE.

  326. Effect of Coulomb interaction on multi-electronwave packet dynamics 査読有り

    T. Shiokawa, Y. Takada, S. Konabe, M. Muraguchi, T. Endoh, Y. Hatsugai, K. Shiraishi

    AIP Conference Proceedings　1566　421-422　2013年

    出版者・発行元：American Institute of Physics Inc.

    DOI： 10.1063/1.4848465 　

    ISSN：1551-7616 0094-243X

    詳細を見る 詳細を閉じる

    We have investigated the effect of Coulomb interaction on electron transport in a one-dimensional nanoscale structure using a multi-electron wave packet approach. To study the time evolution, we numerically solve the time-dependent Hartree-Fock equation, finding that the electron wave packet dynamics strongly depends on the Coulomb interaction strength. When the Coulomb interaction is large, each electron wave packet moves separately in the presence of an electric field. With weak Coulomb interaction, however, the electron wave packets overlap, forming and moving as one collective wave packet. © 2013 AIP Publishing LLC.

  327. Nonvolatile Logic-in-Memory Array Processor in 90nm MTJ/MOS Achieving 75% Leakage Reduction Using Cycle-Based Power Gating 査読有り

    Masanori Natsui, Daisuke Suzuki, Noboru Sakimura, Ryusuke Nebashi, Yukihide Tsuji, Ayuka Morioka, Tadahiko Sugibayashi, Sadahiko Miura, Hiroaki Honjo, Keizo Kinoshita, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    2013 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE DIGEST OF TECHNICAL PAPERS (ISSCC)　56　194-+　2013年

    出版者・発行元：IEEE

    DOI： 10.1109/ISSCC.2013.6487696 　

    ISSN：0193-6530

  328. A high performance current latch sense amplifier with vertical MOSFET 査読有り

    Hyoungjun Na, Tetsuo Endoh

    IEICE Transactions on Electronics　E96-C　(5)　655-662　2013年

    出版者・発行元：Institute of Electronics, Information and Communication, Engineers, IEICE

    DOI： 10.1587/transele.E96.C.655 　

    ISSN：1745-1353 0916-8524

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    In this paper, a high performance current latch sense amplifier (CLSA) with vertical MOSFET is proposed, and its performances are investigated. The proposed CLSA with the vertical MOSFET realizes a 11% faster sensing time with about 3% smaller current consumption relative to the conventional CLSA with the planar MOSFET. Moreover, the proposed CLSA with the vertical MOSFET achieves an 1.11 dB increased voltage gain G(f) relative to the conventional CLSA with the planar MOSFET. Furthermore, the proposed CLSA realizes up to about 1.7% larger yield than the conventional CLSA, and its circuit area is 42% smaller than the conventional CLSA. Copyright © 2013 The Institute of Electronics, Information and Communication Engineers.

  329. An MTJ-Based Nonvolatile Associative Memory Architecture With Intelligent Power-Saving Scheme for High-Speed Low-Power Recognition Application 査読有り

    Yitao Ma, Tadashi Shibata, Tetsuo Endoh

    2013 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS)　1248-1251　2013年

    出版者・発行元：IEEE

    DOI： 10.1109/ISCAS.2013.6572079 　

    ISSN：0271-4302

    詳細を見る 詳細を閉じる

    A nonvolatile associative memory architecture based on the Magnetic Tunnel Junction (MTJ) devices has been proposed for high-speed low-power recognition. In order to reduce the power dissipation without sacrificing the speed performance, an intelligent power-saving scheme has been developed taking the advantage of non-volatility of MTJ devices. The power lines of 4-Transistor 2-MTJ nonvolatile memory cells are controlled by not only word line signals but also the internal power control signals supplied from the data-mask/power-gating units to only activate the currently accessed memory elements. The proof-of-concept chip for 128-dimension data vectors has been designed under a 90-nm 5-metal CMOS/MTJ hybrid technology, and the chip operation at 100MHz has been verified by SPICE simulation. Compared to the conventional 6T-SRAM architecture, the proposed architecture achieves the higher speed and up to 97% power reduction. Moreover, this architecture is also proved to be particularly suitable for the application with higher dimension data vectors.

  330. A 1-Mb STT-MRAM with Zero-Array Standby Power and 1.5-ns Quick Wake-Up by 8-b Fine-Grained Power Gating 査読有り

    Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    2013 5TH IEEE INTERNATIONAL MEMORY WORKSHOP (IMW)　80-83　2013年

    出版者・発行元：IEEE

    DOI： 10.1109/IMW.2013.6582103 　

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    The power gating is one of the key technologies that reduce the operation power of STT-RAMs for enjoying their nonvolatility. Especially, the number of memory cells whose supply voltages are simultaneously controlled in the power gating (grain size) is required to be as small as the bit-width in read and write for minimizing the operation power. For this ultra-fine-grained power gating scheme, we proposed a small power line (PL) driver that utilizes an NFET bootstrap circuit. It is found that the size of the macro using this PL driver is almost independent of the grain size with its write and read performance kept constant. Therefore, this PL driver combined with a small grain is shown to realize a nonvolatile embedded memory macro of fast read/write cycles, ultra-low operation power and zero array standby power with no leak path in the PL drivers.

  331. Gate Length Scaling of High-k Vertical MOSFET toward 20nm CMOS Technology and beyond 査読有り

    Takeshi Sasaki, Tetsuo Endoh

    2013 IEEE SOI-3D-SUBTHRESHOLD MICROELECTRONICS TECHNOLOGY UNIFIED CONFERENCE (S3S)　121-122　2013年

    出版者・発行元：IEEE

    DOI： 10.1109/S3S.2013.6716557 　

    詳細を見る 詳細を閉じる

    This paper presents the gate length scaling of the Vertical MOSFET (VMOS) with high-k dielectrics for beyond 20nm CMOS technology in comparison with Double Gate MOSFET (DG) at the same Drain Induced Barrier Lowering (DIBL). The VMOS can significantly suppresses DIBL within 11mV/V caused by fringing electric field through thicker designed high-k dielectrics (EOT=1.0nm). Moreover, the VMOS can be designed by shorter gate length from 5.4 to 19nm as using higher gate dielectric constant from k=10 to k=60.

  332. Suppression of self-heating effect employing bulk vertical-channel bipolar junction transistor (BJT) type capacitorless 1T-DRAM cell 査読有り

    Takuya Imamoto, Tetsuo Endoh

    2013 IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference, S3S 2013　140-141　2013年

    出版者・発行元：IEEE Computer Society

    DOI： 10.1109/S3S.2013.6716574 　

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    Excellent thermal characteristics of the bulk vertical-channel bipor junction transistor (BJT) type 1T-DRAM compared to the SOI planar type with 20nm generation. The bulk vertical type can operate with the low increase of lattice temperature (ΔTLmax) of 26K and high enough read current margin of 1.8μA/cell, while the SOI planar type shows large ΔTLmax value of 58K. © 2013 IEEE.

  333. STT-MRAM and NV-Logic for low power systems 招待有り 査読有り

    Tetsuo Endoh

    2013 3rd Berkeley Symposium on Energy Efficient Electronic Systems, E3S 2013 - Proceedings　1-2　2013年

    DOI： 10.1109/E3S.2013.6705864 　

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    Recently in semiconductor memories, it is becoming difficult to meet the target performance requirements by technology development based solely on device scaling. Especially, due to the increase in memory capacity, increased operation speed and increased leakage current of MOSFET, the power consumption of LSI is rapidly increasing. © 2013 IEEE.

  334. A Power-Gated MPU with 3-microsecond Entry/Exit Delay using MTJ-Based Nonvolatile Flip-Flop 査読有り

    H. Koike, T. Ohsawa, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh, N. Sakimura, R. Nebashi, Y. Tsuji, A. Morioka, S. Miura, H. Honjo, T. Sugibayashi

    PROCEEDINGS OF THE 2013 IEEE ASIAN SOLID-STATE CIRCUITS CONFERENCE (A-SSCC)　317-320　2013年

    出版者・発行元：IEEE

    DOI： 10.1109/ASSCC.2013.6691046 　

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    We propose a novel power-gated microprocessor unit (MPU) using a nonvolatile flip-flop (NV-F/F) with magnetic tunnel junction (MTJ). By using the NV-F/F to store the MPU's internal state, this MPU realizes power-gating operation with a small 3-microsecond entry/exit delay penalty in power-on/power-off, which is one order of magnitude faster than a conventional MPU's deep power down mode. To achieve this short entry/exit delay, an appropriate NV-F/F circuit, which can perform stable high speed store/recall operations, has been developed. The MPU will help in the realization of low power systems because of its easy controllability for the power gating mode.

  335. Influence of Heavy Ion Irradiation on Perpendicular-Anisotropy CoFeB-MgO Magnetic Tunnel Junctions 査読有り

    Daisuke Kobayashi, Yuya Kakehashi, Kazuyuki Hirose, Shinobu Onoda, Takahiro Makino, Takeshi Ohshima, Shoji Ikeda, Michihiko Yamanocuhi, Hideo Sato, Eli Christopher Enobio, Tetsuo Endoh, Hideo Ohno

    JOURNAL OF LATEX CLASS FILES　11　(4)　1-3　2012年12月1日

  336. Current Status of NAND Memories and its Future Prospect with 3D NAND Technology 招待有り 査読有り

    Tetsuo Endoh

    ECS Prime 2012　2012年10月10日

  337. MTJ Based Non-volatile RAM and Logic for Future System with Standby Power Zero 招待有り 査読有り

    Tetsuo Endoh

    9th Sematech International Symposium on Advanced Gate Stack Technology　2012年10月4日

  338. A DRAM Sense Amplifier Circuit by Multi-pillar Vertical MOSFET Realizing Sub-1V Core Voltage Operation without Overdrive Technique 査読有り

    H. Na, T. Endoh

    2012 International Conference on Solid State Devices and Materials (2012 SSDM)　J-5-4　1148-1149　2012年9月25日

  339. Novel Field Effect Diode type Vertical Capacitorless 1T-DRAM Cell with Negative Hold Bit Line Bias Scheme for Improving the Hold Characteristics 査読有り

    Takuya Imamoto, Tetsuo Endoh

    2012 International Conference on Solid State Devices and Materials　B1-2　588-589　2012年9月25日

  340. A 3-mW/Gbps 1.8-V Current-reuse LVDS Driver with 30% Power Reduction using Vertical MOSFETs 査読有り

    Satoru Tanoi, Tetsuo Endoh

    Extended Abstracts of the 2012 International Conference on Solid State Devices and Materials　152-153　2012年9月1日

  341. ナノ構造中の多電子波束ダイナミクスにおける電子間相互作用の効果 査読有り

    藤田弦暉, 塩川太郎, 高田幸宏, 小鍋哲, 村口正和, 山本貴博, 遠藤哲郎, 初貝安弘, 白石賢二

    日本物理学会2013年年次大会　21aFB-9　2012年9月1日

  342. 一次元非一様ポテンシャル中の波束ダイナミクス 査読有り

    塩川太郎, 藤田弦暉, 高田幸宏, 小鍋哲, 村口正和, 山本貴博, 遠藤哲郎, 初貝安弘, 白石賢二

    日本物理学会2013年年次大会　21aFB-10　2012年9月1日

  343. The Effect of Coulomb Interaction in Multi-Electron Wave Packet Dynamics 査読有り

    Taro Shiokawa, Yukihiro Takada, Young Taek Yoon, Satoru Konabe, Masakazu Muraguchi, Mitsuhiro Arikawa, Tetsuo Endoh, Yasuhiro Hatsugai, Kenji Shiraishi

    31st International Conference on the Physics of Semiconductors (ICPS2012)　67.32　295-295　2012年8月2日

  344. Novel Concept of the Three-Dimensional Vertical FG NAND Flash Memory Using the Separated-Sidewall Control Gate 査読有り

    Moon-Sik Seo, Bong-Hoon Lee, Sung-Kye Park, Tetsuo Endoh

    IEEE TRANSACTIONS ON ELECTRON DEVICES　59　(8)　2078-2084　2012年8月

    出版者・発行元：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI： 10.1109/TED.2012.2200682 　

    ISSN：0018-9383

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    Recently, we proposed a novel 3-D vertical floating gate (FG)-type NAND Flash memory cell array using the separated-sidewall control gate (CG) (S-SCG). This novel cell consists of one cylindrical FG with line-type CG and S-SCG structures. For simplifying the process flow, we realized the common S-SCG lines by using the prestacked polysilicon layer, through which variable medium voltages are applied not only to control the electrically inverted S/D region but also to assist the program and erase operations. In this paper, we successfully demonstrate the normal Flash cell operation and show its superior performances in comparison with the recent 3-D FG NAND cells by using the cylindrical device simulation. It is shown that the proposed cell can realize the highest CG coupling ratio, low-voltage cell operations of program with 15 V at Vth = 4 V and erase with 14 V at Vth = -3 V, good retention-mode electric field, and sufficient READ-mode ON-current margin. Moreover, the proposed S-SCG cell array can fully suppress both the interference effects and the disturbance problems at the same time by removing the direct coupling effects in the same cell string, which are the most critical problems of the recent 3-D vertical stacked cell structures. Above all, the proposed cell array has good potential for terabit 3-D vertical NAND Flash cell array with highly reliable multilevel cell operation.

  345. Effectiveness of Time-Dependent Hartree-Fock Approaches for Multi-Electron Wave Packet Dynamics in Nanoscale Structures 査読有り

    Yukihiro Takada, Young Taek Yoon, Taro Shiokawa, Satoru Konabe, Mitsuhiro Arikawa, Masakazu Muraguchi, Tetsuo Endoh, Yasuhiro Hatsugai, Kenji Shiraishi

    31st International Conference on the Physics of Semiconductors (ICPS2012)　67.32　295-295　2012年7月31日

  346. Effectiveness of Time-Dependent Hartree-Fock Approaches for Multi-Electron Wave Packet Dynamics in Nanoscale Structures 査読有り

    Yukihiro Takada, Young Taek Yoon, Taro Shiokawa, Satoru Konabe, Mitsuhiro Arikawa, Masakazu Muraguchi, Tetsuo Endoh, Yasuhiro Hatsugai, Kenji Shiraishi

    ICPS2012　37　(14)　2012年7月29日

  347. Reduction of threshold voltage fluctuation in field-effect transistors by controlling individual dopant position 査読有り

    Masahiro Hori, Keigo Taira, Akira Komatsubara, Kuninori Kumagai, Yukinori Ono, Takashi Tanii, Tetsuo Endoh, Takahiro Shinada

    APPLIED PHYSICS LETTERS　101　(1)　2012年7月

    出版者・発行元：AMER INST PHYSICS

    DOI： 10.1063/1.4733289 　

    ISSN：0003-6951

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    To investigate the impact of only the dopant position on threshold voltage (V-th) in nanoscale field-effect transistors, we fabricated transistors with ordered dopant arrays and conventional random channel doping. Electrical measurements revealed that device performance could be enhanced by controlling the dopant position alone, despite varying dopant number according to a Poisson distribution. Furthermore, device-to-device fluctuations in V-th could be suppressed by implanting a heavier ion such as arsenic owing to the reduction of the projected ion struggling. The results of our study highlight potential improvements in device performance by controlling individual dopant positions. (C) 2012 American Institute of Physics. [http://dx.doi.org/10.1063/1.4733289]

  348. The Asymmetric I-V Characteristics of Vertical MOSFET Induced by Tapered Silicon Pillar 査読有り

    Takuya Imamoto, Tetsuo Endoh

    2012 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2012)　2A.2　38-42　2012年6月27日

  349. A High Performance SRAM Sense Amplifier with Vertical MOSFET 査読有り

    Hyoungjun Na, Tetsuo Endoh

    2012 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2012)　2A.3　43-47　2012年6月27日

  350. A High Performance SRAM Sense Amplifier with Vertical MOSFET 査読有り

    H. Na, T. Endoh

    2012 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (2012 AWAD)　2A-3　43-47　2012年6月27日

  351. MTJ Based Non-volatile RAM and Low Power Non-volatile Logic Suitable to Pipeline Architecture 招待有り 査読有り

    T. Endoh

    The 8th Annual SEMATECH Symposium Japan 2012　Session 2　5-5　2012年6月26日

  352. MTJ based Non Volatile Logic for Ultimate Power Management 招待有り 査読有り

    Tetsuo Endoh, Takashi Ohsawa, Takahiro Hanyu, Hideo Ohno

    the 19th International Conference on Magnetism with Strongly Correlated Electron Systems (ICM2012 with SCES)　Session BI02　5-7　2012年6月26日

  353. Restructuring of Memory Hierarchy in System and No-Standby-Power Nonvolatile Logic with STT-MRAM Technology 招待有り 査読有り

    T. Endoh

    IMEC Seminar 2012　Session Ⅱ　4-4　2012年6月21日

  354. Restructuring of Memory Hierarchy in Computing System with STT-MRAM Technologies 招待有り 査読有り

    Tetsuo Endoh

    2012 Spintronics Workshop on LSI　14-14　2012年6月11日

  355. Restructuring of Memory Hierarchy in System and No-Standby-Power Nonvolatile Logic with STT-MRAM Technology 招待有り 査読有り

    T. Endoh

    14th Leti （Laboratoire d'électronique des technologies de l'information）Annual Review　A　1-1　2012年6月11日

  356. Long-Range Asynchronous On-Chip Link Based on Multiple-Valued Single-Track Signaling 査読有り

    Naoya Onizawa, Atsushi Matsumoto, Takahiro Hanyu

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES　E95A　(6)　1018-1029　2012年6月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transfun.E95.A.1018 　

    ISSN：1745-1337

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    We have developed a long-range asynchronous on-chip data-transmission link based on multiple-valued single-track signaling for a highly reliable asynchronous Network-on-Chip. In the proposed signaling, 1-bit data with control information is represented by using a one-digit multi-level signal, so serial data can be transmitted asynchronously using only a single wire. The small number of wires alleviates the routing complexity of wiring long-range interconnects. The use of current-mode signaling makes it possible to transmit data at high speed without buffers or repeaters over a long interconnect wire because of the low-voltage swing of signaling, and it leads to low-latency data transmission. We achieve a latency of 0.45 ns, a throughput of 1.25 Gbps, and energy dissipation of 0.58 pJ/bit with a 10-mm interconnect wire under a 0.13 mu m CMOS technology. This represents an 85% decrease in latency, a 150% increase in throughput, and a 90% decrease in energy dissipation compared to a conventional serial asynchronous data-transmission link.

  357. MTJ based non volatile SRAM and low power non volatile logic-in-memory architecture 招待有り 査読有り

    Tetsuo Endoh

    The 2012 International Meeting for future Electron Devices, Kansai (IMFEDK 2012)　2　2012年5月9日

  358. MTJ based non volatile SRAM and low power non volatile logic-in-memory architecture 招待有り 査読有り

    Tetsuo Endoh, Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Naoki Kasai, Hideo Ohno

    IEEE International Magnetics Conference (INTERMAG2012)　HB-06-HB-06　2012年5月9日

  359. Applied Electric Field Dependence of Multi-Electron Wave Packet Dynamics 査読有り

    Taro Shiokawa, Yukihiro Takada, Young Taek Yoon, Satoru Konabe, Masakazu Muraguchi, Mitsuhiro Arikawa, Tetsuo Endoh, Yasuhiro Hatsugai, Kenji Shiraishi

    The 8th International Nanotechnology Conference on Communication and Cooperation (ICN8)　Tu114　Tu114-Tu114　2012年5月8日

  360. A Schmitt Trigger Based SRAM with Vertical MOSFET 査読有り

    Hyoungjun Na, Tetsuo Endoh

    IEICE TRANSACTIONS ON ELECTRONICS　E95C　(5)　792-801　2012年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E95.C.792 　

    ISSN：0916-8524

    eISSN：1745-1353

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    In this paper, a Schmitt Trigger based 10T SRAM (ST 10T SRAM) cell with the vertical MOSFET is proposed for low supply voltage operation, and its impacts on cell size, stability and speed performance are investigated. The proposed ST 10T SRAM cell with the vertical MOSFET achieves smaller cell size than the ST 10T SRAM cell with the conventional planar MOSFET. Moreover, the proposed SRAM cell realizes large and constant static noise margin (SNM) against bottom node resistance of the vertical MOSFET without any architectural changes from the present 6T SRAM architecture. The proposed SRAM cell also suppresses the degradation of the read time of the ST 10T SRAM cell due to the backbias effect free characteristic of the vertical MOSFET. The proposed ST 10T SRAM cell with the vertical MOSFET is a superior SRAM cell for low supply voltage operation with a small cell size, stable operation, and fast speed performance with the present 6T SRAM architecture.

  361. Source/Drain Engineering for High Performance Vertical MOSFET 査読有り

    Takuya Imamoto, Tetsuo Endoh

    IEICE TRANSACTIONS ON ELECTRONICS　E95C　(5)　807-813　2012年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E95.C.807 　

    ISSN：0916-8524

    eISSN：1745-1353

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    In this paper, Source,Drain (S/D) engineering for high performance (HP) Vertical MOSFET (V-MOSFET) in 3Xnm generation and its beyond is investigated, by using gradual S/D profile while degradation of driving current (I-ON) due to the parasitic series resistance (R-para) is minimized through two-dimensional device simulation taking into account for gate-induced-drain-leakage (GIDL). In general, it is significant to reduce spreading resistance in the case of conventional Planar MOSFET. Therefore, in this study, we focused and analyzed the abruptness of diffusion layer that is still importance parameter in V-MOSFET. First, for improving the basic device performance such as subthreshold swing (SS), I-ON, and R-para, S/D engineering is investigated. The dependency of device performance on S/D abruptness (sigma(S/D)) for various Lightly Doped Drain Extension (LDD) abruptness (sigma(LDD)) is analyzed. In this study, Spacer Length (L-SP) is defined as a function of sigma(S/D). As sigma(S/D) becomes smaller and S/D becomes more abrupt, L-SP becomes shorter. SS depends on the sigma(S/D) rather than the sigma(LDD). I-ON has the peak value of I 750 mu A/mu m at sigma(S/D) = 2 nm/dec. and sigma(LDD)=3 nm/dec. when the silicon pillar diameter (D) is 30 nm and the gate length (Lg) is 60nm. As sigma(S/D) becomes small, higher I-ON is obtained due to reduction of R-para while SS is degraded. However, when sigma(S/D) becomes too small in the short channel devices (Lg = 60 nm and Lg = 45 nm), I-ON is degraded because the leakage current clue to GIDL is increased and reaches I-OFF limit of 100 nA/mu m. In addition, as sigma(LDD) becomes larger, larger I-ON is obtained in the case of Lg = 100 nm and Lg = 60 nm because channel length becomes shorter. On the other hand, in the case of Lg = 45 nm, as sigma(LDD) becomes larger, I-ON is degraded because short channel effect (SCE) becomes significant. Next, the dependency of the basic device performance on D is investigated. By slimming D from 30 nm to 10 nm, while SS is improved and approaches the ideal value of 60 mV/Decade, I-ON is degraded clue to increase of on-resistance (R-on). From these results, it is necessary to reduce R-para while I-OFF meets limit of 100 nA/mu m for designing S/D of HP V-MOSFET. Especially for the V-MOSFET in the IXnm generation and its beyond, the influence of the and R-para GIDL on I-ON becomes more significant, and therefore, the trade-off between sigma(S/D) and I-ON has a much greater impact on S/D engineering of V-MOSFET.

  362. Evaluation of Performance in Vertical 1T-DRAM and Planar 1T-DRAM 査読有り

    Yuto Norifusa, Tetsuo Endoh

    IEICE TRANSACTIONS ON ELECTRONICS　E95C　(5)　847-853　2012年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E95.C.847 　

    ISSN：1745-1353

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    The performances of the conventional planar type IT DRAM and the Vertical type IT DRAM are compared based on structure difference using a fully-consistent device simulator. We discuss the structural advantage of the Vertical type 1T-DRAM in comparison with the conventional planar type IT-DRAM, and evaluate their performance in each operating mode such as write, erase, read, and hold; and discuss its cell performances such as Cell Current Margin and data retention. These results provide a useful guideline designing the high performance Vertical type IT-DRAM cell.

  363. Low Power Nonvolatile Counter Unit with Fine-Grained Power Gating 査読有り

    Shuta Togashi, Takashi Ohsawa, Tetsuo Endoh

    IEICE TRANSACTIONS ON ELECTRONICS　E95C　(5)　854-859　2012年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E95.C.854 　

    ISSN：0916-8524

    eISSN：1745-1353

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    In this paper, we propose a new low power nonvolatile counter unit based on Magnetic Tunnel Junction (MTJ) with fine-grained power gating. The proposed counter unit consists of only a single latch with two MTJs. We verify the basic operation and estimate the power consumption of the proposed counter unit. The operating power consumption of the proposed nonvolatile counter unit is smaller than the conventional one below 140 kHz. The power of the proposed unit is 74.6% smaller than the conventional one at low frequency.

  364. FG Width Scalability of the 3-D Vertical FG NAND Using the Sidewall Control Gate (SCG) 査読有り

    Moon-Sik Seo, Tetsuo Endoh

    IEICE TRANSACTIONS ON ELECTRONICS　E95C　(5)　891-897　2012年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E95.C.891 　

    ISSN：0916-8524

    eISSN：1745-1353

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    Recently, the 3-D vertical Floating Gate (FG) type NAND cell arrays with the Sidewall Control Gate (SCG), such as ESCG, DC-SF and S-SCG, are receiving attention to overcome the reliability issues of Charge Trap (CT) type device. Using this novel cell structure, highly reliable flash cell operations were successfully implemented without interference effect on the FG type cell. However, the 3-D vertical PG type cell has large cell size by about 60% for the cylindrical FG structure. In this point of view, we intensively investigate the scalability of the FG width of the 3-D vertical PG NAND cells. In case of the planar PG type NAND cell, the PG height cannot be scaled down due to the necessity of obtaining sufficient coupling ratio and high program speed. In contrast, for the 3-D vertical PG NAND with SCG, the PG is formed cylindrically, which is fully covered with surrounded CG, and very high CC coupling ratio can be achieved. As results, the scaling of PG width of the 3-D vertical PG NAND cell with S-SCG can be successfully demonstrated at 10 nm regime, which is almost the same as the CT layer of recent BE-SONOS NAND.

  365. A fine-grained power gating architecture for MTJ-based embedded memories 査読有り

    T. Ohsawa, H. Koike, S. Miura, H. Honjo, K. Tokutome, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh

    The 3nd CSIS International Symposium on Spintronics-based VLSIs　2012年5月1日

  366. 600MHz Nonvolatile Latch Based on a New MTJ/CMOS Hybrid Circuit Concept 査読有り

    T. Endoh, S. Togashi, F. Iga, Y. Yoshida, T. Ohsawa, H. Koike, S. Fukami, S. Ikeda, N. Kasai, N. Sakimura, T. Hanyu, H. Ohno

    The 3nd CSIS International Symposium on Spintronics-based VLSIs　2012年5月1日

  367. A Wide-Range Tunable Level-Keeper Using Vertical Metal-Oxide-Semiconductor Field-Effect Transistors for Current-Reuse Systems 査読有り

    Satoru Tanoi, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　51　(4)　04DE11-1-04DE11-7　2012年4月

    出版者・発行元：JAPAN SOC APPLIED PHYSICS

    DOI： 10.1143/JJAP.51.04DE11 　

    ISSN：0021-4922

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    A wide-range tunable level-keeper using vertical metal-oxide-semiconductor field-effect transistors (MOSFETs) is proposed for current-reuse analog systems. The design keys for widening tunable range of the operation are a two-path feed-back and a vertical MOSFET with back-bias-effect free. The proposed circuit with the vertical MOSFETs shows the 1.23-V tunable-range of the input level with the 2.4-V internal-supply voltage (VDD) in the simulation. This tunable-range of the proposed circuit is 4.7 times wider than that of the conventional. The achieved current efficiency of the proposed level-keeper is 66% at the 1.2-V output with the 2.4-V VDD. This efficiency of the proposed circuit is twice higher than that of the traditional voltage down converter. (C) 2012 The Japan Society of Applied Physics

  368. Design of a compact nonvolatile four-input logic element using a magnetic tunnel junction and metal-oxide-semiconductor hybrid structure 査読有り

    Daisuke Suzuki, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    Japanese Journal of Applied Physics　51　(4)　02DM02-1-02DM02-5　2012年4月

    DOI： 10.1143/JJAP.51.04DM02 　

    ISSN：0021-4922 1347-4065

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    A nonvolatile logic element (NV-LE) using a magnetic tunnel junction (MTJ) and metal-oxide-semiconductor (MOS)-hybrid structure is proposed for a high-density field-programmable gate array with an instant-on capability. Since the output current level of a multiplexer tree including MTJ devices is directly evaluated and amplified by a single differential amplifier on the final stage of the LUT circuit, the number of wasted sense amplifiers is greatly reduced and a compact 4-input NV-LE can be implemented. Moreover, the use of dynamic current-mode logic based circuitry makes it possible a high-speed operation with low-active power dissipation due to the elimination of steady current-path. In fact, the proposed 4- input NV-LE reduces transistor counts to 63% with no performance degradation compared to those of a conventional complementary-MOS- based implementation. © 2012 The Japan Society of Applied Physics.

  369. Six-input lookup table circuit with 62% fewer transistors using nonvolatile logic-in-memory architecture with series/parallel-connected magnetic tunnel junctions 査読有り

    D. Suzuki, M. Natsui, T. Endoh, H. Ohno, T. Hanyu

    JOURNAL OF APPLIED PHYSICS　111　(7)　07E318-1-07E318-3　2012年4月

    出版者・発行元：AMER INST PHYSICS

    DOI： 10.1063/1.3672411 　

    ISSN：0021-8979

    eISSN：1089-7550

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    A compact 6-input lookup table (LUT) circuit using nonvolatile logic-in-memory (LIM) architecture with series/parallel-connected magnetic tunnel junction (MTJ) devices is proposed for a standby-power-free field-programmable gate array. Series/parallel connections of MTJ devices make it possible not only to reduce the effect of resistance variation, but also to enhance the programmability of resistance values, which achieves a sufficient sensing margin even when process variation is serious in the recent nanometer-scaled VLSI. Moreover, the additional MTJ devices do not increase the effective chip area because the configuration circuit using MTJ devices is simplified and these devices are stacked over the CMOS plane. As a result, the transistor counts of the proposed circuit are reduced by 62% in comparison with those of a conventional nonvolatile LUT circuit where CMOS-only-based volatile static random access memory cell circuits are replaced by MTJ-based nonvolatile ones. (C) 2012 American Institute of Physics. [doi:10.1063/1.3672411]

  370. Design of a 270ps-access 7-transistor/2-magnetic-tunnel-junction cell circuit for a high-speed-search nonvolatile ternary content-addressable memory 査読有り

    Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    JOURNAL OF APPLIED PHYSICS　111　(7)　07E336-1-07E336-3　2012年4月

    出版者・発行元：AMER INST PHYSICS

    DOI： 10.1063/1.3677875 　

    ISSN：0021-8979

    eISSN：1089-7550

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    A novel 7-transistor/2-magnetic-tunnel-junction (7T-2MTJ) cell circuit is proposed for a high-speed and compact nonvolatile ternary content-addressable memory (TCAM). Since critical path for switching in the TCAM cell circuit, which determines the performance of the TCAM, is only a single MOS transistor, switching delay of the TCAM word circuit is minimized. As a result, 270 ps of switching delay in 144-bit TCAM word circuit is achieved under a 90 nm CMOS/MTJ technology with magneto-resistance ratio of 100%, which is about two times faster than a conventional CMOS-based TCAM. (C) 2012 American Institute of Physics. [doi:10.1063/1.3677875]

  371. Wave Packet Dynamics in the Spin Torque Transfer 査読有り

    Mitsuhiro Arikawa, Yasuhiro Hatsugai, Tetsuo Endoh, Kenji Shiraishi

    JOURNAL OF THE PHYSICAL SOCIETY OF JAPAN　81　(4)　044706-1-044706-4　2012年4月

    出版者・発行元：PHYSICAL SOC JAPAN

    DOI： 10.1143/JPSJ.81.044706 　

    ISSN：0031-9015

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    We investigate the time evolution simulation of the spin torque transfer based on the spin polarized electron wave packet in the impurity Anderson model. The time dependence of the spin expectation value of the local spin site can be interpreted in terms of two site electron problem. The high energy contribution such as charge fluctuation appears in the dynamics of the spin torque transfer.

  372. Current Controlled MOS Current Mode Logic with Auto-Detection of Threshold Voltage Fluctuation 査読有り

    Hyoungjun Na, Tetsuo Endoh

    IEICE TRANSACTIONS ON ELECTRONICS　E95C　(4)　617-626　2012年4月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E95.C.617 　

    ISSN：0916-8524

    eISSN：1745-1353

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    In this paper, a theoretical analysis of current-controlled (CC-) MOS current mode logic (MCML) is reported. Furthermore, the circuit performance of the CC-MCML with the auto-detection of threshold voltage (V-th) fluctuation is evaluated. The proposed CC-MCML with the auto-detection of V-th fluctuation automatically suppresses the degradation of circuit performance induced by the V-th fluctuations of the transistors automatically, by detecting these fluctuations. When a V-th fluctuation of +/- 0.1 V occurs on the circuit, the cutoff frequency of the circuit is increased from 0 Hz to 3.5 GHz by using the proposed CC-MCML with the auto-detection of V-th fluctuation.

  373. Design of a Compact Nonvolatile Four-Input Logic Element Using a Magnetic Tunnel Junction and Metal-Oxide-Semiconductor Hybrid Structure 査読有り

    Daisuke Suzuki, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    JAPANESE JOURNAL OF APPLIED PHYSICS　51　(4)　04DM02-1-04DM02-5　2012年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.1143/JJAP.51.04DM02 　

    ISSN：0021-4922

    eISSN：1347-4065

    詳細を見る 詳細を閉じる

    A nonvolatile logic element (NV-LE) using a magnetic tunnel junction (MTJ) and metal-oxide-semiconductor (MOS)-hybrid structure is proposed for a high-density field-programmable gate array with an instant-on capability. Since the output current level of a multiplexer tree including MTJ devices is directly evaluated and amplified by a single differential amplifier on the final stage of the LUT circuit, the number of wasted sense amplifiers is greatly reduced and a compact 4-input NV-LE can be implemented. Moreover, the use of dynamic current-mode logic based circuitry makes it possible a high-speed operation with low-active power dissipation due to the elimination of steady current-path. In fact, the proposed 4-input NV-LE reduces transistor counts to 63% with no performance degradation compared to those of a conventional complementary-MOS-based implementation. (C) 2012 The Japan Society of Applied Physics

  374. Design of a Compact Nonvolatile Four-Input Logic Element Using a Magnetic Tunnel Junction and Metal–Oxide–Semiconductor Hybrid Structure 査読有り

    Daisuke Suzuki, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    Japanese Journal of Applied Physics　51　(4)　04DM02-04DM06　2012年4月

    出版者・発行元：None

    DOI： 10.1143/JJAP.51.04DM02 　

    ISSN：0021-4922

    eISSN：1347-4065

  375. 3端子磁壁移動型セルを用いた不揮発性コンテントアドレッサブルメモリ 査読有り

    根橋竜介, 崎村昇, 辻幸秀, 深見俊輔, 本庄弘明, 齊藤信作, 三浦貞彦, 石綿延行, 木下啓蔵, 羽生貴弘, 遠藤哲郎, 笠井直記, 大野英男, 杉林直彦

    信学技報　112　(15)　49-54　2012年4月1日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    3端子磁壁移動型セルを用いた不揮発性コンテントアドレッサブルメモリを開発した。90nmのCMOSプロセスを用いて作製した、16KbのCAMマクロは5nsでサーチ動作できることを実証した。このスピードは、既存のSRAMベースのCAMとほぼ同等である。

  376. Six-input lookup table circuit with 62% fewer transistors using nonvolatile logic-in-memory architecture with series/parallel-connected magnetic tunnel junctions 査読有り

    D. Suzuki, M. Natsui, T. Endoh, H. Ohno, T. Hanyu

    JOURNAL OF APPLIED PHYSICS　111　(7)　07E318-07E318　2012年4月

    出版者・発行元：AMER INST PHYSICS

    DOI： 10.1063/1.3672411 　

    ISSN：0021-8979

    eISSN：1089-7550

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    A compact 6-input lookup table (LUT) circuit using nonvolatile logic-in-memory (LIM) architecture with series/parallel-connected magnetic tunnel junction (MTJ) devices is proposed for a standby-power-free field-programmable gate array. Series/parallel connections of MTJ devices make it possible not only to reduce the effect of resistance variation, but also to enhance the programmability of resistance values, which achieves a sufficient sensing margin even when process variation is serious in the recent nanometer-scaled VLSI. Moreover, the additional MTJ devices do not increase the effective chip area because the configuration circuit using MTJ devices is simplified and these devices are stacked over the CMOS plane. As a result, the transistor counts of the proposed circuit are reduced by 62% in comparison with those of a conventional nonvolatile LUT circuit where CMOS-only-based volatile static random access memory cell circuits are replaced by MTJ-based nonvolatile ones. (C) 2012 American Institute of Physics. [doi:10.1063/1.3672411]

  377. Restructuring of Memory Hierarchy in Electrical System and No-Standby-Power Nonvolatile Logic with STT-RAM Technology 招待有り 査読有り

    Tetsuo Endoh

    The 2nd CSIS International Symposium on Spintronics-based VLSIs　F1　18-18　2012年2月2日

  378. Proposal of New MTJ-Based Nonvolatile Memories 招待有り 査読有り

    T. Ohsawa, H. Koike, T. Hanyu, S. Ikeda, H. Ohno, T. Endoh

    The 2nd CSIS International Symposium on Spintronics-based VLSIs　F6　23-23　2012年2月2日

  379. A Content Adddressable Memory Using Three-Terminal Magnetic Domain Wall Motion Cells 招待有り 査読有り

    R. Nebashi, N. Sakimura, Y Tsuji, S. Fukami, H. Honjo, S. Saito, S.Miura, N.Ishiwata, K. kinoshita, T. Hanyu, T. Endoh, N. Kasai, H. Ohno, T. Sugibayashi

    The 2nd CSIS International Symposium on Spintronics-based VLSIs　F7　24-24　2012年2月2日

  380. Nonvolatile Low Power 16-bit/32-bit Binary Counter with MTJ and its Scalability 査読有り

    Shuta Togashi, Takashi Ohsawa, Tetsuo Endoh

    The 2nd CSIS International Symposium on Spintronics-based VLSIs　P20　46-46　2012年2月2日

  381. A Study for Adopting PMOS Memory Cell for 1T1R STT-RAM with Asymmetric Switching Current MTJ 査読有り

    H. Koike, T. Ohsawa, T. Endoh

    The 2nd CSIS International Symposium on Spintronics-based VLSIs　P21　47-47　2012年2月2日

  382. High-Density and Low-Power Nonvolatile Static Random Access Memory Using Spin-Transfer-Torque Magnetic Tunnel Junction 査読有り

    Takashi Ohsawa, Fumitaka Iga, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　51　(2)　02BD01-1-02BD01-6　2012年2月

    出版者・発行元：JAPAN SOC APPLIED PHYSICS

    DOI： 10.1143/JJAP.51.02BD01 　

    ISSN：0021-4922

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    A novel nonvolatile static random access memory cell is proposed that consists of four transistors and two spin-transfer-torque magnetic tunnel junctions (STT-MTJs). In the case of the NFET driver cell, the free layers of the magnetic tunnel junctions are connected to the transistors' sources and drains to make the cell read-disturb free. The static power is totally eliminated as the power line is shut down during data hold. The static noise margin of the cell is calculated based on the experimental data on MTJ switching that is enhanced from the resistive load SRAM cell due to the MTJ's switching operation. The cell size is estimated to become smaller than the 6-transistor SRAM cell when it is designed at 45nm node and beyond owing to the MTJ's area shrink as well as the thinning of its tunnel dielectrics (MgO). (C) 2012 The Japan Society of Applied Physics

  383. A Compact Half Select Disturb Free Static Random Access Memory Cell with Stacked Vertical Metal-Oxide-Semiconductor Field-Effect Transistor 査読有り

    Hyoungjun Na, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　51　(2)　02BD03-1-02BD03-8　2012年2月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.1143/JJAP.51.02BD03 　

    ISSN：0021-4922

    eISSN：1347-4065

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    In this paper, a half select disturb free compact static random access memory (SRAM) cell with the stacked vertical metal-oxide-semiconductor field-effect transistor (MOSFET) is proposed, and the impacts on its cell size, stability and speed performance are evaluated. The proposed SRAM cell has a small cell size, which is 67% of the conventional eight-transistor (8T) SRAM cell, because of its stacked vertical MOSFET structure. It realizes a half select disturb free SRAM operation; therefore, a larger static noise margin of 5.9 times is achieved in comparison with the conventional 8T SRAM cell. It suppresses the degradation of the write margin, thus its write margin is 84.2% of the conventional 8T SRAM cell. Furthermore, it suppresses the degradation of the write time by 39% (0.249 ns). The proposed compact SRAM cell with the stacked vertical MOSFET is a suitable SRAM cell with a small cell size, immunity to the half select disturb, wide write margin and fast write time. (C) 2012 The Japan Society of Applied Physics

  384. Disturb-Free Three-Dimensional Vertical Floating Gate NAND with Separated-Sidewall Control Gate 査読有り

    Moon-Sik Seo, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　51　(2)　02BD04-1-02BD04-7　2012年2月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.1143/JJAP.51.02BD04 　

    ISSN：0021-4922

    eISSN：1347-4065

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    Recently, the three-dimensional (3D) vertical floating gate (FG) type NAND cell arrays with the sidewall control gate (SCG) structure are receiving attention to overcome the reliability issues of charge trap (CT) type 3D NAND. In order to achieve the multilevel cell (MLC) operation for lower bit cost in 3D NAND, it is important to eliminate reliability issues, such as the V-th distribution with interference and disturbance problems and V-th shift with retention issues. In this paper, we intensively investigated the disturbance problems of the 3D vertical FG type NAND cell with separated-sidewall control gate (S-SCG) structure for the reliable MLC operation. Above all, we successfully demonstrate the fully suppressed disturbance problems, such as indirect programming of the unselected cells, hot electron injection of the edge cells and direct influence to the neighboring passing cells, by using the S-SCG with 30 nm pillar size. (C) 2012 The Japan Society of Applied Physics

  385. Nonvolatile Low Power 16-bit/32-bit Magnetic Tunnel Junction Based Binary Counter and Its Scaling 査読有り

    Shuta Togashi, Takashi Ohsawa, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　51　(2)　02BE07-1-02BE07-5　2012年2月

    出版者・発行元：JAPAN SOC APPLIED PHYSICS

    DOI： 10.1143/JJAP.51.02BE07 　

    ISSN：0021-4922

    eISSN：1347-4065

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    We propose a nonvolatile 16-bit/32-bit magnetic tunnel junction (MTJ) based binary counter with fine-grained power gating scheme suitable for MTJ. We estimate the power consumption of the proposed counter by using simulation program with integrated circuit emphasis (SPICE) simulation. The power of the proposed 16-bit/32-bit counter is 59.1 and 72.5% smaller in case of 45 and 16 nm node, respectively, than that of the conventional complementary metal oxide semiconductor (CMOS) counter at low frequency (100 Hz). The proposed nonvolatile 32-bit counter achieves lower power at operating frequencies up to 49 kHz and 4 MHz in the case of 45 and 16 nm node, respectively, in comparison with the conventional CMOS counter. Moreover, we propose a hybrid 32-bit counter that is constructed with CMOS counter units for the beginning stages and nonvolatile MTJ based counter units for the latter stages. It achieves a lower power at operating frequencies up to 1 GHz than the conventional CMOS counter for 16 nm node. As a result, clear scalability of the proposed MTJ based multi-bit counter is obtained from the viewpoint of suppressing power. (C) 2012 The Japan Society of Applied Physics

  386. Multi-Electron Wave Packet Dynamics in Applied Electric Field 査読有り

    Yukihiro Takada, Young Taek Yoon, Taro Shiokawa, Satoru Konabe, Mitsuhiro Arikawa, Masakazu Muraguchi, Tetsuo Endoh, Yasuhiro Hatsugai, Kenji Shiraishi

    JAPANESE JOURNAL OF APPLIED PHYSICS　51　(2)　02BJ01-1-02BJ01-5　2012年2月

    出版者・発行元：JAPAN SOC APPLIED PHYSICS

    DOI： 10.1143/JJAP.51.02BJ01 　

    ISSN：0021-4922

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    We investigated multi-electron wave packet dynamics considering Coulomb interaction under applied electric field by solving the time-dependent Hartree-Fock equation. We confirm that the Coulomb interaction works to prolong the lifetime of the wave packets. Moreover, we find that the applied electric field also prolongs the wave packet lifetime. This indicates that the particle nature of electrons will be dominant in future nanodevices under high electric field. (C) 2012 The Japan Society of Applied Physics

  387. Time-Resolved Switching Characteristic in Magnetic Tunnel Junction with Spin Transfer Torque Write Scheme 査読有り

    Fumitaka Iga, Yasuhiro Yoshida, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　51　(2)　02BM02-1-02BM02-5　2012年2月

    出版者・発行元：JAPAN SOC APPLIED PHYSICS

    DOI： 10.1143/JJAP.51.02BM02 　

    ISSN：0021-4922

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    The time-resolved switching characteristics of 100 x 200nm(2) size CoFeB/MgO/CoFeB-based magnetic tunnel junction (MTJ) are investigated by using the 20 GHz sampling measurement technique. We focused on the physical quantities of the time-resolved characteristics such as incubation time t(A), transit time t(B), and the standard deviations sigma V's of the period of the switching waveform. Furthermore, the dependencies of t(A) and t(B) on the applied pulse waveforms are analyzed. We found t(A) exponentially decreases as the applied voltage to MTJ increases, while t(B) remains less than two nano seconds regardless of the applied voltage. Furthermore, it is observed that the standard deviations of the waveform during t(A) is larger than that of the other periods. Finally, we discuss the switching characteristics with proposed toy model based on spin transfer torque (STT) phenomena. (C) 2012 The Japan Society of Applied Physics

  388. Role of Synthetic Ferrimagnets in Magnetic Tunnel Junctions from Wave Packet Dynamics 査読有り

    Mitsuhiro Arikawa, Masakazu Muraguchi, Yasuhiro Hatsugai, Kenji Shiraishi, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　51　(2)　02BM03-1-02BM03-5　2012年2月

    出版者・発行元：JAPAN SOC APPLIED PHYSICS

    DOI： 10.1143/JJAP.51.02BM03 　

    ISSN：0021-4922

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    We have theoretically investigated the wave packet dynamics method for the write characteristics of the nanoscale magnetic tunnel junction with synthetic ferrimagnets based on the microscopic quantum electron model. In this study, we have performed numerical simulation of two bands tight binding electron model. In order to take into account the electron-electron correlation, we consider the on-site Coulomb interaction, Hund exchange coupling and finite electric field. In our simulation, we employ the time dependent molecular field approximation. Based on the simulation using wave packets, we have clarified the role of ferrimagnet in the nanoscale magnetic tunnel junction. (C) 2012 The Japan Society of Applied Physics

  389. Design of a Nine-Transistor/Two-Magnetic-Tunnel-Junction-Cell-Based Low-Energy Nonvolatile Ternary Content-Addressable Memory 査読有り

    Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    JAPANESE JOURNAL OF APPLIED PHYSICS　51　(2)　02BM06-1-02BM06-5　2012年2月

    出版者・発行元：JAPAN SOC APPLIED PHYSICS

    DOI： 10.1143/JJAP.51.02BM06 　

    ISSN：0021-4922

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    Towards a low search-energy nonvolatile ternary content-addressable memory (TCAM), we propose a novel nine-transistor/two-magnetic-tunnel-junction (9T-2MTJ) nonvolatile TCAM cell circuit with a high-speed accessibility. Since critical path for switching in the TCAM cell circuit is only a single metal-oxide-semiconductor (MOS) transistor, switching delay of the TCAM word circuit is minimized. As a result, the worst-case switching delay of 0.22 ns is achieved in a 144-bit word circuit under a 90 nm complementary MOS (CMOS)/MTJ technology, which is about 2.6 times faster than that of a conventional CMOS-based TCAM. In order to minimize the active power dissipation in the proposed TCAM, a multi-level segmented match-line scheme that maximally brings inessential cells to standby state is also applied to the 9T-2MTJ-cell-based word circuit. Finally, low search-energy of 0.73 fJ/bit/search is achieved in a 144-bit x 256-word nonvolatile TCAM together with eliminating standby power using nonvolatility. (C) 2012 The Japan Society of Applied Physics

  390. Two-step writing method for STT-MTJ to improve switching probability and write-speed 査読有り

    F. Iga, T. Ohsawa, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh

    The 3nd CSIS International Symposium on Spintronics-based VLSIs　2012年1月31日

  391. Current controlled MOS current mode logic with auto-detection of threshold voltage fluctuation 査読有り

    Hyoungjun Na, Tetsuo Endoh

    IEICE Transactions on Electronics　E95-C　(4)　617-626　2012年

    出版者・発行元：Institute of Electronics, Information and Communication, Engineers, IEICE

    DOI： 10.1587/transele.E95.C.617 　

    ISSN：1745-1353 0916-8524

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    In this paper, a theoretical analysis of current-controlled (CC-) MOS current mode logic (MCML) is reported. Furthermore, the circuit performance of the CC-MCML with the auto-detection of threshold voltage (Vth) fluctuation is evaluated. The proposed CC-MCML with the auto-detection of V th fluctuation automatically suppresses the degradation of circuit performance induced by the Vth fluctuations of the transistors automatically, by detecting these fluctuations. When a Vth fluctuation of ±0.1 V occurs on the circuit, the cutoff frequency of the circuit is increased from 0 Hz to 3.5 GHz by using the proposed CC-MCML with the autodetection of Vth fluctuation. © 2012 The Institute of Electronics, Information and Communication Engineers.

  392. Implementation of a Perpendicular MTJ-Based Read-Disturb-Tolerant 2T-2R Nonvolatile TCAM Based on a Reversed Current Reading Scheme 査読有り

    S. Matsunaga, M. Natsui, S. Ikeda, K. Miura, T. Endoh, H. Ohno, T. Hanyu

    2012 17TH ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE (ASP-DAC)　Session D1-5　475-476　2012年

    出版者・発行元：IEEE

    DOI： 10.1109/ASPDAC.2012.6164998 　

    ISSN：2153-6961

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    A perpendicular magnetic-tunnel-junction (MTJ)-based 2T-2R ternary content-addressable memory (TCAM) cell is proposed for a high-density nonvolatile word-parallel/bit-serial TCAM. The use of MOS/MTJ-hybrid logic makes it possible to implement a compact nonvolatile TCAM cell with 2.5 mu m(2) of a cell size in a 0.14-mu m CMOS and a 100-nm perpendicular-MTJ technologies. By reversed-current reading through the perpendicular MTJ device, tolerability of read disturb is greatly enhanced. Moreover, fine-grained power gating based on bit-level equality-search scheme achieves ultra-low activity rate of 4.1 % in a fabricated 72-bit x 128-word nonvolatile TCAM, which results in ultra-low active power and standby power.

  393. A high efficient and compact charge pump with multi-pillar vertical MOSFET 査読有り

    Hyoungjun Na, Tetsuo Endoh

    International Symposium on VLSI Technology, Systems, and Applications, Proceedings　8　(6)　6-8　2012年

    DOI： 10.1109/VLSI-TSA.2012.6210118 　

    ISSN：1930-8868

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    A new charge pump with the multi-pillar VMOS has been proposed and its performances for different ratio of the pillar diameter and the pillar space in the multi-pillar have been evaluated. As the results, it is clarified that the proposed charge pump realizes the best performances when the ratio is 1. The proposed charge pump realizes a 24% increased output current with 2.88% improved efficiency and a 0.7V higher VPP with 19% shorter VPP generation time than the conventional charge pump with the single-pillar VMOS. © 2012 IEEE.

  394. High-Speed Simulator including Accurate MTJ Models for Spintronics Integrated Circuit Design 査読有り

    Noboru Sakimura, Ryusuke Nebashi, Yukihide Tsuji, Hiroaki Honjo, Tadahiko Sugibayashi, Hiroki Koike, Takashi Ohsawa, Shunsuke Fukami, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    2012 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS 2012)　1971-1974　2012年

    出版者・発行元：IEEE

    DOI： 10.1109/ISCAS.2012.6271663 　

    ISSN：0271-4302

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    An extremely practical simulation program with integrated circuits emphasis (SPICE) incorporating model parameters of magnetic tunnel junction (MTJ) was developed. The simulator provides reliable simulation results in spintronics circuit design because it can accurately calculate various MTJ characteristics that actual devices have, that considerably influence the operation margin and power dissipation. It can also accelerate the simulation speed, which makes it possible to simulate three times or more large-scale circuits than when a conventional macro-model is used.

  395. Highly Scalable 3-D Vertical FG NAND Cell Arrays Using the Sidewall Control Pillar (SCP) 査読有り

    Moon-Sik Seo, Jong-Moo Choi, Sung-kye Park, Tetsuo Endoh

    2012 4TH IEEE INTERNATIONAL MEMORY WORKSHOP (IMW)　2　5-5　2012年

    出版者・発行元：IEEE

    DOI： 10.1109/IMW.2012.6213645 　

    ISSN：2330-7978

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    In this paper, we propose a novel 3-dimensional (3-D) vertical floating gate (FG) type NAND flash memory cell arrays using the sidewall control pillar (SCP). This novel cell consists of cylindrical FG and SCP with a line type control gate (CG) structure. For simplifying the process flow, we propose to fabricate the cylindrical SCP structure by using the self-aligned process with the deposition of the poly silicon pillar. In order to compensate the increase of the channel capacitance, we decrease the floating gate width by about 15nm, which is comparable thickness to recent charge trap layer, and adopt the high-k material for inter poly dielectric (IPD). As a result, we successfully demonstrate the program with 18V at Vth=4V and erase with 17V at Vth=-3V, that are comparable performances in comparison with the conventional FG NAND cells by using the device simulator. Moreover, using the proposed SCP NAND cell, the interference margin with cell space length has been successfully extended and the same vertical scaling as the charge trap (CT) type 3D NAND cell also can be realized for 2Xnm technology. Above all, the proposed cell has good potential for Terabit 3-D vertical NAND cell with high manufacturability.

  396. Spintronics primitive gate with high error correction efficiency 6(P error) 2 for logic-in memory architecture 査読有り

    Y. Tsuji, R. Nebashi, N. Sakimura, A. Morioka, H. Honjo, K. Tokutome, S. Miura, T. Suzuki, S. Fukami, K. Kinoshita, T. Hanyu, T. Endoh, N. Kasai, H. Ohno, T. Sugibayashi

    Digest of Technical Papers - Symposium on VLSI Technology　T0704　63-64　2012年

    DOI： 10.1109/VLSIT.2012.6242462 　

    ISSN：0743-1562

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    A spintronics primitive gate with redundancy was designed using domain wall motion (DWM) cells, and the data-missing rate was drastically improved to ∼ 6 (P error) 2 when the error rate per DWM cell was P error. All the DWM cells aligned in series were written simultaneously, which suppressed the increase in power consumption when writing. Application of 4-terminal DWM cells with physically separated current paths for writing and reading saved extra path transistors for redundancy and there were no area overheads. © 2012 IEEE.

  397. Restructuring of memory hierarchy in computing system with spintronics-based technologies 招待有り 査読有り

    Tetsuo Endoh, Takashi Ohsawa, Hiroki Koike, Takahiro Hanyu, Hideo Ohno

    Digest of Technical Papers - Symposium on VLSI Technology　T1003　89-90　2012年

    DOI： 10.1109/VLSIT.2012.6242475 　

    ISSN：0743-1562

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    The restructuring of today's computer memory hierarchies that are caught in a dilemma between performance gain and power reduction is one of the most promising ways to making the computers much more efficient with much less power. To this end, several possibilities of using NV memories and NV logic with spin-transfer-torque magnetic tunnel junction (STT-MTJ) as levels in new hierarchies are discussed. A new NV-SRAM cell consisting of four transistors and two MTJs (4T-2MTJ) is shown to be a promising candidate for future NV-cache memories. For NV-main memories, we propose a PFET-based 1T-1MTJ cell combined with a new sense amplifier (S/A). A new NV-latch that can be constructed in flip-flops of synchronous core circuits is proposed and the world's fastest 600MHz operation is experimentally demonstrated. © 2012 IEEE.

  398. A 3.14 um 2 4T-2MTJ-cell fully parallel TCAM based on nonvolatile logic-in-memory architecture 招待有り 査読有り

    Shoun Matsunaga, Sadahiko Miura, Hiroaki Honjou, Keizo Kinoshita, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    IEEE Symposium on VLSI Circuits, Digest of Technical Papers　C0602　44-45　2012年

    DOI： 10.1109/VLSIC.2012.6243781 　

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    A four-MOS-transistor/two-MTJ-device (4T-2MTJ) cell circuit is proposed and fabricated for a standby-power-free and a high-density fully parallel nonvolatile TCAM. By optimally merging a nonvolatile storage function and a comparison logic function into a TCAM cell circuit with a nonvolatile logic-in-memory structure, the transistor counts required in the cell circuit become minimized. As a result, the cell size becomes 3.14um 2 under a 90-nm CMOS and a 100-nm MTJ technologies, which achieves 60% and 86% of area reduction in comparison with that of a 12T-SRAM-based and a 16T-SRAM-based TCAM cell circuit, respectively. © 2012 IEEE.

  399. 1Mb 4T-2MTJ nonvolatile STT-RAM for embedded memories using 32b fine-grained power gating technique with 1.0ns/200ps wake-up/power-off times 招待有り 査読有り

    T. Ohsawa, H. Koike, S. Miura, H. Honjo, K. Tokutome, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh

    IEEE Symposium on VLSI Circuits, Digest of Technical Papers　C0603　46-47　2012年

    DOI： 10.1109/VLSIC.2012.6243782 　

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    A 1Mb nonvolatile STT-RAM using the 4T-2MTJ cell is designed and fabricated using 90nm CMOS and MTJ processes. 32 cells along a word line (WL) are simultaneously power-gated with quick wake-up/power-off times of 1.0ns/200ps, respectively, to reduce operation power and to eliminate standby power of the chip. The cell is experimentally shown to retain data with static noise margin (SNM) 0.32V under V dd=1V. The 1Mb chip with 2.19μm 2 cell is successfully operated with array access time of 8ns and read power of 10.7mW under 10ns cycle. The macro size of 1Mb STT-RAM is predicted to become smaller than the 1Mb 6T-SRAM in 45nm and beyond. © 2012 IEEE.

  400. Spintronics for Instant-On Nonvolatile Electronics 招待有り 査読有り

    Kang L. Wang, P. Khalili Amiri

    2012 CONFERENCE ON OPTOELECTRONIC AND MICROELECTRONIC MATERIALS AND DEVICES (COMMAD 2012)　117-118　2012年

    出版者・発行元：IEEE

    ISSN：1097-2137

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    Using collective spins or nanomagnets offers the possibility of constructing high speed nonvolatile electronics, resulting in the energy dissipation at the device level possibly approaching the fundamental equilibrium Maxwell-Shannon-Landaur limit. This paper will describe the progress in energy-efficient MgO-based magnetic tunnel junction (MTJ) bits for high-speed spin-transfer-torque magnetoresistive random access memory (STT-MRAM). Furthermore, the possibility of a Magnetoelectric RAM (MeRAM) as a promising candidate for ultralow power is discussed. Demonstrated principles and experiments of voltage-induced switching of the magnetization and reorientation of the magnetic easy axis by electric field offer much reduced switching energy at high speed. The latter may enable a new paradigm of high speed nonvolatile electronics.

  401. A Vertical-MOSFET-Based Digital Core Circuit for High-Speed Low-Power Vector Matching 査読有り

    Yitao Ma, Tadashi Shibata, Tetsuo Endoh

    International SoC Design Conference (ISOCC 2011)　S11-1　203-206　2011年11月17日

  402. Design of a 270ps-Access 7T-2MTJ-Cell Nonvolatile Ternary Content-Addressable Memory 査読有り

    Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    56th Annual Conference on Magnetism and Magnetic Materials(MMM2011)　479-479　2011年11月

  403. 50%-Transistor-Less Standby-Power-Free 6-input LUT Circuit Using Redundant MTJ-Based Nonvolatile Logic-in-Memory Architecture 査読有り

    Daisuke Suzuki, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    56th Annual Conference on Magnetism and Magnetic Materials(MMM2011)　480-480　2011年11月

  404. Impact of Vertical Structured devices for Future Nano LSI 招待有り 査読有り

    Tetsuo Endoh

    AVS 58th International Symposium and Exhibition　EM-MoM10　(71)　2011年11月1日

  405. 3D Vertical Structured Memory and Spintoronics Memory Technology 招待有り 査読有り

    Tetsuo Endoh

    1st Annual World Congress of Nano-S&T　Track 2-2　(Nanowires, Molecular Electroni)　2011年10月24日

  406. Vertical Structured Cells and Vertical Stacked Cells for Nano-Generation High Density Memory 招待有り 査読有り

    Tetsuo Endoh

    220th ECS Meeting　Session: E9-ULSI Process Integ　(7)　2011年10月10日

  407. Impact of Vertical Structured Devices and Spintronic Devices for Future Nano LSI 招待有り 査読有り

    Tetsuo Endoh

    International Workshop on Quantum Nanostructures and Nanoelectronics (QNN2011)　Devices and Circuits　2011年10月4日

  408. Body Channel Type Vertical MOSFET to Suppress Gate Leakage Current 査読有り

    Takeshi Sasaki, Tetsuo Endoh

    2011 International Conference on Solid State Devices and Materials (SSDM2011)　104-105　2011年9月28日

  409. Nonvolatile Low Power 16-bit/32-bit MTJ Based Binary Counter and its Scaling 査読有り

    Shuta Togashi, Takashi Ohsawa, Tetsuo Endoh

    2011 International Conference on Solid State Devices and Materials (SSDM2011)　166-167　2011年9月28日

  410. A Wide-Range Tunable Level-Keeper using Vertical MOSFETs for Current-Reuse Systems 査読有り

    Satoru Tanoi, Tetsuo Endoh

    2011 International Conference on Solid State Devices and Materials (SSDM2011)　178-179　2011年9月28日

  411. High-Speed-Search Nonvolatile TCAM Using MTJ Devices 査読有り

    Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    2011 International Conference on Solid State Devices and Materials (SSDM2011)　454-455　2011年9月28日

  412. Studies on Static Noise Margin and Scalability for Low-Power and High-Density Nonvolatile SRAM using Spin -Transfer -Torque (STT) MTJs 査読有り

    Takashi Ohsawa, Fumitaka Iga, Shoji Ikeda, Takahiro, Hanyu, Hideo Ohno, Testuo Endoh

    2011 International Conference on Solid State Devices and Materials (SSDM2011)　959-960　2011年9月28日

  413. A Study for Adopting PMOS Memory Cell for 1T1R STT-RAM with Asymmetric Switching Current MTJ 査読有り

    Hiroki Koike, Tetsuo Endoh

    2011 International Conference on Solid State Devices and Materials (SSDM2011)　961-962　2011年9月28日

  414. Novel 2step Writing Method for STT-RAM to Improve Switching Probability and Write Speed 査読有り

    Fumitaka. Iga, Yasuhiko Suzuki, Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    2011 International Conference on Solid State Devices and Materials (SSDM2011)　963-964　2011年9月28日

  415. A Compact Half Select Disturb Free SRAM Cell with Stacked Vertical MOSFET 査読有り

    Hyoungjun Na, Tetsuo Endoh

    2011 International Conference on Solid State Devices and Materials (SSDM2011)　973-974　2011年9月28日

  416. Disturb-free 3D vertical FG NAND with Separated-Sidewall Control Gate 査読有り

    Moon-Sik Seo, Tetsuo Endoh

    2011 International Conference on Solid State Devices and Materials (SSDM2011)　979-980　2011年9月28日

  417. Multi Electron Wave Packet Dynamics in Applied Electric Fields 査読有り

    Y. Takada, Y. T. Yoon, T. Shiokawa, S. Konabe, M. Arikawa, M. Muraguchi, T. Endoh, Y. Hatsugai, K. Shiraishi

    2011 International Conference on Solid State Devices and Materials (SSDM2011)　1199-1200　2011年9月28日

  418. A Compact Nonvolatile Logic Element Using an MTJ/MOS-Hybrid Structure 査読有り

    Daisuke Suzuki, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    2011 International Conference on Solid State Devices and Materials (SSDM2011)　1464-1465　2011年9月28日

  419. Time-Resolved Switching Characteristic in Magnetic Tunnel Junction with Spin Transfer Torque Write Scheme 査読有り

    Fumitaka Iga, Yasuhiro Yoshida, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    2011 International Conference on Solid State Devices and Materials (SSDM2011)　1468-1469　2011年9月28日

  420. Role of Synthetic Ferrimagnets in MTJs from Wave Packet Dynamics 査読有り

    Mitsuhiro Arikawa, Masakazu Muraguchi, Yasuhiro Hatsugai, Kenji Shiraishi, Tetsuo Endoh

    2011 International Conference on Solid State Devices and Materials (SSDM2011)　1472-1473　2011年9月28日

  421. Scalable STT RAM Technology for Low Power Systems 招待有り 査読有り

    T. Endoh, S. Ikeda, T Hanyu, N. Kasai, H. Ohno

    Samsung Semiconductor Future Technology Forum 2011　2011年9月23日

  422. Sub-20nm STT-MRAM as a replacement for DRAM:Its Challenges and Opportunities 招待有り 査読有り

    T. Endoh, S. Ikeda, T Hanyu, N. Kasai, H. Ohno

    Samsung Semiconductor Future Technology Forum 2011　2011年9月23日

  423. Suzuki-Trotter法による電子波束ダイナミックスの多体効果

    尹永択, 塩川太郎, 高田幸宏, 岩田潤一, 小鍋哲, 有川晃弘, 村口正和, 遠藤哲郎, 初貝安弘, 白石賢二

    日本物理学会2011年秋季大会　21aTM-1　2011年9月21日

  424. ハートリーフォック近似によるナノ構造中の電子波束ダイナミックス

    塩川太郎, 高田幸宏, 尹永択, 岩田潤一, 小鍋哲, 有川晃弘, 村口正和, 遠藤哲郎, 初貝安弘, 白石賢二

    日本物理学会2011年秋季大会　21aTM-2　2011年9月21日

  425. 半導体中での波束ダイナミクスの印加電圧依存性

    高田幸宏, 尹永択, 塩川太郎, 岩田潤一, 小鍋哲, 有川晃弘, 村口正和, 遠藤哲郎, 初貝安弘, 白石賢二

    日本物理学会2011年秋季大会　22aTM-3　2011年9月21日

  426. 3-D Vertical FG nand Flash Memory With a Novel Electrical S/D Technique Using the Extended Sidewall Control Gate 査読有り

    Moon-Sik Seo, Sung-Kye Park, Tetsuo Endoh

    IEEE TRANSACTIONS ON ELECTRON DEVICES　58　(9)　2966-2973　2011年9月

    出版者・発行元：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI： 10.1109/TED.2011.2160642 　

    ISSN：0018-9383

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    We propose a novel 3-D vertical floating-gate (FG) NAND Flash memory cell array with a novel electrical source/drain (S/D) technique using extended sidewall control gates (ESCGs). A cylindrical FG structure is implemented to overcome the reliability issues of charge-trap-type cells. A novel electrical S/D layer by the ESCG structure also allows enhancement-mode operation. With this novel structure, we successfully demonstrate normal Flash cell operation with high-speed programming and superior read currents due to both the increase in coupling ratio and the use of low resistive electrical S/D technique by device simulation. Moreover, we found that the 3-D vertical Flash memory cell array with the novel electrical S/D technique had less interference with neighboring cells by about 50% in comparison with the conventional 3-D vertical FG NAND cell array without an ESCG. Above all, the proposed cell array is one of the candidates for a Terabit 3-D vertical NAND Flash cell array with high-speed read/program operation and high reliability.

  427. 砒素イオン注入によるドーパント位置制御効果

    小松原彰, 堀匡寛, 熊谷国憲, 小野行徳, 谷井孝至, 遠藤哲郎, 大泊巌, 品田賢宏

    平成23年秋季 第72回 応用物理学会学術講演会　1a-M-10　2011年8月29日

  428. 単一イオン注入法による位置と個数を制御したデバイスの低温伝導特性評価

    堀匡寛, Enrico Prati, Filippo, Guagliardo, 小野行徳, 小松原彰, 熊谷国憲, 谷井孝至, 遠藤哲郎, 大泊巌, 品田賢宏

    平成23年秋季 第72回 応用物理学会学術講演会　1p-P10–11　2011年8月29日

  429. Size Effect of Self-Heating in Vertical MOSFET 査読有り

    A. Wang, K. Tanaka, M. Arikawa, M. Muraguchi, T. Endoh

    2011 TOHOKU-SECTION JOINT CONVENTION RECORD OF ELECTRICAL AND INFORMATION ENGINEERS　1A01　1-1　2011年8月25日

    出版者・発行元：電気関係学会東北支部連合大会実行委員会

    DOI： 10.11528/tsjc.2011.0_1 　

  430. Low-power sub-GHz Vertical MOSFET based MCML 査読有り

    A. Kobayashi, Y. Ma, T. Endoh

    2011 TOHOKU-SECTION JOINT CONVENTION RECORD OF ELECTRICAL AND INFORMATION ENGINEERS　1A02　2-2　2011年8月25日

    出版者・発行元：電気関係学会東北支部連合大会実行委員会

    DOI： 10.11528/tsjc.2011.0_2 　

  431. 21aTM-2 ハートリーフォック近似によるナノ構造中の電子波束ダイナミックス(21aTM 量子細線・接合系(量子細線・微小接合・ジョセブソン接合),領域4(半導体,メゾスコピック系・局在))

    塩川, 太郎, 高田, 幸宏, 尹, 永択, 岩田, 潤一, 小鍋, 哲, 有川, 晃弘, 村口, 正和, 遠藤, 哲郎, 初貝, 安弘, 白石, 賢二

    日本物理学会講演概要集　66　(2)　666　2011年8月

    出版者・発行元：社団法人日本物理学会

    ISSN：1342-8349

  432. 21aTM-1 Suzuki-Trotter法による電子波束ダイナミックスの多体効果(21aTM 量子細線・接合系(量子細線・微小接合・ジョセブソン接合),領域4(半導体,メゾスコピック系・局在))

    尹, 永択, 塩川, 太郎, 高田, 幸宏, 岩田, 潤一, 小鍋, 哲, 有川, 晃弘, 村口, 正和, 遠藤, 哲郎, 初貝, 安弘, 白石, 賢二

    日本物理学会講演概要集　66　(2)　666　2011年8月

    出版者・発行元：社団法人日本物理学会

    ISSN：1342-8349

  433. 22aTM-3 半導体中での波束ダイナミクスの印加電圧依存性(22aTM 量子井戸・超格子・光応答,領域4(半導体,メゾスコピック系・局在))

    高田, 幸宏, 尹, 永択, 塩川, 太郎, 岩田, 潤一, 小鍋, 哲, 有川, 晃弘, 村口, 正和, 遠藤, 哲郎, 初貝, 安弘, 白石, 賢二

    日本物理学会講演概要集　66　(2)　678　2011年8月

    出版者・発行元：社団法人日本物理学会

    ISSN：1342-8349

  434. Impact of a few dopant positions controlled by deterministic single-ion doping on the transconductance of field-effect transistors 査読有り

    Masahiro Hori, Takahiro Shinada, Yukinori Ono, Akira Komatsubara, Kuninori Kumagai, Takashi Tanii, Tetsuo Endoh, Iwao Ohdomari

    APPLIED PHYSICS LETTERS　99　(6)　062103-1-062103-3　2011年8月

    出版者・発行元：AMER INST PHYSICS

    DOI： 10.1063/1.3622141 　

    ISSN：0003-6951

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    As semiconductor device dimensions decrease, the individual impurity atom position becomes a critical factor in determining device performance. We fabricated transistors with ordered and random dopant distributions on one side of the channel and evaluated the transconductance to investigate the impact of discrete dopant positions on the electron transport properties. The largest transconductance was observed when dopants were placed on the drain side in an ordered distribution; this was attributed to the suppression of injection velocity degradation on the source side and the uniformity of the electrostatic potential. Thus, the control of discrete dopant positions could enhance the device performance. (C) 2011 American Institute of Physics. [doi:10.1063/1.3622141]

  435. Device Desing of Multi Gate structure IMOS 査読有り

    A. Itagaki, T. Endoh

    2011 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2011)　1A.5　15-19　2011年6月29日

  436. Device Desing of Body Channel Type Vertical MOSFET 査読有り

    Takuya Imamoto, Tetsuo Endoh

    2011 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2011)　1A.6　15-20　2011年6月29日

  437. Theoretical Study on Current Path Control by Electrostatic Lens Effect in Vertical MOSFET 査読有り

    Masakazu Muraguchi, Tetsuo Endoh

    2011 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2011)　1A.8　30-35　2011年6月29日

  438. Suppression of Gate Leakage Current with Slim Pillar Type Vertical MOSFET 査読有り

    T. Sasaki, T. Endoh

    2011 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2011)　1A.9　36-40　2011年6月29日

  439. Study of Vertical MOSFET based MOS Current Mode Logic 査読有り

    A. Kobayashi, H. Na, T. Endoh

    2011 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2011)　1A.13　54-58　2011年6月29日

  440. Control of Dopant Distribution by Single-Ion Implantation and its Impact on Transconductance of FETs 査読有り

    T. Shinada, M. Hori, Y. Ono, A. Komatsubara, K. Kumagai, T. Tanii, T. Endoh, I Ohdomari

    2011 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2011)　1B.4　71-74　2011年6月29日

  441. FG Width Scalability of the 3-D vertical FG NAND with the Sidewall Control Gate (SCG) 査読有り

    Moon-Sik Seo, Tetsuo. Endoh

    2011 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2011)　1B.5　75-80　2011年6月29日

  442. Time-Dependent Switching Characteristics of Magnetic Tunnel Junction (MTJ) 査読有り

    Y. Yoshida, F. Iga, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh

    2011 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2011)　2B.7　167-170　2011年6月29日

  443. Study of the Resistive Switching in CoFeB/MgO/CoFeB Magnetic Tunnel Junction Integrated on Back-End Metal Line of CMOS Circuit 査読有り

    F. Iga, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh

    2011 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2011)　2B.8　171-174　2011年6月29日

  444. Electron Dynamics in the Nano scale Transistor 査読有り

    Y. Takada, Y.T. Yoon, T. Shiokawa, S. Konabe, M. Arikawa, M. Muraguchi, T. Endoh, Y. Hatsugai, K. Shiraishi

    2011 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2011)　3A.4　199-203　2011年6月29日

  445. Electron dynamics in the ferromagnetic tunnel junction 査読有り

    M. Arikawa, Y. Hatsugai, K. Shiraishi, T. Endoh

    2011 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2011)　3A.5　205-209　2011年6月29日

  446. Evaluation of Performance in Vertical 1T-DRAM and Planar 1T-DRAM 査読有り

    Yuto Norifusa, Tetsuo Endoh

    2011 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2011)　3A.10　225-230　2011年6月29日

  447. Low Power Nonvolatile Counter Circuit with Fine-Grained Power Gating 査読有り

    Shuta Togashi, Takashi Ohsawa, Tetsuo Endoh

    2011 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2011)　3B.10　267-270　2011年6月29日

  448. A Schmitt Trigger Based SRAM with Vertical MOSFET 査読有り

    H. Na, T. Endoh

    2011 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2011)　3B.11　271-274　2011年6月29日

  449. 3D CMOS Devices –Why do we need them and challenges 招待有り 査読有り

    Tetsuo Endoh

    7th Annual SEMATECH Symposium Japan　Session 2　2011年6月22日

  450. Impact of Spintronics Devices with Vertical MOSFET Technology for Future Nano-VLSI 招待有り 査読有り

    Tetsuo Endoh

    CMOS Emerging Technologies Meeting 2011　Session 6E　2011年6月17日

  451. Will Emerging Non-Volatile Memories Finally Emerge? 招待有り 査読有り

    Tetsuo Endoh

    2011 Symposia on VLSI Technology and Circuits　R-2　2011年6月13日

  452. Fully Parallel 6T-2MTJ Nonvolatile TCAM with Single-Transistor-Based Self Match-Line Discharge Control 査読有り

    Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Shunsuke Fukami, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    2011 Symposia on VLSI Technology and Circuits　298-299　2011年6月13日

  453. A Content Addressable Memory Using Magnetic Domain Wall Motion Cells 査読有り

    R. Nebashi, N. Sakimura, Y. Tsuji, S. Fukami, H. Honjo, S. Saito, S. Miura, N. Ishiwata, K. Kinoshita, T. Hanyu, T. Endoh, N. Kasai, H. Ohno, T. Sugibayashi

    2011 Symposia on VLSI Technology and Circuits　300-301　2011年6月13日

  454. Design and Fabrication of a One-Transistor/One-Resistor Nonvolatile Binary Content-Addressable Memory Using Perpendicular Magnetic Tunnel Junction Devices with a Fine-Grained Power-Gating Scheme 査読有り

    Shoun Matsunaga, Masanori Natsui, Shoji Ikeda, Katsuya Miura, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    JAPANESE JOURNAL OF APPLIED PHYSICS　50　(6)　063004-1-063004-7　2011年6月

    出版者・発行元：JAPAN SOC APPLIED PHYSICS

    DOI： 10.1143/JJAP.50.063004 　

    ISSN：0021-4922

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    A perpendicular magnetic tunnel junction (P-MTJ)-based one-transistor/one-resistor (1T-1R) binary content-addressable memory (CAM) is proposed for a high-density nonvolatile CAM. The proposed CAM cell performs an equality-search operation between an input bit and the corresponding stored bit by detecting the difference of a "cell resistance'', where the cell resistance is determined by the series connection of one metal-oxide-semiconductor (MOS) transistor and one P-MTJ device. This circuit structure makes it possible to implement a compact nonvolatile CAM cell circuit with 1.25 mu m(2) of a cell size in a 0.14 mu m complementary MOS (CMOS)/P-MTJ process. Moreover, the equality-search operation in a bit-serial fashion is used for great reduction of the activity rate in the proposed CAM cell array, since most of the mismatched words in the CAM are detected by just several higher bits of comparison results in the word circuits. By applying a bit-level fine-grained power gating scheme, a fabricated 64-bit x 128-word nonvolatile CAM achieves high density with maintaining low search energy under 3.1% of activity rate in the cell array. (C) 2011 The Japan Society of Applied Physics

  455. Research and Development of Ultra-low Power Spintronics based VLSIs 招待有り 査読有り

    Tetsuo Endoh

    7th International Nanotechnology Conference on Communication and Cooperation (INC 7)　2011年5月16日

  456. The Optimum Physical Targets of the 3-Dimensional Vertical FG NAND Flash Memory Cell Arrays with the Extended Sidewall Control Gate (ESCG) Structure 査読有り

    Moon-Sik Seo, Tetsuo Endoh

    IEICE TRANSACTIONS ON ELECTRONICS　E94C　(5)　686-692　2011年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E94.C.686 　

    ISSN：0916-8524

    eISSN：1745-1353

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    Recently, the 3-dimensional (3-D) vertical Floating Gate (FG) type NAND flash memory cell arrays with the Extended Sidewall Control Gate (ESCG) was proposed [7]. Using this novel structure, we successfully implemented superior program speed, read current, and less interference characteristics, by the high Control Gate (CG) coupling ratio with less interference capacitance and highly electrical inverted S/D technique. However, the process stability of the ESCG structure has not been sufficiently confirmed such as the variations of the physical dimensions. In this paper, we intensively investigated the electrical dependency according to the physical dimensions of ESCG, such as the line and spacing of ESCG and the thickness of barrier oxide. Using the 2-dimentional (2-D) TCAD simulations, we compared the basic characteristics of the FG type flash cell operation, in the aspect of program speed. read current, and interference effect. Finally, we check the process window and suggest the optimum target of the ESCG structure for reliable flash cell operation. From above all, we confirmed that this 3-dimensional vertical FG NAND flash memory cell arrays using the ESCG structure is the most attractive candidate for terabit 3-D vertical NAND flash cell array.

  457. Impact of Floating Body Type DRAM with the Vertical MOSFET 査読有り

    Yuto Norifusa, Tetsuo Endoh

    IEICE TRANSACTIONS ON ELECTRONICS　E94C　(5)　705-711　2011年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E94.C.705 　

    ISSN：0916-8524

    eISSN：1745-1353

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    Several kinds of capacitor-less DRAM cells based on planar SOI-MOSFET technology have been proposed and researched to overcome the integration limit of the conventional DRAM. In this paper, we propose the Floating Body type DRAM cell array architecture with the Vertical MOSFET and discuss its basic operation using a 3-D device simulator. In contrast to previous planar SOI-MOSFET technology, the Floating Body type DRAM with the Vertical MOSFET achieves a cell area of 4F(2) and obtain its floating body cell by isolating the body from the substrate vertically by the bottom-electrode. Therefore, the necessity for a SOI substrate is eliminated. In this paper, the cell array architecture of Floating Body type IT-DRAM is proposed, and furthermore, the basic memory operations of read, write, and erase for Vertical type 1 transistor (IT) DRAM in the 45 nm technology node are shown. In addition, the retention and disturb characteristics of the Vertical type 1T-DRAM are discussed.

  458. Evaluation of 1/f Noise Characteristics in High-k/Metal Gate and SiON/Poly-Si Gate MOSFET with 65 nm CMOS Process 査読有り

    Takuya Imamoto, Takeshi Sasaki, Tetsuo Endoh

    IEICE TRANSACTIONS ON ELECTRONICS　E94C　(5)　724-729　2011年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E94.C.724 　

    ISSN：0916-8524

    eISSN：1745-1353

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    In this paper, we compare 1/f noise characteristics of High-k/Metal Gate MOSFET and SiON/Poly-Si Gate MOSFET experimentally, and evaluate the time fluctuation of drive current. These MOSFETs are fabricated with 65 nm CMOS process, and their gate lengths (Lg) are 130 nm. Specifically, we focus on the dependency of the time fluctuation of drive current on channel width (W) and temperature (T). First, we evaluate the dependency on channel width. In the case of SION/Poly-Si Gate MOSFET, when the channel width is narrow such asW=200 nm and W=250 nm, Power Spectrum Density (PSD) depends on 1/f(2) at two frequency regions. Moreover, as the channel width is wide such as W=300 nm, W=500 nm and W=1000 nm, PSD depends on 1/f and the value of PSD shifts lower. This is a new phenomena observed for the first time. On the other hand, in the case of High-k/Metal Gate MOSFET, the value of PSD is about 100 times larger than that of SiON/Poly-Si Gate MOSFET. Moreover, there is no dependency of PSD on channel width ranges from 150 nm to 1000 nm. Second, we evaluate the dependency on temperature. In the case of SiON/Poly-Si Gate MOSFET, when the temperature (T) is lowered from T=27 degrees C to T=-35 degrees C, the dependency changes from the 1/f dependency to the 1/f(2) dependency at two different frequency regions. This is also a new phenomena observed for the first time. However, in the case of High-k/Metal Gate MOSFET, there is no dependency of PSD on temperature ranges from 27 degrees C to 35 degrees C. These results are useful knowledge for designing future LSI, because PSD dependency shows different characteristics when both channel width and temperature are changed.

  459. Study on Collective Electron Motion in Si-Nano Dot Floating Gate MOS Capacitor 査読有り

    Masakazu Muraguchi, Yoko Sakurai, Yukihiro Takada, Shintaro Nomura, Kenji Shiraishi, Mitsuhisa Ikeda, Katsunori Makihara, Seiichi Miyazaki, Yasuteru Shigeta, Tetsuo Endoh

    IEICE TRANSACTIONS ON ELECTRONICS　E94C　(5)　730-736　2011年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E94.C.730 　

    ISSN：0916-8524

    eISSN：1745-1353

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    We propose the collective electron tunneling model in the electron injection process between the Nano Dots (NDs) and the two-dimensional electron gas (2DEG). We report the collective motion of electrons between the 2DEG and the NDs based on the measurement of the Si-ND floating gate structure in the previous studies. However, the origin of this collective motion has not been revealed yet. We evaluate the proposed tunneling model by the model calculation. We reveal that our proposed model reproduces the collective motion of electrons. The insight obtained by our model shows new viewpoints for designing future nano-electronic devices.

  460. Study on Impurity Distribution Dependence of Electron-Dynamics in Vertical MOSFET 査読有り

    Masakazu Muraguchi, Tetsuo Endoh

    IEICE TRANSACTIONS ON ELECTRONICS　E94C　(5)　737-742　2011年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E94.C.737 　

    ISSN：0916-8524

    eISSN：1745-1353

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    We have studied the transport property of the Vertical MOSFET (V-MOSFET) with an impurity from the viewpoint of quantum electron dynamics. In order to obtain the position dependence of impurity for the electron transmission property through the channel of the V-MOSFET, we solve the time-dependent Shrodinger equation in real space mesh technique We reveal that the impurity in the source edge can assist the electron transmission from the source to drain working as a wave splitter. In addition, we also reveal the effect of an impurity in the surface of pillar is limited because of its dimensionality. Furthermore, we obtained that the electron injection from the source to the channel becomes difficult due to the energy difference between the subbands of the source and the channel. These results enable us to obtain the guiding principle to design the V-MOSFET in the 10 nm pillar. The results enable us to obtain the guiding principle to design the V-MOSFET beyond 20 nm design rule.

  461. The Impact of Current Controlled-MOS Current Mode Logic/Magnetic Tunnel Junction Hybrid Circuit for Stable and High-Speed Operation 査読有り

    Tetsuo Endoh, Masashi Kamiyanagi, Masakazu Muraguchi, Takuya Imamoto, Takeshi Sasaki

    IEICE TRANSACTIONS ON ELECTRONICS　E94C　(5)　743-750　2011年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E94.C.743 　

    ISSN：0916-8524

    eISSN：1745-1353

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    In order to realize Integrated Circuits (IC) with operation over the 10 GHz range, conventional CMOS logic faces critical issues, such as increasing power consumption, and difficulty to aggressively scale the device size and so on. To overcome this issue, we have proposed Current Controlled-MOS Current Mode Logic (CC-MCML) to realize the reduction of power consumption and the enhancement of the operation speed in logic circuits without scaling the gate length of the MOSFET, and confirmed the performance of these circuits both theoretically and experimentally. In the CC-MCML it is extremely important to control the input voltage of the MOSFET used as the constant current source in order to make the base voltage of the input signal and the output signal equivalent. In this paper, we propose CC-MCML/MTJ (Magnetic Tunnel Junction) circuit, which is one type of nonvolatile memory hybrid circuit technology. A more stable and precise operation is realized by cutting the range of the input voltage of the constant current source, and it is shown that the operation of CC-MCML/MTJ Hybrid Circuit enables us to suppress the base voltage difference due to the Vth fluctuation in comparison with the conventional CC-MCML. These results imply the high potential of Si-CMOS/Spintronics Hybrid technologies for future IC.

  462. Temperature Dependency of Driving Current in High-k/Metal Gate MOSFET and Its Influence on CMOS Inverter Circuit 査読有り

    Takeshi Sasaki, Takuya Imamoto, Tetsuo Endoh

    IEICE TRANSACTIONS ON ELECTRONICS　E94C　(5)　751-759　2011年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E94.C.751 　

    ISSN：0916-8524

    eISSN：1745-1353

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    As the integration density and capacitance of semiconductor devices have increased, high-dielectric (High-k) materials have attracted considerable attention. We investigated the dependence of threshold voltage (V-th) characteristics of the High-k/Metal Gate MOSFET fabricated with 65 nm CMOS process on the temperature, in comparison to conventional SiON/Poly-Si Gate MOSFET. Two aspects including the Fermi level and the channel mobility in MOSFET are discussed in details. Furthermore, the influence of threshold voltage characteristics of the High-k/Metal Gate MOSFET on the logic threshold voltage (V-th-inv) of CMOS inverter is reported in this paper.

  463. Verification of Stable Circuit Operation of 180 nm Current Controlled MOS Current Mode Logic under Threshold Voltage Fluctuation 査読有り

    Masashi Kamiyanagi, Takuya Imamoto, Takeshi Sasaki, Hyoungjun Na, Tetsuo Endoh

    IEICE TRANSACTIONS ON ELECTRONICS　E94C　(5)　760-766　2011年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E94.C.760 　

    ISSN：1745-1353

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    We have succeeded in fabricating 180 nm Current Controlled MOS Current Mode Logic (CC-MCML) and verified the stable circuit operation of 180 nm CC-MCML under threshold voltage fluctuations by measurement. The performance stability of the CC-MCML inverter under the fluctuations of threshold voltage of NMOS and PMOS is evaluated from the viewpoint of diminishing the bias offset voltage Delta V-B. The Delta V-B, that is defined as (base voltage of output waveform) - (base voltage of input waveform), is a key design parameter for differential circuit. It is shown that when the threshold voltage of NMOS fluctuates in the range of 0.53 V to 0.69 V, and threshold voltage of PMOS fluctuates in the range of -0.47 V to -0.67 V, the CC-MCML technique is able to suppress Delta V-B within only 30 mV, where as the conventional MCML, technique caused maximum Delta V-B of 1.0 V. In this paper, it is verified for the first time that the fabricated CC-CML is more tolerant against the fluctuations of threshold voltages than the conventional MCML.

  464. Fabrication of Silicon Pillar with 25 nm Half Pitch Using New Multiple Double Patterning Technique 査読有り

    Masato Kushibiki, Arisa Hara, Eiichi Nishimura, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　50　(4)　04DA16-1-04DA16-5　2011年4月

    出版者・発行元：JAPAN SOC APPLIED PHYSICS

    DOI： 10.1143/JJAP.50.04DA16 　

    ISSN：0021-4922

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    For the higher-density cells of next-generation semiconductor memories, many recent studies have focused on the vertical cell structure technology, which includes various performance merits such as small cell size, high drivability, and suitability for cell-stacked-type arrays. The authors developed a new method to fabricate 25 nm half pitch dense Si pillars that would be applicable to the fabrication of vertical cell devices. Using the proposed multiple double patterning techniques, 23.6 nm diameter, 114nm height Si cylindrical pillars with a half pitch of 25nm were fabricated. We confirmed the uniformity in a 300mm wafer at 30 points, and its 3 sigma was only 1.7 nm. Moreover, we examined the presence of pillar collapse at arbitrarily selected chip dies for confirmation. Surprisingly, there was no pillar collapse within any of the inspected areas. From these verifications, we conclude that our proposed fabrication technique for slim Si pillars is now available. (C) 2011 The Japan Society of Applied Physics

  465. Collective Tunneling Model in Charge-Trap-Type Nonvolatile Memory Cell 査読有り

    Masakazu Muraguchi, Yoko Sakurai, Yukihiro Takada, Yasuteru Shigeta, Mitsuhisa Ikeda, Katsunori Makihara, Seiichi Miyazaki, Shintaro Nomura, Kenji Shiraishi, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　50　(4)　04DD04-1-04DD04-4　2011年4月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.1143/JJAP.50.04DD04 　

    ISSN：0021-4922

    eISSN：1347-4065

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    A new tunneling model between an inversion layer and the trap sites for the charge-trap-type (CT-) nonvolatile memory (NVM) cell is proposed. By considering the geometrical mismatch between the inversion layer and the trap site of the CT-NVM cell, we can conclude that electron tunneling is induced by a rare event, which causes the localization of electrons in the inversion layer near the trap sites. In addition, we also reveal that the successive tunneling of electrons is triggered by this rare event tunneling by focusing on the temporal fluctuation of the electronic state in the inversion layer. On the basis of these phenomena, we propose the collective tunneling model in the charge injection of the CT-NVM cell, where the electrons tunnel to the trap sites collectively with a long waiting time. This insight is important in designing the CT-NVM cell. By using collective tunneling, the amount of injection charge can be controlled discretely by adjusting the charge injection time. This enables us to realize a multilevel charge trap cell. (C) 2011 The Japan Society of Applied Physics

  466. Enhancing Single-Ion Detection Efficiency by Applying Substrate Bias Voltage for Deterministic Single-Ion Doping 査読有り

    Masahiro Hori, Takahiro Shinada, Keigo Taira, Akira Komatsubara, Yukinori Ono, Takashi Tanii, Tetsuo Endoh, Iwao Ohdomari

    APPLIED PHYSICS EXPRESS　4　(4)　046501-1-046501-2　2011年4月

    出版者・発行元：JAPAN SOC APPLIED PHYSICS

    DOI： 10.1143/APEX.4.046501 　

    ISSN：1882-0778

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    A single-ion implantation technique that enables us to implant dopant ions one-by-one into semiconductors until the desired number is reached has been developed. The key to controlling the ion number is to detect secondary electrons (SEs) emitted from a target upon ion incidence. The SE detection efficiency currently achieved is 90% due to the low probability of SE emission, but has been enhanced to almost 100% by increasing the number of SEs by controlling the substrate bias voltage. This improvement has accelerated the prospects for realizing single-dopant devices, which are necessary for the ultimate control of the ion number. (C) 2011 The Japan Society of Applied Physics

  467. MTJへの自動書き込み機能を有した不揮発性インバータ回路

    冨樫秀太, 小池洋紀, 遠藤哲郎

    平成23年春季 第58回 応用物理学関係連合講演会　25a-KQ-2　2011年3月24日

  468. ドーパント位置制御による電界効果トランジスタの相互コンダクタンス評価

    堀匡寛, 品田賢宏, 平圭吾, 小松原彰, 小野行徳, 谷井孝至, 遠藤哲郎, 大泊巌

    平成23年春季 第58回 応用物理学関係連合講演会　25a-P3-14　2011年3月24日

  469. 縦型MOSFETによる6Tr SRAMのAccess Timeの向上

    羅炯竣, 遠藤哲郎

    平成23年春季 第58回 応用物理学関係連合講演会　26a-KC-7　2011年3月24日

  470. Double Gate IMOSによるスイッチング特性

    板垣明宏, 遠藤哲郎

    平成23年春季 第58回 応用物理学関係連合講演会　26p-KD-10　2011年3月24日

  471. Spintronics-based VLSIs for Ultra Low power Nonvolatile Computer Systems 招待有り 査読有り

    Tetsuo Endoh

    9th International Symposium on Nanotechnology of International Nanotechnology Exhibition and Conference　2011年2月18日

  472. Nonvolatile Computer Systems and Memory Hierarchy Transformation with STT RAM Technology 招待有り 査読有り

    Tetsuo Endoh, S. Ikeda, T. Hanyu, N. Kasai, H. Ohno

    The 1st CSIS International Symposium on Spintronics-based VLSIs and The 7th RIEC International Workshop on Spintronisc　17　2011年2月3日

  473. Three-terminal domain-wall cell architectures 査読有り

    N. Ishiwata, S. Fukami, S. Saitho, R. Nebashi, N. Sakimura, H. Honjo, S. Miura, T. Sugibayashi, Y. Thuji, M. Murahata, H. Ohno, T. Endoh, T. Hanyu, N. Kasai

    International Magnetics Conference 2011 abstract　2011年

  474. Collective Electron Tunneling Model in Si-Nano Dot Floating Gate MOS Structure 査読有り

    Masakazu Muraguchi, Yoko Sakurai, Yukihiro Takada, Yasuteru Shigeta, Mitsuhisa Ikeda, Katsunori Makihara, Seiichi Miyazaki, Shintaro Nomura, Kenji Shiraishi, Tetsuo Endoh

    TECHNOLOGY EVOLUTION FOR SILICON NANO-ELECTRONICS　470　48-+　2011年

    出版者・発行元：TRANS TECH PUBLICATIONS LTD

    DOI： 10.4028/www.scientific.net/KEM.470.48 　

    ISSN：1013-9826

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    We study the sweep speed dependence of electron injection voltage in Si-Nano-Dots (Si-NDs) floating gate MOS Capacitor by using our collective tunneling model, which models the tunneling between two-dimensional electron gas (2DEG) and the Si-NDs. We clarify the sweep speed dependence of electron injection energy with a numerical calculation based on our collective tunneling model, that we developed to emulate the experiment in this system, and obtained a new insight into the origin of sweep speed dependence. We revealed that our model can reproduce the sweep speed dependence of electron tunneling. This insight is useful for designing future nano-electronic devices.

  475. Collective tunneling model between two-dimensional electron gas to Si-Nano Dot 査読有り

    M. Muraguchi, Y. Sakurai, Y. Takada, S. Nomura, K. Shiraishi, K. Makihara, M. Ikeda, S. Miyazaki, Y. Shigeta, T. Endoh

    AIP Conference Proceedings　1399　295-296　2011年

    DOI： 10.1063/1.3666370 　

    ISSN：0094-243X 1551-7616

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    We study the temperature dependence of electron injection voltage in Si-Nano-Dot (Si-NDs) Floating Gate MOS capacitor by using the collective tunneling model, which models the tunneling between two-dimensional electron gas (2DEG) and the Si-NDs. We clarify the temperature dependence by numerical calculation, which emulate the experiment in this system, and we obtained a new insight into the origin of the temperature dependence. We have revealed that the collective tunneling model can reproduce the temperature dependence of electron tunneling. © 2011 American Institute of Physics.

  476. Collective Electron Tunneling Model in Si-Nano Dot Floating Gate MOS Structure 査読有り

    Masakazu Muraguchi, Yoko Sakurai, Yukihiro Takada, Yasuteru Shigeta, Mitsuhisa Ikeda, Katsunori Makihara, Seiichi Miyazaki, Shintaro Nomura, Kenji Shiraishi, Tetsuo Endoh

    TECHNOLOGY EVOLUTION FOR SILICON NANO-ELECTRONICS　470　48-+　2011年

    出版者・発行元：TRANS TECH PUBLICATIONS LTD

    DOI： 10.4028/www.scientific.net/KEM.470.48 　

    ISSN：1013-9826

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    We study the sweep speed dependence of electron injection voltage in Si-Nano-Dots (Si-NDs) floating gate MOS Capacitor by using our collective tunneling model, which models the tunneling between two-dimensional electron gas (2DEG) and the Si-NDs. We clarify the sweep speed dependence of electron injection energy with a numerical calculation based on our collective tunneling model, that we developed to emulate the experiment in this system, and obtained a new insight into the origin of sweep speed dependence. We revealed that our model can reproduce the sweep speed dependence of electron tunneling. This insight is useful for designing future nano-electronic devices.

  477. Collective Tunneling Model between Two-Dimensional Electron Gas to Si-Nano Dot 査読有り

    M. Muraguchi, Y. Sakurai, Y. Takada, S. Nomura, K. Shiraishi, K. Makihara, M. Ikeda, S. Miyazaki, Y. Shigeta, T. Endoh

    PHYSICS OF SEMICONDUCTORS: 30TH INTERNATIONAL CONFERENCE ON THE PHYSICS OF SEMICONDUCTORS　1399　2011年

    出版者・発行元：AMER INST PHYSICS

    DOI： 10.1063/1.3666370 　

    ISSN：0094-243X

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    We study the temperature dependence of electron injection voltage in Si-Nano-Dot (Si-NDs) Floating Gate MOS capacitor by using the collective tunneling model, which models the tunneling between two-dimensional electron gas (2DEG) and the Si-NDs. We clarify the temperature dependence by numerical calculation, which emulate the experiment in this system, and we obtained a new insight into the origin of the temperature dependence. We have revealed that the collective tunneling model can reproduce the temperature dependence of electron tunneling.

  478. Investigation about I-V Characteristics in a New Electronic Structure Model of the Ohmic Contact for Future Nano-scale Ohmic Contact 査読有り

    Yukihiro Takada, Masakazu Muraguchi, Tetsuo Endoh, Shintaro Nomura, Kenji Shiraishi

    TECHNOLOGY EVOLUTION FOR SILICON NANO-ELECTRONICS　470　43-+　2011年

    出版者・発行元：TRANS TECH PUBLICATIONS LTD

    DOI： 10.4028/www.scientific.net/KEM.470.43 　

    ISSN：1013-9826

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    Ohmic contacts are crucial for both device applications and the study of fundamental physics. From the perspective of device scaling trends, nano-scale Ohmic contacts are indispensable for future LSI technologies such as metallic source and drain contacts. In this study, we investigate the I-V characteristics using a varying discrete level distribution based on our previously-proposed model. Our calculated results show that linear I-V properties can be obtained from uniform discrete level distributions.

  479. Collective Electron Tunneling Model in Si-Nano Dot Floating Gate MOS Structure 査読有り

    Masakazu Muraguchi, Yoko Sakurai, Yukihiro Takada, Yasuteru Shigeta, Mitsuhisa Ikeda, Katsunori Makihara, Seiichi Miyazaki, Shintaro Nomura, Kenji Shiraishi, Tetsuo Endoh

    TECHNOLOGY EVOLUTION FOR SILICON NANO-ELECTRONICS　470　48-+　2011年

    出版者・発行元：TRANS TECH PUBLICATIONS LTD

    DOI： 10.4028/www.scientific.net/KEM.470.48 　

    ISSN：1013-9826

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    We study the sweep speed dependence of electron injection voltage in Si-Nano-Dots (Si-NDs) floating gate MOS Capacitor by using our collective tunneling model, which models the tunneling between two-dimensional electron gas (2DEG) and the Si-NDs. We clarify the sweep speed dependence of electron injection energy with a numerical calculation based on our collective tunneling model, that we developed to emulate the experiment in this system, and obtained a new insight into the origin of sweep speed dependence. We revealed that our model can reproduce the sweep speed dependence of electron tunneling. This insight is useful for designing future nano-electronic devices.

  480. A new sensing scheme with high signal margin suitable for Spin-Transfer Torque RAM 査読有り

    Hiroki Koike, Tetsuo Endoh

    International Symposium on VLSI Technology, Systems, and Applications, Proceedings　56-57　2011年

    DOI： 10.1109/VTSA.2011.5872230 　

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    Spin-Transfer Torque RAM (STT-RAM)[1] using Tunnel Magneto-Resistance (TMR) devices[2] is one of the most promising universal memory implementation because of its high write endurance, low voltage operation and good process-scalability compared to previous nonvolatile memory implementation[35]. From a viewpoint of signal sensing circuitry, STT-RAM is very different from conventional RAM, e.g. DRAM, SRAM. In order to achieve high density, high speed and low power required as a universal memory implementation, it is a key issue to develop a sensing scheme that amplifies the read signal from a memory cell at high efficiency. This paper proposes a new sensing scheme with high signal margin, based on a detailed analysis of STT-RAM read operation. © 2011 IEEE.

  481. New design method of the 3-Dimensional vertical stacked FG type NAND cell arrays without the interference effect 査読有り

    Moon-Sik Seo, Tetsuo Endoh

    International Symposium on VLSI Technology, Systems, and Applications, Proceedings　152-153　2011年

    DOI： 10.1109/VTSA.2011.5872270 　

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    We intensively investigated the interference effect by direct or indirect coupling path with neighboring cells of the 3-Dimensional (3-D) vertical Floating Gate (FG) type NAND cell arrays. Above all, we proposed the optimum 3-D vertical FG type NAND cell array structure to fully suppress the interference effects. © 2011 IEEE.

  482. A new compact SRAM cell by vertical MOSFET for low-power and stable operation 査読有り

    Hyoungjun Na, Tetsuo Endoh

    2011 3rd IEEE International Memory Workshop, IMW 2011　Session 3-3　46-49　2011年

    DOI： 10.1109/IMW.2011.5873204 　

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    In this paper, a compact SRAM cell with low-power and stable operation is proposed using vertical MOSFET technology, and its impact on the cell size and the performance is examined. Although the proposed SRAM cell is composed of 12 transistors, it has a small cell size, which is only 74% of the conventional 8T-SRAM cell, because of its stacked vertical MOSFET structure. The proposed SRAM cell with vertical MOSFET realizes a reduced power dissipation during the write operation which is 47% and 44% of the conventional 6T and 8TSRAM cell, respectively. Furthermore, the proposed SRAM cell with vertical MOSFET has achieved 3 times larger write and read Static Noise Margin (SNM) than that of the conventional planar 6T or 8T-SRAM cell, and its SNM is more tolerant against threshold voltage (Vth) fluctuation. © 2011 IEEE.

  483. A novel 3-d vertical FG NAND flash memory cell arrays using the separated sidewall control gate (S-SCG) for highly reliable MLC operation 査読有り

    Moon-Sik Seo, Bong-Hoon Lee, Sung-Kye Park, Tetsuo Endoh

    2011 3rd IEEE International Memory Workshop, IMW 2011　Session 4-3　61-64　2011年

    DOI： 10.1109/IMW.2011.5873208 　

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    We propose a novel 3-dimensional (3-D) vertical floating gate (FG) type NAND flash memory cell arrays using the Separated - Sidewall Control Gate (S-SCG). This novel cell consists of one cylindrical FG with a line type control gate (CG) and S-SCG structure. For simplifying the process flow, we realized the common S-SCG lines by using the pre-stacked poly silicon layer, through which variable medium voltages are applied not only to control the electrically inverted S/D region but also to assist the program and erase operation. We successfully demonstrate the normal flash cell operation and show its superior performances in comparison with the conventional 3-D NAND cells by using the cylindrical 3-D device simulation. It is shown that the proposed cell can realize the highest CG coupling ratio, low voltage cell operation of program with 15V at Vth=4V and erase with 7V at Vth=-2V and good on/off read current margin by an order of over 1.5. Moreover, the proposed S-SCG cell array can fully suppress both the interference effects and the disturbance problems at the same time by removing the direct coupling effect in the same cell string, which are the most critical problems of the recent 3-D vertical stacked cell structures. Above all, the proposed cell array has good potential for Terabit 3-D vertical NAND flash cell array with highly reliable multi level cell (MLC) operation. © 2011 IEEE.

  484. Restructuring of Memory Layer in Electrical System and Its Novel Evolution with Nonvolatile Logic 招待有り 査読有り

    T. Endoh

    ULSI PROCESS INTEGRATION 7　41　(7)　59-70　2011年

    出版者・発行元：ELECTROCHEMICAL SOC INC

    DOI： 10.1149/1.3633285 　

    ISSN：1938-5862

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    Future semiconductor memories must increase its memory capacity while increasing operation speed and decreasing power consumption. Especially from the perspective of decreasing the power consumption of the system, the improvement in performance of nonvolatile memories is in strong demand. From this background, we introduce novel types of nonvolatile semiconductor memory, which uses storage information other than the conventional charge of the electrons and we also introduce the progress of stacked type vertical NAND type memories for large data capacity. In addition, from the perspective of super low power consumption systems, we discuss the trend of nonvolatile logic, which combine Spintronic devices with semiconductor CMOS logic in order to realize higher level of low power system.

  485. Collective Tunneling Model between Two-Dimensional Electron Gas to Si-Nano Dot 査読有り

    M. Muraguchi, Y. Sakurai, Y. Takada, S. Nomura, K. Shiraishi, K. Makihara, M. Ikeda, S. Miyazaki, Y. Shigeta, T. Endoh

    PHYSICS OF SEMICONDUCTORS: 30TH INTERNATIONAL CONFERENCE ON THE PHYSICS OF SEMICONDUCTORS　1399　295-296　2011年

    出版者・発行元：AMER INST PHYSICS

    DOI： 10.1063/1.3666370 　

    ISSN：0094-243X

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    We study the temperature dependence of electron injection voltage in Si-Nano-Dot (Si-NDs) Floating Gate MOS capacitor by using the collective tunneling model, which models the tunneling between two-dimensional electron gas (2DEG) and the Si-NDs. We clarify the temperature dependence by numerical calculation, which emulate the experiment in this system, and we obtained a new insight into the origin of the temperature dependence. We have revealed that the collective tunneling model can reproduce the temperature dependence of electron tunneling.

  486. A 600MHz MTJ-Based Nonvolatile Latch Making Use of Incubation Time in MTJ Switching 査読有り

    T. Endoh, S. Togashi, F. Iga, Y. Yoshida, T. Ohsawa, H. Koike, S. Fukami, S. Ikeda, N. Kasai, N. Sakimura, T. Hanyu, H. Ohno

    2011 IEEE INTERNATIONAL ELECTRON DEVICES MEETING (IEDM)　Session No. 4.3　2011年

    出版者・発行元：IEEE

    DOI： 10.1109/IEDM.2011.6131487 　

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    The incubation (transit) time of the perpendicular magnetic tunnel junction (MTJ) is found shorter (longer) than the in-plane MTJ. By making use of the incubation time, a new concept is proposed for MTJ/CMOS hybrid circuits that operate as fast as CMOS circuits without operation power overhead and with negligible MTJ switching error. A nonvolatile latch based on the concept is fabricated in 90nm technology to demonstrate 600MHz stable operation.

  487. Quantum transport in deterministically implanted single-donors in Si FETs 査読有り

    T. Shinada, M. Hori, F. Guagliardo, G. Ferrari, A. Komatubara, K. Kumagai, T. Tanii, T. Endo, Y. Ono, E. Prati

    2011 IEEE INTERNATIONAL ELECTRON DEVICES MEETING (IEDM)　Session No. 30.4　2011年

    出版者・発行元：IEEE

    DOI： 10.1109/IEDM.2011.6131644 　

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    Si transistors with deterministically implanted donors were fabricated by single-ion implantation method and their quantum transport was investigated. By placing donors in one dimensional array, we observed the transport characteristics categorized into two regimes: single-electron tunneling through isolated D-0 and D- states; Hubbard band formation due to the inter-donor coupling.

  488. A new sensing scheme with high signal margin suitable for Spin-Transfer Torque RAM 査読有り

    Hiroki Koike, Tetsuo Endoh

    International Symposium on VLSI Technology, Systems, and Applications, Proceedings　56-57　2011年

    DOI： 10.1109/VTSA.2011.5872230 　

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    Spin-Transfer Torque RAM (STT-RAM)[1] using Tunnel Magneto-Resistance (TMR) devices[2] is one of the most promising universal memory implementation because of its high write endurance, low voltage operation and good process-scalability compared to previous nonvolatile memory implementation[35]. From a viewpoint of signal sensing circuitry, STT-RAM is very different from conventional RAM, e.g. DRAM, SRAM. In order to achieve high density, high speed and low power required as a universal memory implementation, it is a key issue to develop a sensing scheme that amplifies the read signal from a memory cell at high efficiency. This paper proposes a new sensing scheme with high signal margin, based on a detailed analysis of STT-RAM read operation. © 2011 IEEE.

  489. Collective Tunneling Model in Charge Trap Type NVM Cell 査読有り

    M. Muraguchi, Y. Sakurai, Y. Takada, Y. Shigeta, M. Ikeda, K. Makihara, S. Miyazaki, S. Nomura, K. Shiraishi, T. Endoh

    Jpn. J. Appl. Phys.　2010年12月

  490. Spin Transfer Torque MRAM (SPRAM) and its applications 招待有り 査読有り

    Tetsuo Endoh

    International Technology Roadmap for Semiconductors Memory Materials Workshop　2010年11月30日

  491. 3D stack of FG type NAND Flash memory cell towards ultra high density storage memory 招待有り 査読有り

    M.S. Seo, T. Endoh

    4th Stanford and Tohoku Universities Joint Open Workshop on 3D Transistor and its Applications　2010年11月5日

  492. A new vertical MOSFET ”Vertical Logic Circuit (VLC) MOSFET” suppressing asymmetric characteristics and realizing an ultra compact and robust logic circuit 査読有り

    K. Sakui, T. Endoh

    Solid-State Electronics　54　(11)　1457-1462　2010年11月

    出版者・発行元：None

    DOI： 10.1016/j.sse.2010.06.005 　

    ISSN：0038-1101

  493. High Efficient, Low Power, and Compact Charge Pump by Vertical MOSFET’s 査読有り

    K. Sakui, T. Endoh

    Solid-State Electronics　54　(10)　1192-1196　2010年10月

    出版者・発行元：None

    DOI： 10.1016/j.sse.2010.05.016 　

    ISSN：0038-1101

  494. Collective Tunneling Model in Charge Trap Type NVM Cell 査読有り

    Masakazu Muraguchi, Yoko Sakurai, Yukihiro Takada, Yasuteru Shigeta, Mitsuhisa Ikeda, Katsunori Makihara, Seiichi Miyazaki, Shintaro Nomura, Kenji Shiraishi, Tetsuo Endoh

    the 2010 International Conference on Solid State Devices and Materials　E-3-2　750-751　2010年9月22日

  495. Fabrication of hp 25nm Si Pillar Using New Multiple Double Patterning Technique 査読有り

    Masato Kushibiki, Arisa Hara, Eiichi Nishimura, Tetsuo Endoh

    the 2010 International Conference on Solid State Devices and Materials　P-1-25L　233-234　2010年9月22日

  496. 構造融合・機能融合によるシリコンテクノロジーの新展開-シリコンテクノロジーの未来像を徹底的に考える- 招待有り 査読有り

    遠藤哲郎

    平成22年秋季第71回応用物理学会学術講演会　16p-ZE-8　2010年9月14日

  497. SiON/Poly-Si NMOSFETの飽和領域における1/fノイズ特性 査読有り

    今本拓也, 佐々木健志, 遠藤哲郎

    平成22年秋季第71回応用物理学会学術講演会　14a-ZE-12　2010年9月14日

  498. 縦型構造MOSFETおよびFINFETにおける10nmチャネル領域への電子注入に及ぼす不純物位置効果 査読有り

    村口正和, 遠藤哲郎

    平成22年秋季第71回応用物理学会学術講演会　14a-ZE-13　2010年9月14日

  499. I-MOSのＳ-Factor特性に対するi型領域長依存性 査読有り

    板垣明宏, 遠藤哲郎

    平成22年秋季第71回応用物理学会学術講演会　15a-ZE-5　2010年9月14日

  500. High-k/Metal Gate nMOSFETにおける駆動電流の温度依存特性 査読有り

    佐々木健志, 今本拓也, 遠藤哲郎

    平成22年秋季第71回応用物理学会学術講演会　15a-ZE-6　2010年9月14日

  501. The Scalability of FG width of the 3-dimensional vertical FG NAND flash memory cell arrays with the Extended Sidewall Control Gate (ESCG) structure 査読有り

    徐文植, 遠藤哲郎

    平成22年秋季第71回応用物理学会学術講演会　17a-ZE-4　2010年9月14日

  502. Study of Retention Characteristics of Vertical type 1T-DRAM 査読有り

    則房勇人, 遠藤哲郎

    平成22年秋季第71回応用物理学会学術講演会　17a-ZE-10　2010年9月14日

  503. 1GHz以上の高速電流パルス生成回路を有する2ステッププログラム手法のベースパルス特性 査読有り

    羅炯竣, 鈴木保彦, 今本拓也, 遠藤哲郎

    平成22年秋季第71回応用物理学会学術講演会　17a-ZE-11　2010年9月14日

  504. Current Controlled MOS Current Mode Logicによる出力基準電圧の安定化 査読有り

    羅炯竣, 遠藤哲郎

    平成22年秋季第71回応用物理学会学術講演会　17a-ZE-12　2010年9月14日

  505. 基板バイアス印加による単一-イオン個数制御性の検証 査読有り

    堀匡寛, 小松原彰, 品田賢宏, 小野行徳, 平圭吾, 谷井孝至, 遠藤哲郎, 大泊巌

    平成22年秋季第71回応用物理学会学術講演会　16a-ZD-3　2010年9月14日

  506. 縦型MOSFET技術に基づく3次元集積回路とその将来展望 招待有り 査読有り

    遠藤哲郎

    技術戦略委員会省電力エレクトロニクス技術分科会, 電子情報技術産業協会技報　1-5　2010年9月10日

  507. Importance of electronic state of two-dimensional electron gas for electron injection process in nano-electronic devices 査読有り

    M. Muraguchi, T. Endoh, Y. Takada, Y. Sakurai, S. Nomura, K. Shiraishi, M. Ikeda, K. Makihara, S. Miyazaki, Y. Shigeta

    PHYSICA E-LOW-DIMENSIONAL SYSTEMS & NANOSTRUCTURES　42　(10)　2602-2605　2010年9月

    出版者・発行元：ELSEVIER SCIENCE BV

    DOI： 10.1016/j.physe.2009.12.025 　

    ISSN：1386-9477

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    We report the unexpected temperature dependence of electron tunneling from the two-dimensional electron gas (2DEG) to the Si-dot in a Si-dots floating gate metal-oxide-semiconductor (MOS) capacitor. We indicate that this temperature dependence of the electron tunneling cannot be explained by the conventional one-dimensional tunneling model, and show that it is necessary for a new model which includes the geometrical factor of the system. To extract a mechanism of the electron injection process from the 2DEG to the nano-structure, we have employed the numerical simulation, which includes both the geometrical condition of the system and the experimental setup. We suggest in our new tunneling model that the main contribution to the electron tunneling is induced by the wave-packet-like state of the electron below the Si-dots. We successfully show that the temperature dependence of the electron injection voltage in the Si-dots floating gate MOS capacitor fits our model. This indicates that the spatial distribution of electron density in the two-dimensional electron gas would play a crucial role in the electron tunneling. (C) 2009 Elsevier B.V. All rights reserved.

  508. Proposal of a new physical model for Ohmic contacts 査読有り

    Y. Takada, M. Muraguchi, T. Endoh, S. Nomura, K. Shiraishi

    PHYSICA E-LOW-DIMENSIONAL SYSTEMS & NANOSTRUCTURES　42　(10)　2837-2840　2010年9月

    出版者・発行元：ELSEVIER SCIENCE BV

    DOI： 10.1016/j.physe.2010.02.011 　

    ISSN：1386-9477

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    Ohmic contacts are crucial for both device applications and the study of fundamental physics. In this study, we propose a new physical model for Ohmic contacts based on the detailed considerations of a metal/semiconductor interface, such as charge neutrality level concept, with which it is possible to describe the real situation precisely. Our proposed model contains many defect energy levels that originate from vacancies and impurities located in the vicinity of the metal/semiconductor interface, within the energy range of the Schottky barrier height. Moreover, we calculate the current-voltage characteristics based on our model. Our calculated results show that our model reveals linear Ohmic I-V characteristics and dense defect energy level distribution in the energy range of the Schottky barrier height is crucial for obtaining Ohmic I-V characteristics. (C) 2010 Elsevier B.V. All rights reserved.

  509. New Phenomena in the Dependency of 1/f Noise Characteristics on Temperature for SiON/Poly-Si Gate N-type MOSFET 査読有り

    Takuya Imamoto, Takeshi Sasaki, Tetsuo Endoh

    2010 TOHOKU-SECTION JOINT CONVENTION RECORD OF ELECTRICAL AND INFORMATION ENGINEERS　1A06　6　2010年8月26日

  510. The interference characteristics of the 3-dimensional vertical FG NAND flash memory cell arrays with the Extended Sidewall Control Gate (ESCG) structure 査読有り

    Moon-Sik Seo, Tetsuo Endoh

    2010 TOHOKU-SECTION JOINT CONVENTION RECORD OF ELECTRICAL AND INFORMATION ENGINEERS　1A07　7　2010年8月26日

  511. Improvement of Differential-Mode Voltage Gain by Current Controlled MOS Current Mode Logic 査読有り

    H.-J. Na, Tetsuo Endoh

    2010 TOHOKU-SECTION JOINT CONVENTION RECORD OF ELECTRICAL AND INFORMATION ENGINEERS　1A09　9　2010年8月26日

  512. Base Pulse Characteristics of 2 Step Program Method with Over 1GHz High-Speed Current Pulse Generation Circuit 査読有り

    H.-J. Na, Yasuhiko Suzuki, Takuya Imamoto, Tetsuo Endoh

    2010 TOHOKU-SECTION JOINT CONVENTION RECORD OF ELECTRICAL AND INFORMATION ENGINEERS　1A10　10　2010年8月26日

  513. Disturb Characteristics of Vertical type 1T-DRAM 査読有り

    Yuto Norifusa, Tetsuo Endoh

    2010 TOHOKU-SECTION JOINT CONVENTION RECORD OF ELECTRICAL AND INFORMATION ENGINEERS　1A11　11　2010年8月26日

  514. 縦型構造MOSFET およびFINFET における10nm チャネル領域への電子注入過程の研究 査読有り

    村口正和, 遠藤哲郎

    電気関係学会東北支部連合大会　1I07　283　2010年8月26日

  515. A Compact Space and Efficient Drain Current Design for Multi-Pillar Vertical MOSFET’s 査読有り

    K. Sakui, T. Endoh

    International Conference on. Solid State Devices and Materials (SSDM2009)　57　(8)　1768-1773　2010年8月

    出版者・発行元：None

    DOI： 10.1109/TED.2010.2050546 　

    ISSN：0018-9383

  516. A Compact Space and Efficient Drain Current Design for Multipillar Vertical MOSFETs 査読有り

    Koji Sakui, Tetsuo Endoh

    IEEE TRANSACTIONS ON ELECTRON DEVICES　57　(8)　1768-1773　2010年8月

    出版者・発行元：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI： 10.1109/TED.2010.2050546 　

    ISSN：0018-9383

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    In the vertical MOSFET, due to its device structure, the bottom of its silicon pillar has a certain resistance because there is a diffused silicon wiring area in the bottom. Thereby, this resistance becomes large in the case of the multipillar transistors and also shows asymmetric characteristics between the top and bottom nodes of the pillar. This paper is devoted to examining this resistance for the multipillar vertical MOSFETs and proposing a compact design, which can suppress the resistance influences, attain a large drain current, and achieve a higher circuit performance.

  517. The Analysis of Temperature Dependency of the Mobility In High-k/Metal Gate MOSFET and the Performance on its CMOS Inverter 査読有り

    Takeshi Sasaki, Takuya Imamoto, Tetsuo Endoh

    2010 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices　7A.4　(ED)　177-182　2010年6月30日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    As the integration density and capacitance of semiconductor devices have increased, high-dielectric (High-k) materials have attracted considerable attention. We investigated the dependence of threshold voltage (Vth) characteristics of the High-k/Metal Gate MOSFET on the temperature, in comparison to conventional SiON/Poly-Si Gate MOSFET. Two aspects including the Fermi level and the channel mobility in MOSFET are discussed in details. Furthermore, the influence of threshold voltage characteristics of the High-k/Metal Gate MOSFET on the logic threshold voltage (Vth-inv) of CMOS inverter is renorted in this naner.

  518. Evaluation of 1/f Noise Characteristics in High-k/Metal Gate and SiON/Poly-Si Gate MOSFET 査読有り

    Takuya Imamoto, Takeshi Sasaki, Tetsuo Endoh

    2010 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices　7A.4　(ED)　195-198　2010年6月30日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    In this paper, we compare the 1/f noise characteristics of High-k/Metal Gate MOSFET and SiON/Poly-Si Gate MOSFET by measurement, and evaluate the time fluctuation of drive current. Specifically, we focus on the statistical distribution of the time fluctuations of drive current of High-k/Metal Gate MOSFET and SiON/Poly-Si Gate MOSFET. We have found new phenomena in the 1/f noise characteristics of SiON/Poly-Si Gate MOSFET in comparison with High-k/Metal Gate MOSFET. In the case of SiON/Poly-Si Gate MOSFET, as the gate width is narrowed, Power Spectrum Density (PSD) depends on 1/f^2 that is the slope. Moreover, as the gate width is widened, PSD depends on 1/f and the value of PSD shifts lower. On the other hand, in the case of High-k/Metal Gate MOSFET, the value of PSD is much larger than that of SiON/Poly-Si Gate MOSFET. Moreover, there is no dependency of PSD on gate width. This result is a useful knowledge for future High-k/Metal Gate MOSFETs.

  519. Impact of Floating Body type DRAM with the Vertical MOSFET 査読有り

    Yuto Norifusa, Tetsuo Endoh

    2010 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices　8A.3　(ED)　211-216　2010年6月30日

  520. The optimum physical targets of the 3-dimensional vertical FG NAND flash memory cell arrays with the extended sidewall control gate (ESCG) structure 査読有り

    Moon-Sik Seo, Tetsuo Endoh

    2010 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices　8A.6　(ED)　225-230　2010年6月30日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    Recently, the 3-dimensional vertical Floating Gate (FG) NAND flash memory cell arrays with the extended sidewall control gate (ESCG) was proposed. Using this novel structure, we successfully implemented superior program speed, read current, and less interference characteristics, by the high coupling ratio and highly electrical inverted S/D region. However, the process stability of the ESCG structure has not been sufficiently confirmed such as the variations of the physical dimensions. In this paper, we intensively investigated the electrical dependency according to the physical dimensions of ESCG, such as the line and spacing of ESCG, the thickness of bottom oxide and so on. Using the 2-dimentional TCAD simulations, we compared the basic characteristics of the FG type flash cell operation, in the aspect of program speed, read current, and interference effect. Finally, we check the process window and suggest the optimum target of the ESCG structure for reliable flash cell operation. From above all, we confirmed that this 3-dimensional vertical FG NAND flash memory cell arrays using the ESCG structure is the most attractive candidate for terabit 3-D vertical NAND flash cell array.

  521. The Impact of Current Controlled-MOS Current Mode Logic/Magnetic Tunnel Junction Hybrid Circuit for Stable and High-speed Operation 査読有り

    Tetsuo Endoh, Masashi Kamiyanagi, Masakazu Muragudhi, Takuya Imamoto, Takeshi Sasaki

    2010 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices　7B.1　(ED)　257-262　2010年6月30日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    In order to realize Integrated Circuits (IC) with operation over the lOGHz range, conventional CMOS logic face critical issues, such as increasing power consumption, and difficulty to aggressively scale the device size and so on. To overcome this issue, we have proposed Current Controlled-MOS Current Mode Logic (CC-MCML) to realize the reduction of power consumption and the enhancement of the operation speed in logic circuits without scaling the gate length of the MOSFET, and confirmed the performance of these circuits both theoretically and experimentally. In the CC-MCML it is extremely important to control the input voltage of the MOSFET used as the constant current source in order to make the base voltage of the input signal and the output signal equivalent. In this paper, we propose CC-MCML/MTJ (Magnetic Tunnel Junction) circuit, which is one type of nonvolatile memory hybrid circuit technology. A more stable and precise operation is realized by cutting the range of the input voltage of the constant current source, and it is shown that the operation of CC-MCML/MTJ Hybrid Circuit enables us to suppress the base voltage difference due to the Vth fluctuation in comparison with the conventional CC-MCML. These results imply the high potential of Si-CMOS/Spintronics Hybrid technologies for future IC.

  522. Verification of Stable Circuit Operation of 180nm Current Controlled MOS Current Mode Logic under Threshold Voltage Fluctuation 査読有り

    Masashi Kamiyanagi, Takuya Imamoto, Takeshi Sasaki, Hyoungjun Na, Tetsuo Endoh

    2010 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices　7B.2　(ED)　263-267　2010年6月30日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    We have succeeded in the verification of stable circuit operation of 180nm Current Controlled MOS Current Mode Logic (CC-MCML) under threshold voltage fluctuations by measurement. The performance stability of the CC-MCML inverter under the fluctuations of threshold voltage of NMOS and PMOS is evaluated from the viewpoint of diminishing the bias offset voltage ΔV_B. The ΔV_B, that is defined as (base voltage of output waveform) - (base voltage of input waveform), is a key design parameter for differential circuit. It is shown that when the threshold voltage of NMOS fluctuates in the range of 0.53V to 0.69V, and threshold voltage of PMOS fluctuates in the range of-0.47V to -0.67V, the CC-MCML technique is able to suppress ΔV_B within only 30mV, where as the conventional MCML technique caused maximum ΔV_B of 1.0V. In this paper, it is verified for the first time that the proposed CC-MCML is more tolerant against the fluctuations of threshold voltages than the conventional MCML.

  523. Over 1GHz High-Speed Current Pulse Generation Circuit for Novel Nonvolatile Memory Cells 査読有り

    Tetsuo Endoh, Yasuhiko Suzuki, Takuya Imamoto, Hyoungjun Na

    2010 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices　7B.6　(ED)　283-288　2010年6月30日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    In this paper, a new 2 step program method is proposed to realize high speed and low power program operation for novel nonvolatile memory cells. Moreover, over 1GHz high-speed current pulse generation circuit is proposed which is capable of realizing the proposed 2 step program method. The operation of designed over 1GHz high-speed current pulse generation circuit with 90 nm CMOS process is investigated by HSPICE simulations. The proposed 2 step program method and the designed over 1GHz high-speed current pulse generation circuit with 90 nm CMOS process can be applied to all the novel nonvolatile memories on which the program operation is performed by injecting current, such as PRAM, RRAM, MRAM, STTRAM, and etc.

  524. Study on Impurity Distribution Dependence of Electron-Dynamics in Vertical MOSFET 査読有り

    Masakazu Muraguchi, Tetsuo Endoh

    2010 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices　9B.2　(ED)　309-313　2010年6月30日

  525. Study on Collective Electron Motion in Si-Nano Dot Floating Gate MOS Capacitor 査読有り

    Masakazu Muraguchi, Yoko Sakurai, Yukihiro Takada, Shintaro Nomura, Kenji Shiraishi, Mitsuhisa Ikeda, Katsunori Makihara, Seiichi Miyazaki, Yasuteru Shigeta, Tetsuo Endoh

    2010 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices　9B.4　(ED)　319-324　2010年6月30日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    The efficiency and stability of electron injection from the electrode to the nano-structure is one of the most important issues for the future nano-electronic devices. In order to reveal the electron injection process to the nano-structure, we have investigated the transient current characteristics of Si-Nano Dot floating-gate memory. We have reported a collective motion of electrons between the two-dimensional electron gas and the nano-dot based on the measurement of the Si-Nano Dot floating gate Memory. In this study, by extending our conventional tunneling model, we propose the collective tunneling model, which supports the collective motion of electrons, and this insight is useful for designing future nano-electronic devices.

  526. Sub-threshold Characteristics of High-k/Metal Gate MOSFET 査読有り

    Takuya Imamoto, Takeshi Sasaki, Tetsuo Endoh

    International Meeting for Future of Electron Devices　A-2　32-33　2010年5月13日

  527. Dependency of Driving Current on Channel Width in High-k/Metal Gate MOSFET 査読有り

    Takeshi Sasaki, Takuya Imamoto, Tetsuo Endoh

    International Meeting for Future of Electron Devices　A-3　34-35　2010年5月13日

  528. Bias Voltage Sweep Speed Dependence of Electron Injection in Si-Nano-Dots Floating Gate MOS Capacitor 査読有り

    M. Muraguchi, Y, Sakurai, Y.Takada, S. Nomura, K. Shiraishi, M. Ikeda, K. Makihara, S. Miyazaki, Y. Shigeta, T. Endoh

    International Meeting for Future of Electron Devices　B-2　48-49　2010年5月13日

  529. Design of 30 nm FinFETs and Double Gate MOSFETs with Halo Structure 査読有り

    Tetsuo Endoh, Koji Sakui, Yukio Yasuda

    IEICE TRANSACTIONS ON ELECTRONICS　E93C　(5)　534-539　2010年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E93.C.534 　

    ISSN：0916-8524

    eISSN：1745-1353

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    Design of the 30 nm FinFETs and Double Gate MOSFETs with the halo structure for suppressing the threshold voltage roll-off and improving the subthreshold swing at the same time is proposed for the first time. The performances of nano scale FinFETs and Double Gate MOSFETs with the halo structure are analyzed using a two-dimensional device simulator. The device characteristics, focusing especially on the threshold voltage and subthreshold slope, are investigated for the different gate length, body thickness, and halo impurity concentration. From the viewpoint of body potential control, it is made clear on how to design the halo structure to suppress the short channel effects and improve the subthreshold-slope. It is shown that by introducing the halo structure to FinFETs and Double Gate MOSFETs, nano-scale FinFETs and Double Gate MOSFETs achieve an improved S-factor and suppressed threshold voltage V-th roll-off simultaneously.

  530. Study on Quantum Electro-Dynamics in Vertical MOSFET 査読有り

    Masakazu Muraguchi, Tetsuo Endoh

    IEICE TRANSACTIONS ON ELECTRONICS　E93C　(5)　552-556　2010年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E93.C.552 　

    ISSN：0916-8524

    eISSN：1745-1353

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    We have studied transmission property of electron in vertical MOSFET (V-MOSFET) from the viewpoint of quantum electrodynamics. To obtain the intuitive picture of electron transmission property through channel of the V-MOSFET, we solve the time-dependent Schrodinger equation in real space by employing the split operator method. We injected an electron wave packet into the body of the V-MOSFET from the source, and traced the time-development of electron-wave function in the body and drain region. We successfully showed that the electron wave function propagates through the resonant states of the body potential. Our suggested approaches open the quantative and intuitive discussion for the carrier dynamics in the V-MOSFET on quantum limit.

  531. Sub-10 nm Multi-Nano-Pillar Type Vertical MOSFET 査読有り

    Tetsuo Endoh, Koji Sakui, Yukio Yasuda

    IEICE TRANSACTIONS ON ELECTRONICS　E93C　(5)　557-562　2010年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E93.C.557 　

    ISSN：0916-8524

    eISSN：1745-1353

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    The excellent performance of the 10 nm gate Multi-Nano-Pillar type (M-) Vertical MOSFET has been numerically shown for the first time. It is made clear that the M-Vertical MOSFET, in comparison with the conventional Single Pillar type (S-) Vertical MOSFET, has achieved an increased driving current by more than 2 times, a nearly ideal S-factor, and a suppressed cutoff-leakage current by less than 1/60 by suppressing both the short channel effect and the DIBL effect. Moreover, mechanisms of these improvements of the M-Vertical MOSFET are made clear. From all of the above, it is shown that the M-Vertical MOSFET is a key device candidate for future high speed and low power LSI's in the sub-10 nm generation.

  532. Importance of the Electronic State on the Electrode in Electron Tunneling Processes between the Electrode and the Quantum Dot 査読有り

    Masakazu Muraguchi, Yukihiro Takada, Shintaro Nomura, Tetsuo Endoh, Kenji Shiraishi

    IEICE TRANSACTIONS ON ELECTRONICS　E93C　(5)　563-568　2010年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E93.C.563 　

    ISSN：1745-1353

    eISSN：1745-1353

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    We have revealed that the electronic states in the electrodes give a significant influence to the electron transport in nano-electronic devices. We have theoretically investigated the time-evolution of electron transport from a two-dimensional electron gas (2DEG) to a quantum dot (QD), where 2DEG represents the electrode in the nano-electronic devices. We clearly showed that the coherent electron transport is remarkably modified depending on the initial electronic state in the 2DEG. The electron transport from the 2DEG to the QD is strongly enhanced, when the initial state of the electron in the 2DEG is localized below the QD. We have proposed that controlling the electronic state in the electrodes could realize a new concept device function without modifying the electrode structures; that achieves a new controllable state in future nano-electronic devices.

  533. Transient Characteristic of Fabricated Magnetic Tunnel Junction (MTJ) Programmed with CMOS Circuit 査読有り

    Masashi Kamiyanagi, Fumitaka Iga, Shoji Ikeda, Katsuya Miura, Jun Hayakawa, Haruhiro Hasegawa, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    IEICE TRANSACTIONS ON ELECTRONICS　E93C　(5)　602-607　2010年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E93.C.602 　

    ISSN：0916-8524

    eISSN：1745-1353

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    In this paper, it is shown that our fabricated MTJ of 60 x 180 nm(2), which is connected to the MOSFET in series by 3 levels via and 3 levels metal line, can dynamically operate with the programming current driven by 0.14 mu m CMOSFET. In our measurement of transient characteristic of fabricated MTJ, the pulse current, which is generated by the MOSFET with an applied pulse voltage of 1.5 V to its gate, injected to the fabricated MTJ connected to the MOSFET in series. By using the current measurement technique flowing in MTJ with sampling period of 10 nsec, for the first time, we succeeded in monitor that the transition speed of the resistance change of 60 x 180 nm(2) MTJ is less than 30 ns with its programming current of 500 mu A and the resistance change of 1.2 k Omega.

  534. Study of the DC Performance of Fabricated Magnetic Tunnel Junction Integrated on Back-End Metal Line of CMOS Circuits 査読有り

    Fumitaka Iga, Masashi Kamiyanagi, Shoji Ikeda, Katsuya Miura, Jun Hayakawa, Haruhiro Hasegawa, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    IEICE TRANSACTIONS ON ELECTRONICS　E93C　(5)　608-613　2010年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E93.C.608 　

    ISSN：0916-8524

    eISSN：1745-1353

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    In this paper, we have succeeded in the fabrication of high performance Magnetic Tunnel Junction (MTJ) which is integrated in CMOS circuit with 4-Metal/1-poly Gate 0.14 mu m CMOS process. We have measured the DC characteristics of the MTJ that is fabricated on via metal of 3rd layer metal line. This MTJ of 60 x 180 nm(2) achieves a large change in resistance of 3.52 k Omega (anti-parallel) with TMR ratio of 151% at room temperature, which is large enough for sensing scheme of standard CMOS logic. Furthermore, the write current is 320 mu A that can be driven by a standard MOS transistor. As the results, it is shown that the DC performance of our fabricated MTJ integrated in CMOS circuits is very good for our novel spin logic (MTJ-based logic) device.

  535. Mechanical and tribological properties of boron, nitrogen-coincorporated diamond-like carbon films prepared by reactive radio-frequency magnetron sputtering 査読有り

    H. Nakazawa, A. Sudoh, M. Suemitsu, K. Yasui, T. Itoh, T. Endoh, Y. Narita, M. Mashita

    DIAMOND AND RELATED MATERIALS　19　(5-6)　503-506　2010年5月

    出版者・発行元：ELSEVIER SCIENCE SA

    DOI： 10.1016/j.diamond.2010.01.026 　

    ISSN：0925-9635

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    We have deposited boron- and/or nitrogen-incorporated DLC films by radio-frequency magnetron sputtering, and systematically investigated the structure and the mechanical and tribological properties. The N content in DLC films increased with increasing N(2) flow ratio [N(2)/(Ar + N(2))], and it tended to be saturated at higher N(2) flow ratios. The N content further increased with an increase in the B content of the targets. The B/C ratios of the films were almost the same as those of the B-containing targets regardless of the N content. Scratch tests revealed that the adhesion strength of N-incorporated DLC films decreased with increasing N(2) flow ratio and the critical loads of B-incorporated films were lower than that of an unincorporated film. It was found that for B. N-coincorporated films there was an optimum N(2) flow ratio at which the critical load became a maximum value, which was higher than that of the unincorporated film. The optimum N(2) flow ratio increased with an increase in the B composition of the targets. The N-incorporated films peeled off during ball-on-plate friction tests. On the other hand, the B, N-coincorporated films showed good wear-resistant properties that the specific wear rates were lower than those of the unincorporated and B-incorporated films. (C) 2010 Elsevier B.V. All rights reserved.

  536. Effect of Carrier Scattering Phenomena on Drain Current Variability in Si MOSFETs 査読有り

    K. Ohmori, T. Matsuki, Y. Ohkura, J. Yugami, K. Ikeda, Y. Ohji, Y. Yasuda, T. Endoh, K. Shiraishi, K. Yamada

    217th ECS Meeting　918(E1)　2010年4月25日

  537. Impact of Vertical Devices for Future Nano LSI 招待有り 査読有り

    Tetsuo Endoh

    Materials Research Society (MRS) 2010 Spring Meeting　I7-1　2010年4月9日

  538. Spin Transfer Torque MRAM (SPRAM) and its applications 招待有り 査読有り

    Tetsuo Endoh

    The International Technology Roadmap for Semiconductors (ITRS) Emerging Research Memory Technologies Workshop, Emerging Research Devices　2010年4月6日

  539. Temperature Dependence of Electron Tunneling between Two Dimensional Electron Gas and Si Quantum Dots 査読有り

    Y., Sakurai, Y., Takada, J-I., Iwata, K., Shiraishi, S., Nomura, M., Muraguchi, T., Endoh, Y., Shigeta, M., Ikeda, K., Makihara, S., Miyazaki

    ECS Transactions　28　(71)　369-374　2010年4月

    出版者・発行元：The Electrochemical Society

  540. 2次元電子ガス－量子ドット界面における電子トンネル過程に対する微視的考察 査読有り

    村口正和, 高田幸宏, 櫻井蓉子, 野村晋太郎, 白石賢二, 牧原克典, 池田弥央, 宮崎誠一, 重田育照, 遠藤哲郎

    日本物理学会第65回年次大会講演概要集　21aHV-13　713　2010年3月20日

  541. Impact of Vertical Structured Devices and Spintronic Devices for Future Nano LSI 招待有り 査読有り

    Tetsuo Endoh

    SEMICON Korea2010 STS　S3-6　2010年2月3日

  542. Restructuring of Memory Hierarchy in Electrical System and No-Standby-Power Nonvolatile Logic with STT-RAM Technology 招待有り 査読有り

    Tetsuo Endoh

    The 2nd CSIS International Symposium on Spintronics-based VLSIs　F1　18-18　2010年2月2日

  543. Anomalous temperature dependence of electron tunneling between a two-dimensional electron gas and Si dots 査読有り

    Y. Sakurai, S. Nomura, Y. Takada, J. Iwata, K. Shiraishi, M. Muraguchi, T. Endoh, Y. Shigeta, M. Ikeda, K. Makihara, S. Miyazaki

    PHYSICA E-LOW-DIMENSIONAL SYSTEMS & NANOSTRUCTURES　42　(4)　918-921　2010年2月

    出版者・発行元：ELSEVIER SCIENCE BV

    DOI： 10.1016/j.physe.2009.11.120 　

    ISSN：1386-9477

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    We present our observation of an anomalous temperature and optical excitation intensity dependence of the electron tunneling between a two-dimensional electron gas (2DEG) and Si dots in the direct tunneling mode. We find that the gate voltages required for the electron injection from the 2DEG to Si-dots become smaller with increase in the temperature or in the optical excitation intensity. The experimental results are discussed in terms of the geometrical matching of the wave functions of a 2DEG and an electron in a Si-dot. (C) 2009 Elsevier B.V. All rights reserved.

  544. Current status of NAND flash memory and future prospect of the next generation nonvolatile semiconductor memory for new storage systems 招待有り 査読有り

    Tetsuo Endoh

    11th Joint MMM-intermag Conference　HA-05　2010年1月18日

  545. Fabrication Method of Sub-100 nm Metal-Oxide-Semiconductor Field-Effect Transistor with Thick Gate Oxide 査読有り

    Vipul Singh, Hiroshi Inokawa, Tetsuo Endoh, Hiroaki Satoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　49　(12)　128002_1-2　2010年

    出版者・発行元：JAPAN SOC APPLIED PHYSICS

    DOI： 10.1143/JJAP.49.128002 　

    ISSN：0021-4922

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    Based on the standard large-scale integrated circuit (LSI) process, sub-100 nm gate metal-oxide-semiconductor field-effect transistor (MOSFET) with thick gate oxide was fabricated. This was realized only by the modification of layout design, and no customization of the fabrication process was necessary. This unique designing technique is of great use in obtaining low-input-leakage MOSFET by advanced LSI process for high-performance analog applications. (C) 2010 The Japan Society of Applied Physics

  546. Proposal of a new electronic structure model of ohmic contacts for the future metallic source and drain 査読有り

    Yukihiro Takada, Masakazu Muraguchi, Tetsuo Endoh, Shintaro Nomura, Kenji Shiraishi

    IWJT-2010: Extended Abstracts - 2010 International Workshop on Junction Technology　78-81　2010年

    DOI： 10.1109/IWJT.2010.5474985 　

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    Recently, metallic source and drain is widely discussed with LSIs scaling trend. For this technology, it is essential to fabricate low resistive Ohmic contact between electrodes and the channel materials. However, it is expected that precise Schottky barrier height control for obtaining Ohmic contact is technologically difficult. One of the main reasons is that Fermi level pinning phenomena takes place when a metal/semiconductor interface is formed. Recently, we have proposed a new Ohmic contact model in which resonant tunneling through the defect levels in a Schottky barrier is an origin of Ohmic characteristics. In this paper, we have considered our propose Ohmic contact model which is compatible with interface physics concepts, such as a charge neutrality level which can describe essential properties of metal/semiconductor interfaces. We calculate the current-voltage characteristics based on our proposed model up to the operating temperature of the integrated circuits. Our calculated results show that our proposed model can reproduce linear Ohmic I-V characteristics from room temperature to the operation temperature of the integrated circuits.

  547. Transient characteristic of fabricated magnetic tunnel junction (MTJ) programmed with CMOS circuit 招待有り 査読有り

    Masashi Kamiyanagi, Fumitaka Iga, Shoji Ikeda, Katsuya Miura, Jun Hayakawa, Haruhiro Hasegawa, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    IEICE Transactions on Electronics　E93-C　(5)　602-607　2010年

    出版者・発行元：Institute of Electronics, Information and Communication, Engineers, IEICE

    DOI： 10.1587/transele.E93.C.602 　

    ISSN：1745-1353 0916-8524

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    In this paper, it is shown that our fabricated MTJ of 60 × 180 nm2, which is connected to the MOSFET in series by 3 levels via and 3 levels metal line, can dynamically operate with the programming current driven by 0.14 μm CMOSFET. In our measurement of transient characteristic of fabricated MTJ, the pulse current, which is generated by the MOSFET with an applied pulse voltage of 1.5V to its gate, injected to the fabricated MTJ connected to the MOSFET in series. By using the current measurement technique flowing in MTJ with sampling period of 10 nsec, for the first time, we succeeded in monitor that the transition speed of the resistance change of 60 × 180 nm2 MTJ is less than 30ns with its programming current of 500 μA and the resistance change of 1.2 kω. Copyright © 2010 The Institute of Electronics, Information and Communication Engineers.

  548. The Performance of Magnetic Tunnel Junction Integrated on the Back-End Metal Line of Complimentary Metal-Oxide-Semiconductor Circuits 査読有り

    Tetsuo Endoh, Fumitaka Iga, Shoji Ikeda, Katsuya Miura, Jun Hayakawa, Masashi Kamiyanagi, Haruhiro Hasegawa, Takahiro Hanyu, Hideo Ohno

    JAPANESE JOURNAL OF APPLIED PHYSICS　49　(4)　4　2010年

    出版者・発行元：JAPAN SOC APPLIED PHYSICS

    DOI： 10.1143/JJAP.49.04DM06 　

    ISSN：0021-4922

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    In this paper, we have described the complementary metal-oxide-semiconductor (CMOS)/magnetic tunnel junction (MTJ) integrated process technology; MTJs were fabricated on via metal with surface roughness of 0.3nm with 0.14 mu m CMOS process and 60 x 180nm(2) MTJ process. It is shown that by this process technology, the fabricated MTJ on CMOS logic circuit plane achieves a large change in a resistance of 3.63 k Omega (anti-parallel) with the TMR ratio of 138% at room temperature, which is large enough for a sensing scheme of standard CMOS logic. Furthermore, we have successfully demonstrated the DC and AC operation of this MTJ with write transistors. As the results, our MTJ achieves high enough write/read performance with transistors for realizing MTJ-based logic circuits. (C) 2010 The Japan Society of Applied Physics

  549. Sub-10 nm multi-nano-pillar type vertical MOSFET 査読有り

    Tetsuo Endoh, Koji Sakui, Yukio Yasuda

    IEICE Transactions on Electronics　E93-C　(5)　557-562　2010年

    出版者・発行元：Institute of Electronics, Information and Communication, Engineers, IEICE

    DOI： 10.1587/transele.E93.C.557 　

    ISSN：1745-1353 0916-8524

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    The excellent performance of the 10 nm gate Multi-Nano- Pillar type (M-) Vertical MOSFET has been numerically shown for the first time. It is made clear that the M-Vertical MOSFET, in comparison with the conventional Single Pillar type (S-) Vertical MOSFET, has achieved an increased driving current by more than 2 times, a nearly ideal S-factor, and a suppressed cutoff-leakage current by less than 1/60 by suppressing both the short channel effect and the DIBL effect. Moreover, mechanisms of these improvements of the M-Vertical MOSFET are made clear. From all of the above, it is shown that the M-Vertical MOSFET is a key device candidate for future high speed and low power LSI's in the sub-10 nm generation. Copyright © 2010 The Institute of Electronics, Information and Communication Engineers.

  550. Study of the DC performance of fabricated magnetic tunnel junction integrated on back-end metal line of CMOS circuits 査読有り

    Fumitaka Iga, Masashi Kamiyanagi, Shoji Ikeda, Katsuya Miur, Jun Hayakawa, Haruhiro Hasegawa, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    IEICE Transactions on Electronics　E93-C　(5)　608-613　2010年

    出版者・発行元：Institute of Electronics, Information and Communication, Engineers, IEICE

    DOI： 10.1587/transele.E93.C.608 　

    ISSN：1745-1353 0916-8524

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    In this paper, we have succeeded in the fabrication of high performance Magnetic Tunnel Junction (MTJ) which is integrated in CMOS circuit with 4-Metal/1-poly Gate 0.14 μm CMOS process. We have measured the DC characteristics of the MTJ that is fabricated on via metal of 3rd layer metal line. This MTJ of 60 × 180 nm2 achieves a large change in resistance of 3.52 kΩ (anti-parallel) with TMR ratio of 151% at room temperature, which is large enough for sensing scheme of standard CMOS logic. Furthermore, the write current is 320 μA that can be driven by a standard MOS transistor. As the results, it is shown that the DC performance of our fabricated MTJ integrated in CMOS circuits is very good for our novel spin logic (MTJ-based logic) device. Copyright © 2010 The Institute of Electronics, Information and Communication Engineers.

  551. Temperature Dependence of Electron Tunneling between Two Dimensional Electron Gas and Si Quantum Dots 査読有り

    Yoko Sakurai, Jun-ichi Iwata, Masakazu Muraguchi, Yasuteru Shigeta, Yukihiro Takada, Shintaro Nomura, Tetsuo Endoh, Shin-ichi Saito, Kenji Shiraishi, Mitsuhisa Ikeda, Katsunori Makihara, Seiichi Miyazaki

    JAPANESE JOURNAL OF APPLIED PHYSICS　49　(1)　014001-1-014001-4　2010年

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.1143/JJAP.49.014001 　

    ISSN：0021-4922

    eISSN：1347-4065

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    Quantum mechanical electron tunneling has potential applications in both science and technology, such as flash memories in modern LSI technologies and electron transport chains in biosystems. Although it is known that one-dimensional quantum electron tunneling lacks temperature dependence, the behavior of electron tunneling between different dimensional systems is still an open question. Here, we investigated the electron tunneling between a two-dimensional electron gas (2DEG) and zero-dimensional Si quantum dots and discovered an unexpected temperature dependence: At high temperature, the gate voltage necessary for electron injection from 2DEG to Si quantum dots becomes markedly small. This unusual tunneling behavior was phenomenologically explained by considering the geometrical matching of wave functions between different dimensional systems. We assumed that electron tunneling would occur within a finite experimental measurement time. Then, the observed electron tunneling is explained only by the contributions of wave packets below the quantum dot with a finite lifetime rather than the ordinary thermal excited states of 2DEG. (C) 2010 The Japan Society of Applied Physics

  552. Low Frequency Noise Characterization in Metal Oxide Semiconductor Field Effect Transistor Based Charge Transfer Device at Room and Low Temperatures 査読有り

    Vipul Singh, Hiroshi Inokawa, Tetsuo Endoh, Hiroaki Satoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　49　(3)　034203-1-034203-4　2010年

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.1143/JJAP.49.034203 　

    ISSN：0021-4922

    eISSN：1347-4065

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    Low-frequency noise in metal oxide semiconductor field effect transistor (MOSFET) based charge transfer devices have been characterized both at room temperature and a low temperature. At room temperature the noise observed in charge transfer operation was found to be comparable to or slightly smaller than the noise in the DC operation of these devices. Furthermore, at 20 K the charge transfer operation showed 25 times larger noise power; also, the noise power in charge transfer operation demonstrated a direct proportionality to gate pulse frequency. These observations have been explained on the basis of change of emission and capture times at interface traps. The results presented here also indicate the significance of reduction in number of traps for accurate charge transfer operation at cryogenic temperatures. (C) 2010 The Japan Society of Applied Physics

  553. Growth and characterization of GaSb/AlSb multiple quantum well structures on Si(111) and Si(001) substrates 査読有り

    H. Toyota, S. Fujie, M. Haneta, A. Mikami, T. Endoh, Y. Jinbo, N. Uchitomi

    PROCEEDINGS OF THE 14TH INTERNATIONAL CONFERENCE ON NARROW GAP SEMICONDUCTORS AND SYSTEMS　3　(2)　1345-1350　2010年

    出版者・発行元：ELSEVIER SCIENCE BV

    DOI： 10.1016/j.phpro.2010.01.189 　

    ISSN：1875-3892

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    For the purpose of investigating their structural and optical properties, GaSb thin films and GaSb/AlSb multiple quantum well (MQW) structures were grown on Si(111) substrates. A GaSb/AlSb MQW structure was also grown on Si(001) substrate as a control sample. Surface morphologies and a XRD measurements of GaSb films grown on Si(111) substrates showed that the GaSb film with a 5 nm thick AlSb initiation layer has good crystal quality. Observation of the RHEED patterns of both MQWs suggests that both GaSb films are under tensile strain at growth temperature. In-plane XRD measurement of MQW on Si(111) showed that the (111) face of the GaSb film is aligned to the Si(111) surface upon rotation by 30 degrees. Photoluminescence (PL) spectra consisting of two peaks at 1250 similar to 1400 nm were observed for both MQWs.

  554. A unique and accurate extraction technique of the asymmetric bottom-pillar resistance for the vertical MOSFET 査読有り

    Koji Sakui, Tetsuo Endoh

    2010 INTERNATIONAL CONFERENCE ON MICROELECTRONIC TEST STRUCTURES, 23RD IEEE ICMTS CONFERENCE PROCEEDINGS　220-224　2010年

    出版者・発行元：IEEE

    DOI： 10.1109/ICMTS.2010.5466812 　

    ISSN：1071-9032

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    The concept of the measurement technique is to separate the paths by at least two directions; one is the current path, where the drain current flows, and the other is the non-current path, where the voltage is measured with the connection to the high-Z gate of the monitor circuit. The proposed measurement technique has been validated by HSPICE simulation.

  555. Fine-Grained Power-Gating Scheme of a Metal–Oxide–Semiconductor and Magnetic-Tunnel-Junction-Hybrid Bit-Serial Ternary Content-Addressable Memory 査読有り

    Shoun Matsunaga, Masanori Natsui, Kimiyuki Hiyama, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    Jpn. J. Appl. Phys　49　(4)　04DM05-1-04DM05-5　2010年

    出版者・発行元：None

    DOI： 10.1143/JJAP.49.04DM05 　

    ISSN：0021-4922

  556. The Performance of Magnetic Tunnel Junction Integrated on the Back-End Metal Line of Complimentary Metal-Oxide-Semiconductor Circuits 査読有り

    Tetsuo Endoh, Fumitaka Iga, Shoji Ikeda, Katsuya Miura, Jun Hayakawa, Masashi Kamiyanagi, Haruhiro Hasegawa, Takahiro Hanyu, Hideo Ohno

    JAPANESE JOURNAL OF APPLIED PHYSICS　49　(4)　04DM06-1-04DM06-5　2010年

    出版者・発行元：JAPAN SOC APPLIED PHYSICS

    DOI： 10.1143/JJAP.49.04DM06 　

    ISSN：0021-4922

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    In this paper, we have described the complementary metal-oxide-semiconductor (CMOS)/magnetic tunnel junction (MTJ) integrated process technology; MTJs were fabricated on via metal with surface roughness of 0.3nm with 0.14 mu m CMOS process and 60 x 180nm(2) MTJ process. It is shown that by this process technology, the fabricated MTJ on CMOS logic circuit plane achieves a large change in a resistance of 3.63 k Omega (anti-parallel) with the TMR ratio of 138% at room temperature, which is large enough for a sensing scheme of standard CMOS logic. Furthermore, we have successfully demonstrated the DC and AC operation of this MTJ with write transistors. As the results, our MTJ achieves high enough write/read performance with transistors for realizing MTJ-based logic circuits. (C) 2010 The Japan Society of Applied Physics

  557. Investigation of the New Physical Model of Ohmic Contact for Future Nano-scale Contacts 査読有り

    Y. Takada, M. Muraguchi, T. Endoh, S. Nomura, K. Shiraishi

    ADVANCED GATE STACK, SOURCE/DRAIN, AND CHANNEL ENGINEERING FOR SI-BASED CMOS 6: NEW MATERIALS, PROCESSES, AND EQUIPMENT　28　(1)　73-79　2010年

    出版者・発行元：ELECTROCHEMICAL SOC INC

    DOI： 10.1149/1.3375590 　

    ISSN：1938-5862

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    Fabrication of good Ohmic contacts is quite important not only for device application but also for fundamental physics. In accordance with the device scaling, it is inevitable to prepare nano-scale Ohmic contacts for future LSIs technology. In this study, we hereby propose a new electronic structure model for Ohmic contacts, with which it is possible to describe the real situation precisely. Our proposed model contains many discrete levels that originate from vacancies and impurities located in the vicinity of the metal and the semiconductor interface, within the energy range of the Schottky barrier height. We calculate the current-voltage characteristics based on our proposed model. Calculated results show that our proposed model reveals linear Ohmic I-V characteristics without conventional band alignment for the Ohmic contacts. Moreover, we found that energy distribution of the discrete levels is important for obtaining Ohmic characteristics.

  558. Electron Tunneling between Si Quantum dots and Tow Dimensional Electron Gas under Optical Excitation at Low Temperatures 査読有り

    Y. Sakurai, Y. Takada, J-I Iwata, K. Shiraishi, S. Nomura, M. Muraguchi, T. Endoh, Y. Shigeta, M. Ikeda, K. Makihara, S. Miyazaki

    ADVANCED GATE STACK, SOURCE/DRAIN, AND CHANNEL ENGINEERING FOR SI-BASED CMOS 6: NEW MATERIALS, PROCESSES, AND EQUIPMENT　28　(1)　369-374　2010年

    出版者・発行元：ELECTROCHEMICAL SOC INC

    DOI： 10.1149/1.3375623 　

    ISSN：1938-5862

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    We present results of the electron tunneling between Si-dots and the two-dimensional electron gas (2DEG) under the optical excitation at low temperatures, where modification of the 2DEG is caused by optical generation of the electron-hole pairs. We have found that the gate voltage for electron injection to Si-dots becomes remarkably smaller with increase in optical excitation intensity, while the gate voltage for electron emission shows little dependence. The difference in the observed dependences of the gate voltage for electron injection and emission process is explained our proposal which consider the geometrical matching of initial and final state electron wave functions.

  559. A Compact, High-Speed, and Low-Power Design for Multi-Pillar Vertical MOSFET’s, Suppressing Characteristic Influences by Process Fluctuation 査読有り

    K. Sakui, T. Endoh

    International Symposium on VLSI Technology, Systems an applications (VLSI-TSA) 2010　30-31　2010年

    DOI： 10.1109/VTSA.2010.5488961 　

  560. Performance evaluation of MOSFETs with discrete dopant distribution by one-by-one doping method 査読有り

    T. Shinada, M. Hori, Y. Ono, K. Taira, A. Komatsubara, T. Tanii, T. Endoh, I. Ohdomari

    ALTERNATIVE LITHOGRAPHIC TECHNOLOGIES II　7637　763711-1-763711-7　2010年

    出版者・発行元：SPIE-INT SOC OPTICAL ENGINEERING

    DOI： 10.1117/12.848322 　

    ISSN：0277-786X

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    This paper presents the fabrication and measurements of MOSFETs with various dopant distributions in the channels for investigating the impact of discrete dopant distribution on device performances. Phosphorus-ions are implanted "orderly" into the channels as well as "asymmetrically" into one side of channels both with ordered and random distribution by single-ion implanter with capability of one-by-one doping. Electrical measurements reveal that the threshold voltage (V-th) fluctuation for the ordered dopant arrays is less than for conventional random doping and the device with ordered dopant array exhibits two times the lower average value (-0.4V) of V-th shift than the random dopant distribution (-0.2V). We conclude that the observed lower value originates from the uniformity of electrostatic potential in the channel region due to the ordered distribution of dopants. We also observe deviation in subthreshold current when interchanging the source and drain terminals. The subthreshold current is always larger when the dopants are located at the drain side than at the source side for both ordered and random distribution cases. We believe that this increase in current is caused by the suppression of injection velocity degradation in the source side. Accurately controlling both the amount and the positioning of dopant atoms is critical for the advancement of extending CMOS technologies with reduced variation caused by random dopant fluctuation.

  561. Design impacts on NAND Flash memory core circuits with vertical MOSFETs 査読有り

    Koji Sakui, Tetsuo Endoh

    2010 IEEE International Memory Workshop, IMW 2010　6-3　2010年

    DOI： 10.1109/IMW.2010.5488310 　

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    By utilizing the vertical MOSFETs advantages, the compact, efficient, and low-power peripheral core circuit design for the NAND Flash memory has been proposed. © 2010 IEEE.

  562. The 3-dimensional vertical FG NAND flash memory cell arrays with the novel electrical S/D technique using the Extended Sidewall Control Gate (ESCG) 査読有り

    Moon-Sik Seo, Sung-Kye Park, Tetsuo Endoh

    2010 IEEE International Memory Workshop, IMW 2010　9-4　2010年

    DOI： 10.1109/IMW.2010.5488392 　

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    We propose the novel 3-dimensional (3-D) vertical floating gate (FG) NAND flash memory cell arrays with novel electrical source/drain (S/D) technique using Extended Sidewall Control Gate (ESCG). Cylindrical FG structure cell is implemented to overcome the reliability issues of the charge trap cell such as SONOS and TANOS cell. We also propose the novel electrical S/D layer using the ESCG structure to realize the enhancement mode operation. Using this novel structure, we successfully demonstrate the normal flash cell operation with high-speed programming and superior read current due to both the increasing of coupling ratio and low resistive electrical S/D technique. Moreover, we found that the 3-D vertical flash memory cell array with novel electrical S/D technique had less interference with neighboring cells by about 50% in comparison with planar FG NAND cell. From above all, the proposed cell array is one of the candidates of Terabit 3-D vertical NAND flash cell array with high-speed read/program operation and high reliability. © 2010 IEEE.

  563. A Compact and Low Power Logic Design for Multi-Pillar Vertical MOSFET’s 査読有り

    Koji Sakui, Tetsuo Endoh

    IEEE International Symposium on Circuits and Systems　A2L-C　309-312　2010年

    出版者・発行元：None

    DOI： 10.1109/ISCAS.2010.5537837 　

    ISSN：0271-4302

  564. Growth and characterization of GaSb/AlSb multiple quantum well structures on Si(111) and Si(001) substrates 査読有り

    H. Toyota, S. Fujie, M. Haneta, A. Mikami, T. Endoh, Y. Jinbo, N. Uchitomi

    PROCEEDINGS OF THE 14TH INTERNATIONAL CONFERENCE ON NARROW GAP SEMICONDUCTORS AND SYSTEMS　3　(2)　1345-1350　2010年

    出版者・発行元：ELSEVIER SCIENCE BV

    DOI： 10.1016/j.phpro.2010.01.189 　

    ISSN：1875-3892

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    For the purpose of investigating their structural and optical properties, GaSb thin films and GaSb/AlSb multiple quantum well (MQW) structures were grown on Si(111) substrates. A GaSb/AlSb MQW structure was also grown on Si(001) substrate as a control sample. Surface morphologies and a XRD measurements of GaSb films grown on Si(111) substrates showed that the GaSb film with a 5 nm thick AlSb initiation layer has good crystal quality. Observation of the RHEED patterns of both MQWs suggests that both GaSb films are under tensile strain at growth temperature. In-plane XRD measurement of MQW on Si(111) showed that the (111) face of the GaSb film is aligned to the Si(111) surface upon rotation by 30 degrees. Photoluminescence (PL) spectra consisting of two peaks at 1250 similar to 1400 nm were observed for both MQWs.

  565. Future high density memory with vertical structured device technology 招待有り 査読有り

    Tetsuo Endoh

    ICSICT-2010 - 2010 10th IEEE International Conference on Solid-State and Integrated Circuit Technology, Proceedings　1051-1054　2010年

    DOI： 10.1109/ICSICT.2010.5667541 　

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    For the past thirty years, the downscaling has been the guiding principle in the field of High-density semiconductor memories. However, recently, the limit of planar bulk MOSFETs is becoming apparent. Therefore, in order to extend the scalability of memory technology to the nano-scale generation, a new device structure is necessary. From the viewpoint, I will discuss future High density Memory with Vertical structured device technology. ©2010 IEEE.

  566. Magnetic Tunnel Junction for Nonvolatile CMOS Logic 招待有り 査読有り

    Hideo Ohno, Tetsuo Endoh, Takahiro Hanyu, Naoki Kasai, Shoji Ikeda

    2010 INTERNATIONAL ELECTRON DEVICES MEETING - TECHNICAL DIGEST　9.4.1-9.4.4　2010年

    出版者・発行元：IEEE

    DOI： 10.1109/IEDM.2010.5703329 　

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    Magnetic tunnel junction (MTJ) device, a nonvolatile spintronic device, is capable of fast-read/write with high endurance together with back-end-of-the-line (BEOL) compatibility, offering a possibility of constructing not only stand-alone RAMs and embedded RAMs that can be used in conventional VLSI circuits and systems but also low-power high-performance nonvolatile CMOS logic employing logic-in-memory architecture. The advantages of employing MTJs with CMOS circuits are discussed and the current status of the MTJ technology is presented along with its prospect and remaining challenges.

  567. Reliable Single Atom Doping and Discrete Dopant Effects on Transistor Performance 査読有り

    Takahiro Shinada, Masahiro Hori, Yukinori Ono, Keigo Taira, Akira Komatsubara, Takashi Tanii, Tetsuo Endoh, Iwao Ohdomari

    2010 INTERNATIONAL ELECTRON DEVICES MEETING - TECHNICAL DIGEST　26.5.1-26.5.4　2010年

    出版者・発行元：IEEE

    DOI： 10.1109/IEDM.2010.5703428 　

    ISSN：2380-9248

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    For reliable deterministic single-atom doping, i.e. single-ion implantation (SII), improvement of single-ion detection efficiency is successfully achieved by controlling channel potential using back-gate of transistor. We also fabricate transistors whose channel dopnats are introduced one-by-one using SII and find that subthreshold current becomes larger when dopants are located at drain-side than source-side. The single-atom doping method could contribute to the novel device development beneficial for extensibility of doped-channel device technologies towards atomic-scale devices and single-dopant device.

  568. Stacked type NAND cell technology 招待有り 査読有り

    Koji Sakui, Tetsuo Endoh

    3rd Stanford and Tohoku Universities Joint Open Workshop on 3D Transistor and its Applications　2009年12月4日

  569. Effects of Silicon Source Gas and Substrate Bias on the Film Properties of Si-Incorporated Diamond-Like Carbon by Radio-Frequency Plasma-Enhanced Chemical Vapor Deposition 査読有り

    Hideki Nakazawa, Takeshi Kinoshita, Yuhta Kaimori, Yuhki Asai, Maki Suemitsu, Toshimi Abe, Kanji Yasui, Tetsuo Endoh, Takashi Itoh, Yuzuru Narita, Yoshiharu Enta, Masao Mashita

    JAPANESE JOURNAL OF APPLIED PHYSICS　48　(11)　116002-116010　2009年11月

    出版者・発行元：JAPAN SOCIETY APPLIED PHYSICS

    DOI： 10.1143/JJAP.48.116002 　

    ISSN：0021-4922

    eISSN：1347-4065

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    We have deposited Si-incorporated diamond-like carbon (DLC) films by radio-frequency plasma-enhanced chemical vapor deposition using methane, argon, and organosilanes, and investigated the effects of Si source gas (monomethylsilane, dimethylsilane) and substrate bias (negative do bias, negative pulse bias) on the structure and the mechanical and tribological properties of the films. The Si-DLC films deposited using monomethylsilane as a Si source gas tended to have a higher Si atomic fraction ratio [Si/(Si + C)] than the films deposited using dimethylsilane. Friction coefficient and internal stress decreased by the incorporation of Si into the films. However, many particles composed mainly of Si were observed on the film surfaces when deposition using a do bias was carried out at higher monomethylsilane or dimethylsilane flow ratios. It was found that for both the Si source gases, the use of a pulse bias was effective in suppressing the formation of particles and further decreasing friction coefficient and internal stress Additionally, the pulse-biased Si-DLC films were found to have a higher wear resistance than the dc-biased Si-DLC films. (C) 2009 The Japan Society of Applied Physics

  570. New Tunneling Model with Dependency of Temperature Measured in Si Nano-Dot Floating Gate MOS Capacitor 査読有り

    M. Muraguchi, Y.Sakurai, Y. Takada, Y. Shigeta, M. Ikeda, K. Makihara, S. Miyazaki, S. Nomura, K. Shiraishi, T. Endoh

    International Conference on. Solid State Devices and Materials (SSDM2009)　E10　2009年10月7日

  571. Fine-Grain Power-Gating Scheme of a CMOS/MTJ-Hybrid Bit-Serial Ternary Content-Addressable Memory 査読有り

    Shown Matsunaga, Atsushi Matsumoto, Masanori Natusi, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    Proc. of International Conference on Solid State Devices and Materials　1382-1383　2009年10月

  572. 円－リング複合型量子ドットにおけるFloquet状態 査読有り

    村口正和, 遠藤哲郎, 杉山功太, 多川知希, 奧西拓馬, 武田京三郎

    日本物理学会2009年秋季大会　25pPSB-6　2009年9月25日

  573. 光励起下における電子ガス－量子ドット結合系のC-V特性とI-V特性 査読有り

    櫻井蓉子, 高田幸宏, 野村晋太郎, 白石賢二, 村口正和, 遠藤哲郎, 池田弥央, 牧原克典, 宮崎誠一

    日本物理学会2009年秋季大会　26aXG-13　2009年9月25日

  574. 量子ドットに閉じ込められた電子－電子，電子－正孔対の第一原理動力学 査読有り

    多川知希, 武田京三郎, 村口正和, 遠藤哲郎

    日本物理学会2009年秋季大会　25pPSB-7　2009年9月25日

  575. シングルイオン注入法の基板バイアス印加による単一性改善に関する研究 査読有り

    堀匡寛, 品田賢宏, 平圭吾, 遠藤哲郎, 谷井孝至, 大泊巌

    平成21年秋季第70回応用物理学会学術講演会　10p-TG-2　2009年9月8日

  576. 離散的ドーパント位置のデバイス特性に及ぼす影響調査 査読有り

    平圭吾, 品田賢宏, 堀匡寛, 谷井孝至, 遠藤哲郎, 大泊巌

    平成21年秋季第70回応用物理学会学術講演会　8a-TE-5　2009年9月8日

  577. しきい値および電源電圧同時ばらつきに対するCC-MCMLインバータ回路の制御理論 査読有り

    上柳雅史, 遠藤哲郎

    平成21年秋季第70回応用物理学会学術講演会　8a-TE-5　2009年9月8日

  578. High-k絶縁膜/Poly-SiゲートおよびMetalゲート電極を有するn型MOSFETのカットオフ特性の評価 査読有り

    佐々木健志, 今本拓也, 村口正和, 遠藤哲郎

    平成21年秋季第70回応用物理学会学術講演会　10a-TA-10　2009年9月8日

  579. poly-Si及び金属ゲート電極を有するhigh-k絶縁膜系p型MOSFETのカットオフ特性 査読有り

    今本拓也, 佐々木健志, 村口正和, 遠藤哲郎

    平成21年秋季第70回応用物理学会学術講演会　10a-TA-9　2009年9月8日

  580. 量子電子動力学に基づく縦型構造MOSFETの 駆動電流特性に対する理論的考察 査読有り

    村口正和, 遠藤哲郎

    平成21年秋季第70回応用物理学会学術講演会　11a-TH-1　2009年9月8日

  581. 将来のナノコンタクトを目指したオーミック接触の再考 査読有り

    高田幸宏, 村口正和, 遠藤哲郎, 野村晋太郎, 白石賢二

    平成21年秋季第70回応用物理学会学術講演会　10p-TG-17　2009年9月8日

  582. ナノ世代デバイス設計から見たゲートスタック技術 査読有り

    遠藤哲郎

    平成21年秋季第70回応用物理学会学術講演会　9p-TC-6　2009年9月8日

  583. Performance enhancement of semiconductor devices by control of discrete dopant distribution 査読有り

    M. Hori, T. Shinada, K. Taira, N. Shimamoto, T. Tanii, T. Endo, I. Ohdomari

    NANOTECHNOLOGY　20　(36)　365205 (5pp)-365210　2009年9月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.1088/0957-4484/20/36/365205 　

    ISSN：0957-4484

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    As semiconductor devices are scaled down to the nanometre level, random dopant fluctuation in the conducting channel caused by the small number of dopant atoms will significantly affect device performance. We fabricated semiconductor devices with random discrete dopant distribution in the drain side and then evaluated how well we could control the drain current of the devices. The results showed that the drain current in devices with the dopant distribution in the drain side was several per cent higher than that in devices with the dopant distribution in the source side. We believe that this increase in current is caused by the suppression of injection velocity degradation in the source side. The capability to control the location of individual dopant atoms enhances drain current and, therefore, the performance of nanodevices. Accurately controlling both the amount and the positioning of dopant atoms is critical for the advancement of true nanoelectronics.

  584. Mechanical and Tribological Properties of Boron, Nitrogen-Coincorporated Diamond-Like Carbon Films Prepared by Reactive Radio-Frequency Magnetron Sputtering 査読有り

    H. Nakazawa, A. Sudoh, M. Suemitsu, K. Yasui, T. Itoh, T. Endoh, Y. Narita, M. Mashita

    20th European Conference on Diamond, Diamond-Like Materials, Carbon Nanotubes, and Nitrides (Diamond 2009)　6-10　2009年9月

  585. Control Theory of CC-MCML Inverter for Stable Operation under Fluctuation of Supplied Voltage 査読有り

    M. Kamiyanagi, T. Endoh

    2009 Tohoku-Section Joint Convention of Institutes of Electrical and Information Engineers,Japan　2A03　2009年8月20日

  586. Stability of Magnetic Tunnel Junction Integrated on CMOS Circuit 査読有り

    F. Iga, H. Ohono, T. Endoh

    2009 Tohoku-Section Joint Convention of Institutes of Electrical and Information Engineers,Japan　2A22　2009年8月20日

  587. Evaluation of Drive Current of p-MOSFET with High-k Dielectric as a Gate Insulator for High-Performance CMOS Applications 査読有り

    T. Sasaki, T. Imamoto, T. Endoh

    2009 Tohoku-Section Joint Convention of Institutes of Electrical and Information Engineers,Japan　2A01　2009年8月20日

  588. Evaluation of Drive Current of Hf-based High-k n-type MOSFET with p+poly-Si or Metal Gate Electrode 査読有り

    T. Imamoto, T. Sasaki, T. Endoh

    2009 Tohoku-Section Joint Convention of Institutes of Electrical and Information Engineers,Japan　2A02　2009年8月20日

  589. 縦型構造MOSFETにおけるチャネル中への電子注入過程に対する理論的研究 査読有り

    村口正和, 遠藤哲郎

    2009 Tohoku-Section Joint Convention of Institutes of Electrical and Information Engineers,Japan　1D04　2009年8月20日

  590. 間欠ガス供給を用いたホットメッシュCVD法によるSi上GaNエピタキシャル成長 査読有り

    齋藤健, 永田一樹, 西山洋, 末光眞希, 伊藤隆, 遠藤哲郎, 中澤日出樹, 成田克, 高田雅介, 赤羽正志, 安井寛治

    電子情報通信学会 電子部品・材料研究会　109　(171)　61-66　2009年8月11日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    GaNの省資源成長法として期待されるホットメッシュCVD法において、原料ガスの間欠供給がGaN結晶膜の特性にどのような効果をもたらすか調べた。これまでAlNバッファー層成長過程においていくつかの間欠ガス供給パターンを用いてGaNの成長を行った。このAlNバッファー層形成条件についてはGaN結晶性向上にとって良好な条件を見出せたが、GaN膜の成長過程において最適な間欠ガス供給条件を見出していない。今回、気相反応を抑制することでGaN膜の特性を更に改善出来ないか、アンモニア及びアルキル金属原料ガスを間欠供給させ成長を行った。また、1パルスあたりのTMGの供給量を制御しGaN成長を試みた。その結果、TMGを間欠供給、アンモニアを連続供給させた場合において結晶性、発光特性ともに優れたGaN膜が得られた。また、Ga原料ガス原料供給の周期8秒で最も良い結晶膜が得られた。

  591. 有機シランを用いたプラズマCVD法によるダイヤモンドライクカーボン薄膜の膜特性評価 査読有り

    三浦創史, 中澤日出樹, 西崎圭太, 末光眞希, 安井寛治, 伊藤隆, 遠藤哲郎, 成田克

    電子情報通信学会電子部品・材料（CPM）研究会　2009年8月10日

  592. 有機シランを用いたプラズマCVD法によるダイヤモンドライクカーボン薄膜の膜特性評価 査読有り

    三浦創史, 中澤日出樹, 西崎圭太, 末光眞希, 安井寛治, 伊藤隆, 遠藤哲郎, 成田克

    電子情報通信学会技術研究報告　vol. 109　(No. 171)　13-18　2009年8月10日

  593. 間欠ガス供給を用いたホットメッシュCVD法によるSi上GaNエピタキシャル成長 査読有り

    齋藤健, 永田一樹, 西山洋, 末光眞希, 伊藤隆, 遠藤哲郎, 中澤日出樹, 成田克, 高田雅介, 赤羽正志, 安井寛治

    電子情報通信学会技術研究報告　vol. 109　(No. 171)　61-66　2009年8月10日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    GaNの省資源成長法として期待されるホットメッシュCVD法において、原料ガスの間欠供給がGaN結晶膜の特性にどのような効果をもたらすか調べた。これまでAlNバッファー層成長過程においていくつかの間欠ガス供給パターンを用いてGaNの成長を行った。このAlNバッファー層形成条件についてはGaN結晶性向上にとって良好な条件を見出せたが、GaN膜の成長過程において最適な間欠ガス供給条件を見出していない。今回、気相反応を抑制することでGaN膜の特性を更に改善出来ないか、アンモニア及びアルキル金属原料ガスを間欠供給させ成長を行った。また、1パルスあたりのTMGの供給量を制御しGaN成長を試みた。その結果、TMGを間欠供給、アンモニアを連続供給させた場合において結晶性、発光特性ともに優れたGaN膜が得られた。また、Ga原料ガス原料供給の周期8秒で最も良い結晶膜が得られた。

  594. Importance of Electronic State of Two-Dimensional Electron Gas for Electron Injection Process in Nano-Electronic Devices 査読有り

    M. Muraguchi, T. Endoh, Y. Takada, Y. Sakurai, S. Nomura, K. Shiraishi, M. Ikeda, K. Makihara, S. Miyazaki, Y. Shigeta

    18th Electronic Properties of Two-Dimensional Systems (EP2DS-18) 14th Modulated Semiconductor Structures (MSS-14) Joint Conference　Tu-mP22　2009年7月20日

  595. Anomalous temperature dependence of electron tunneling 査読有り

    Y. Sakurai, S. Nomura, Y. Takada, K. Shiraishi, M. Muraguchi, T. Endoh, Y. Shigeta, M. Ikeda, K. Makihara, S. Miyazaki

    18th Electronic Properties of Two-Dimensional Systems (EP2DS-18) 14th Modulated Semiconductor Structures (MSS-14) Joint Conference　Mo-eP49　2009年7月20日

  596. Anomalous temperature dependence of electron tunneling 査読有り

    Y. Takada, M. Muraguchi, T. Endoh, S. Nomura, K. Shiraishi

    18th Electronic Properties of Two-Dimensional Systems (EP2DS-18) 14th Modulated Semiconductor Structures (MSS-14) Joint Conference　Th-mP32　2009年7月20日

  597. Epitaxial Growth of GaN Films by Pulse-Mode Hot-Mesh Chemical Vapor Deposition 査読有り

    Yasuaki Komae, Kanji Yasui, Maki Suemitsu, Tetsuo Endoh, Takashi Ito, Hideki Nakazawa, Yuzuru Narita, Masasuke Takata, Tadashi Akahane

    JAPANESE JOURNAL OF APPLIED PHYSICS　48　(7)　2009年7月

    出版者・発行元：JAPAN SOCIETY APPLIED PHYSICS

    DOI： 10.1143/JJAP.48.076509 　

    ISSN：0021-4922

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    Intermittent gas supplies for hot-mesh chemical vapor deposition (CVD) for the epitaxial growth of gallium nitride (GaN) films were investigated to improve film crystallinity and optical properties. The GaN films were deposited on SiC/Si(111) substrates using an alternating-source gas supply or an intermittent supply of source gases such as ammonia (NH(3)) and trimethylgallium (TMG) in hot-mesh CVD after deposition of an aluminum nitride (AlN) buffer layer. The AlN layer was deposited using NH(3) and trimethylaluminum (TMA) on a SiC layer grown by carbonization of a Si substrate using propane (C(3)H(8)). GaN films were grown on the AlN layer by a reaction between NH(x) radicals generated on a ruthenium (Ru)-coated tungsten (W) mesh and TMG molecules. After testing various gas supply modes, GaN films with good crystallinity and surface morphology were obtained using an intermittent supply of TMG and a continuous supply of NH(3) gas. An optimal interval for the TMG gas supply was also obtained for the apparatus employed. (C) 2009 The Japan Society of Applied Physics

  598. Epitaxial Growth of GaN Films by Pulse-Mode Hot-Mesh Chemical Vapor Deposition 査読有り

    Yasuaki Komae, Kanji Yasui, Maki Suemitsu, Tetsuo Endoh, Takashi Ito, Hideki Nakazawa, Yuzuru Narita, Masasuke Takata, Tadashi Akahane

    JAPANESE JOURNAL OF APPLIED PHYSICS　48　(7)　2009年7月

    出版者・発行元：JAPAN SOCIETY APPLIED PHYSICS

    DOI： 10.1143/JJAP.48.076509 　

    ISSN：0021-4922

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    Intermittent gas supplies for hot-mesh chemical vapor deposition (CVD) for the epitaxial growth of gallium nitride (GaN) films were investigated to improve film crystallinity and optical properties. The GaN films were deposited on SiC/Si(111) substrates using an alternating-source gas supply or an intermittent supply of source gases such as ammonia (NH(3)) and trimethylgallium (TMG) in hot-mesh CVD after deposition of an aluminum nitride (AlN) buffer layer. The AlN layer was deposited using NH(3) and trimethylaluminum (TMA) on a SiC layer grown by carbonization of a Si substrate using propane (C(3)H(8)). GaN films were grown on the AlN layer by a reaction between NH(x) radicals generated on a ruthenium (Ru)-coated tungsten (W) mesh and TMG molecules. After testing various gas supply modes, GaN films with good crystallinity and surface morphology were obtained using an intermittent supply of TMG and a continuous supply of NH(3) gas. An optimal interval for the TMG gas supply was also obtained for the apparatus employed. (C) 2009 The Japan Society of Applied Physics

  599. Epitaxial Growth of GaN Films by Pulse-Mode Hot-Mesh Chemical Vapor Deposition 査読有り

    Yasuaki Komae, Kanji Yasui, Maki Suemitsu, Tetsuo Endoh, Takashi Ito, Hideki Nakazawa, Yuzuru Narita, Masasuke Takata, Tadashi Akahane

    JAPANESE JOURNAL OF APPLIED PHYSICS　48　(7)　76509-76514　2009年7月

    出版者・発行元：JAPAN SOCIETY APPLIED PHYSICS

    DOI： 10.1143/JJAP.48.076509 　

    ISSN：0021-4922

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    Intermittent gas supplies for hot-mesh chemical vapor deposition (CVD) for the epitaxial growth of gallium nitride (GaN) films were investigated to improve film crystallinity and optical properties. The GaN films were deposited on SiC/Si(111) substrates using an alternating-source gas supply or an intermittent supply of source gases such as ammonia (NH(3)) and trimethylgallium (TMG) in hot-mesh CVD after deposition of an aluminum nitride (AlN) buffer layer. The AlN layer was deposited using NH(3) and trimethylaluminum (TMA) on a SiC layer grown by carbonization of a Si substrate using propane (C(3)H(8)). GaN films were grown on the AlN layer by a reaction between NH(x) radicals generated on a ruthenium (Ru)-coated tungsten (W) mesh and TMG molecules. After testing various gas supply modes, GaN films with good crystallinity and surface morphology were obtained using an intermittent supply of TMG and a continuous supply of NH(3) gas. An optimal interval for the TMG gas supply was also obtained for the apparatus employed. (C) 2009 The Japan Society of Applied Physics

  600. Impact of Vertical Structured Devices for Future Nano LSI 招待有り 査読有り

    Tetsuo Endoh

    2009 Lithography Workshop　Session5-2　2009年6月29日

  601. Study on Quantum Electro-Dynamics in Vertical MOSFET 査読有り

    Masakazu Muraguchi, Tetsuo Endoh

    2009 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices　2B.10　2009年6月24日

  602. Importance of the Electronic State on the Electrode in Electron Tunneling Processes between the Electrode and the Quantum Dot 査読有り

    Masakazu Muraguchi, Yukihiro Takada, Shintaro Nomura, Tetsuo Endoh, Kenji Shiraishi

    2009 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices　3A.8　2009年6月24日

  603. The Stable Circuit Operation of Current Controlled MCML against Fluctuation of Supplied Voltage 招待有り 査読有り

    Masashi Kamiyanagi, Tetsuo Endoh

    The 2009 International Meeting for future f Electron Devices, Kansai　SC-7　120-121　2009年5月14日

  604. Study of Stability of MOS Current Mode Logic NAND Circuit on Input Timimg Fluctuation 招待有り 査読有り

    Tetsuo Endoh, Kazuhiro Suzuki, Masashi Kamiyanagi, Masakazu Muraguchi

    The 2009 International Meeting for future f Electron Devices, Kansai　C-3　58-59　2009年5月14日

  605. Evaluation of Time-Dependent Power Consumption in SONOS type MOS diode during Program Operation by using Pulsed IV system 招待有り 査読有り

    Fumitaka Iga, Tetsuo Endoh

    The 2009 International Meeting for future f Electron Devices, Kansai　C-4　60-61　2009年5月14日

  606. Study of Electronic State in Electrode for Nano-Electronic Devices 招待有り 査読有り

    Masakazu Muraguchi, Yukihiro Takada, Shintaro Nomura, Kenji Shiraishi, Tetsuo Endoh

    The 2009 International Meeting for future f Electron Devices, Kansai　B-5　46-47　2009年5月14日

  607. Atomic hydrogen etching of silicon-incorporated diamond-like carbon films prepared by pulsed laser deposition 査読有り

    H. Nakazawa, H. Sugita, Y. Enta, M. Suemitsu, K. Yasui, T. Itoh, T. Endoh, Y. Narita, M. Mashita

    DIAMOND AND RELATED MATERIALS　18　(5-8)　831-834　2009年5月

    出版者・発行元：ELSEVIER SCIENCE SA

    DOI： 10.1016/j.diamond.2008.10.043 　

    ISSN：0925-9635

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    We have deposited Si-DLC films by pulsed laser deposition using KrF excimer laser, and have investigated etching of the Si-DLC films by atomic hydrogen. We have examined the structure and chemical bonding of the films by Raman spectroscopy, X-ray photoelectron spectroscopy and photoelectron spectroscopy using synchrotron radiation. Photoelectron spectra of Si 2p with 135 eV photons showed two distinguishing components. The main components were identified with Si-C and silicon oxides. The intensity of the oxide component increased when the detection angle to the surface normal was increased from 0 to 60 degrees, indicating that thin oxide layers were formed at the surface. The oxide component decreased by annealing at a substrate temperature above 850 degrees C in an ultra-high vacuum and it disappeared at 1050 degrees C. We found that the etching rate of the films drastically decreased by the incorporation of Si. It was also found that the etching rate of the Si-DLC films markedly increased after dipping in a HF solution, indicating that the hydrogen etching of the Si-DLC films is suppressed by thin oxide layers formed at the surfaces. When the HF-treated Si-DLC films were annealed at a temperature above 400 degrees C in a high vacuum chamber, the etching rate decreased, suggesting that oxide layers were formed again at the surfaces. (C) 2008 Elsevier B.V. All rights reserved.

  608. Study of Self-Heating Phenomena in Si Nano Wire MOS Transistor 査読有り

    Tetsuo Endoh, Yuto Norifusa

    IEICE TRANSACTIONS ON ELECTRONICS　E92C　(5)　598-602　2009年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E92.C.598 　

    ISSN：0916-8524

    eISSN：1745-1353

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    In this study, 1 have numerically investigated the temperature distribution of n-type Si Nano Wire MOS Transistor induced by the self-heating effect by using a 3-D device simulator. The dependencies of temperature distribution within the Si Nano Wire MOS Transistor on both its gate length and width of the Si nano wire were analyzed. First, it is shown that the peak temperature in Si Nano Wire MOS Transistor increases by 100 K with scaling the gate length from 54 nm to 14 nm in the case of a 50 nm width Si nano wire. Next, it is found that the increase of its peak temperature due to scaling the gate length can be suppressed by scaling the size of the Si nano wire, for the first time. The peak temperature suppresses by 160 K with scaling the Si nano wire width from 50 nm to 10 nm in the case of a gate length of 14 nm. Furthermore, the heat dissipation in the gate, drain, and source direction are analyzed, and the analytical theory of the suppression of the temperature inside Si Nano Wire MOSFET is proposed. This study shows very useful results for future Si Nano Wire MOS Transistor design for suppressing the self-heating effect.

  609. Scalability of Vertical MOSFETs in Sub-10 nm Generation and Its Mechanism 査読有り

    Tetsuo Endoh, Yuto Norifusa

    IEICE TRANSACTIONS ON ELECTRONICS　E92C　(5)　594-597　2009年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E92.C.594 　

    ISSN：0916-8524

    eISSN：1745-1353

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    In this paper, the device performances of sub-10 nm Vertical MOSFETs are investigated. One of the drawbacks of conventional planar MOSFETs is that in the sub-10 nm generation, its cutoff leakage current increases due to the short channel effects. but even more, its driving current decreases due to the quantum mechanical confinement effects such as the sub-band effect and the depletion of the inversion layer. It is Shown for the first time that by downscaling the silicon pillar diameter from 20 nm to 4 nm, the Vertical MOSFET increases its driving current per footprint to about 2 times and suppresses its total cutoff leakage current per footprint to less than 1/60 at the same time. Moreover, the mechanisms of these improvements of Vertical MOSFET performances are clarified. The results of this work show that Vertical MOSFETs can overcome the drawbacks of conventional planar MOSFETs and achieve the high device performance through the sub-10 nm generation.

  610. Study of Self-Heating Phenomena in Si Nano Wire MOS Transistor 査読有り

    Tetsuo Endoh, Yuto Norifusa

    IEICE TRANSACTIONS ON ELECTRONICS　E92C　(5)　598-602　2009年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E92.C.598 　

    ISSN：0916-8524

    eISSN：1745-1353

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    In this study, 1 have numerically investigated the temperature distribution of n-type Si Nano Wire MOS Transistor induced by the self-heating effect by using a 3-D device simulator. The dependencies of temperature distribution within the Si Nano Wire MOS Transistor on both its gate length and width of the Si nano wire were analyzed. First, it is shown that the peak temperature in Si Nano Wire MOS Transistor increases by 100 K with scaling the gate length from 54 nm to 14 nm in the case of a 50 nm width Si nano wire. Next, it is found that the increase of its peak temperature due to scaling the gate length can be suppressed by scaling the size of the Si nano wire, for the first time. The peak temperature suppresses by 160 K with scaling the Si nano wire width from 50 nm to 10 nm in the case of a gate length of 14 nm. Furthermore, the heat dissipation in the gate, drain, and source direction are analyzed, and the analytical theory of the suppression of the temperature inside Si Nano Wire MOSFET is proposed. This study shows very useful results for future Si Nano Wire MOS Transistor design for suppressing the self-heating effect.

  611. Novel Concept Dynamic Feedback MCML Technique for High-Speed and High-Gain MCML Type Latch 査読有り

    Tetsuo Endoh, Masashi Kamiyanagi

    IEICE TRANSACTIONS ON ELECTRONICS　E92C　(5)　603-607　2009年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1587/transele.E92.C.603 　

    ISSN：0916-8524

    eISSN：1745-1353

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    In this paper, we propose the novel Dynamic Feedback (DF-) MCML technique for high-speed and high-gain MCML type latch. The concept of the proposed DF-MCML technique is as follows; the Output node signal is feedbacked to the input node in Sampling-Mode, and the output node is opened from the input node in Holding-Mode. It is shown by analytic theory that by this dynamic feedback sequence, both stability and sensibility of latch in Sampling-Mode is exponentially improved, and the gain of latch in Holding-Mode is drastically increased. Finally, we have numerically investigated the circuit performance of the novel DF-MCML type latch in comparison with the conventional MCMI. type latch by using F-Spice simulator. The maximum operation frequency of 180 nun DF-MCML type latch reaches over 20 GHz that is 2 times than the conventional MCML type latch. It is made clear that the proposed novel Dynamic Feedback MCML technique is suitable for over 10 GHz high-speed and high-gain Si ULSIs.

  612. Atomic hydrogen etching of silicon-incorporated diamond-like carbon films prepared by pulsed laser deposition 査読有り

    H. Nakazawa, H. Sugita, Y. Enta, M. Suemitsu, K. Yasui, T. Itoh, T. Endoh, Y. Narita, M. Mashita

    DIAMOND AND RELATED MATERIALS　18　(5-8)　831-834　2009年5月

    出版者・発行元：ELSEVIER SCIENCE SA

    DOI： 10.1016/j.diamond.2008.10.043 　

    ISSN：0925-9635

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    We have deposited Si-DLC films by pulsed laser deposition using KrF excimer laser, and have investigated etching of the Si-DLC films by atomic hydrogen. We have examined the structure and chemical bonding of the films by Raman spectroscopy, X-ray photoelectron spectroscopy and photoelectron spectroscopy using synchrotron radiation. Photoelectron spectra of Si 2p with 135 eV photons showed two distinguishing components. The main components were identified with Si-C and silicon oxides. The intensity of the oxide component increased when the detection angle to the surface normal was increased from 0 to 60 degrees, indicating that thin oxide layers were formed at the surface. The oxide component decreased by annealing at a substrate temperature above 850 degrees C in an ultra-high vacuum and it disappeared at 1050 degrees C. We found that the etching rate of the films drastically decreased by the incorporation of Si. It was also found that the etching rate of the Si-DLC films markedly increased after dipping in a HF solution, indicating that the hydrogen etching of the Si-DLC films is suppressed by thin oxide layers formed at the surfaces. When the HF-treated Si-DLC films were annealed at a temperature above 400 degrees C in a high vacuum chamber, the etching rate decreased, suggesting that oxide layers were formed again at the surfaces. (C) 2008 Elsevier B.V. All rights reserved.

  613. The growth of GaN films by alternate source gas supply hot-mesh CVD method 査読有り

    Yasuaki Komae, Takeshi Saitou, Maki Suemitsu, Takashi Ito, Tetsuo Endoh, Hideki Nakazawa, Yuzuru Narita, Masasuke Takata, Tadashi Akahane, Kanji Yasui

    THIN SOLID FILMS　517　(12)　3528-3531　2009年4月

    出版者・発行元：ELSEVIER SCIENCE SA

    DOI： 10.1016/j.tsf.2009.01.021 　

    ISSN：0040-6090

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    Gallium nitride (GaN) films and Aluminium nitride (AIN) layers were deposited on SiC/Si (111) substrates by an alternating source gas supply or an intermittent supply of a source gas such as ammonia (NH(3)), trimethylgallium (TMG) or trimethylaluminum (TMA) in a hot-mesh chemical vapor deposition (CVD) apparatus. The AIN layer was deposited as a buffer layer using NH3 and TMA on a SiC layer grown by carbonization on Si substrates using propane (C(3)H(8)). GaN films were grown on an AIN layer by a reaction between NH(x) radicals generated on a ruthenium (Ru) coated tungsten (W)-mesh and TMG molecules. An alternating source gas supply or an intermittent supply of one of the source gases during the film growth are expected to be effective for the suppression of gas phase reactions and for the enhancement of precursor migration on the substrate surface. By the intermittent supply of alkylmetal gas only during the growth of the AIN layer, the defect generation in the GaN films was reduced. GaN film growth by intermittent supply on an AIN buffer layer, however, did not lead to the improvement of the film quality. (C) 2009 Elsevier B.V. All rights reserved.

  614. The growth of GaN films by alternate source gas supply hot-mesh CVD method 査読有り

    Yasuaki Komae, Takeshi Saitou, Maki Suemitsu, Takashi Ito, Tetsuo Endoh, Hideki Nakazawa, Yuzuru Narita, Masasuke Takata, Tadashi Akahane, Kanji Yasui

    THIN SOLID FILMS　517　(12)　3528-3531　2009年4月

    出版者・発行元：ELSEVIER SCIENCE SA

    DOI： 10.1016/j.tsf.2009.01.021 　

    ISSN：0040-6090

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    Gallium nitride (GaN) films and Aluminium nitride (AIN) layers were deposited on SiC/Si (111) substrates by an alternating source gas supply or an intermittent supply of a source gas such as ammonia (NH(3)), trimethylgallium (TMG) or trimethylaluminum (TMA) in a hot-mesh chemical vapor deposition (CVD) apparatus. The AIN layer was deposited as a buffer layer using NH3 and TMA on a SiC layer grown by carbonization on Si substrates using propane (C(3)H(8)). GaN films were grown on an AIN layer by a reaction between NH(x) radicals generated on a ruthenium (Ru) coated tungsten (W)-mesh and TMG molecules. An alternating source gas supply or an intermittent supply of one of the source gases during the film growth are expected to be effective for the suppression of gas phase reactions and for the enhancement of precursor migration on the substrate surface. By the intermittent supply of alkylmetal gas only during the growth of the AIN layer, the defect generation in the GaN films was reduced. GaN film growth by intermittent supply on an AIN buffer layer, however, did not lead to the improvement of the film quality. (C) 2009 Elsevier B.V. All rights reserved.

  615. Si 原料に有機シランを用いたプラズマCVD 法によるSi 添加DLC 膜の膜特性評価 査読有り

    三浦創史, 中澤日出樹, 西崎圭太, 末光眞希, 安井寛治, 伊藤隆, 遠藤哲郎, 成田克

    2009年春季第56回応用物理関係連合講演会　2009年3月31日

  616. ホットメッシュCVD法を用いたGaN成長におけるパルスガス供給の効果 査読有り

    齋藤 健, 小前 泰彰, 西山 洋, 末光 眞希, 伊藤 隆, 遠藤 哲郎, 中澤 日出樹, 成田 克, 高田雅介, 赤羽正志, 安井寛治

    2009年春季第56回応用物理関係連合講演会　2009年3月30日

  617. 少数個の電子で動く未来のデバイスの姿（シンポジウム講演） 査読有り

    村口正和, 遠藤哲郎, 白石賢二, 野村晋太郎, 櫻井蓉子, 高田幸宏, 宮崎誠一, 牧原克典, 池田弥央

    第55回応用物理学関係連合講演会　2009年3月30日

  618. ホットメッシュCVD法を用いたGaN成長におけるパルスガス供給の効果 査読有り

    齋藤 健, 小前泰彰, 西山洋, 末光眞希, 伊藤 隆, 遠藤哲郎, 中澤日出樹, 成田 克, 高田雅介, 赤羽正志, 安井寛治

    日本物理学会春季大会　2009年3月30日

  619. 電子ガスー量子ドット結合系における電子ダイナミクスⅡ 査読有り

    村口正和, 遠藤哲郎, 櫻井蓉子, 野村晋太郎, 高田幸宏, 白石賢二, 池田弥央, 牧原克典, 宮崎誠一, 斉藤慎一

    日本物理学会春季大会　2009年3月27日

  620. 電子ガスー量子ドット結合系における電子構造Ⅱ 査読有り

    高田幸宏, 櫻井蓉子, 村口正和, 池田弥央, 牧原克典, 宮崎誠一, 遠藤哲郎, 野村晋太郎, 白石賢二

    日本物理学会春季大会　2009年3月27日

  621. 電子ガスー量子ドット結合系におけるＣーＶ特性およびIーV特性のＳｗeep Rate依存性 査読有り

    櫻井蓉子, 野村晋太郎, 高田幸宏, 白石賢二, 村口正和, 遠藤哲郎, 池田弥央, 牧原克典, 宮崎誠一

    日本物理学会春季大会　2009年3月27日

  622. Si 原料に有機シランを用いたプラズマCVD 法によるSi 添加DLC 膜の膜特性評価 査読有り

    三浦創史, 中澤日出樹, 西崎圭太, 末光眞希, 安井寛治, 伊藤隆, 遠藤哲郎, 成田克

    日本物理学会春季大会　2009年3月27日

  623. New insight into Tunneling Process between Quantum Dot and Electron Gas 査読有り

    Masakazu Muraguchi, Tetsuo Endoh, Yoko Sakurai, Shintaro Nomura, Yukihiro Takada, Kenji Shiraishi, Mitsuhisa Ikeda, Katsunori Makihara, Seiichi Miyazaki, Yasuteru Shigeta

    America Physical Society 2009 March Meeting　2009年3月17日

  624. Temperature Dependence of Electron Tunneling between Quantum Dots and Electron Gas 査読有り

    Yoko Sakurai, Shintaro Nomura, Yukihiro Takada, Kenji Shiraishi, Masakazu Muraguchi, Tetsuo Endoh, Mitsuhisa Ikeda, Katsunori Makihara

    America Physical Society 2009 March Meeting　2009年3月17日

  625. Temperature Dependence of Electron Tunneling between Quantum Dots and Electron Gas 査読有り

    Yoko Sakurai, Shintaro Nomura, Yukihiro Takada, Kenji Shiraishi, Masakazu Muraguchi, Tetsuo Endoh, Mitsuhisa Ikeda, Katsunori Makihara, Seiichi Miyazaki

    America Physical Society 2009 March Meeting　V11-9　2009年3月16日

  626. New insight into Tunneling Process between Quantum Dot and Electron Gas 査読有り

    Masakazu Muraguchi, Tetsuo Endoh, Yoko Sakurai, Shintaro Nomura, Yukihiro Takada, Kenji Shiraishi, Mitsuhisa Ikeda, Katsunori Makihara, Seiichi Miyazaki, Yasuteru Shigeta

    America Physical Society 2009 March Meeting　V11-10　2009年3月9日

  627. Standby-Power-Free Compact Ternary Content-Addressable Memory Cell Chip Using Magnetic Tunnel Junction Devices 査読有り

    Shoun Matsunaga, Kimiyuki Hiyama, Atsushi Matsumoto, Shoji Ikeda, Haruhiro Hasegawa, Katsuya Miura, Jun Hayakawa, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    APPLIED PHYSICS EXPRESS　2　(2)　2009年2月

    出版者・発行元：JAPAN SOCIETY APPLIED PHYSICS

    DOI： 10.1143/APEX.2.023004 　

    ISSN：1882-0778

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    A compact ternary content-addressable memory (TCAM) cell of 3.15 mu m(2) with a 0.14 mu m complementary metal oxide semiconductor process is realized by the use of nonvolatile magnetic tunnel junction (MTJ) devices with spin-injection write. This TCAM cell based on logic-in-memory architecture with nonvolatile MTJs needs no standby power, yet allows instant shut-down of the supply voltage without data backup to an external nonvolatile device. (C) 2009 The Japan Society of Applied Physics

  628. Raman-scattering spectroscopy of epitaxial graphene formed on SiC film on Si substrate 査読有り

    Yu Miyamoto, Hiroyuki Handa, Eiji Saito, Atsushi Konno, Yuzuru Narita, Maki Suemitsu, Hirokazu Fukidome, Takashi Ito, Kanji Yasui, Hideki Nakazawa, Tetsuo Endoh

    e-Journal of Surface Science and Nanotechnology　7　107-109　2009年1月10日

    DOI： 10.1380/ejssnt.2009.107 　

    ISSN：1348-0391

    eISSN：1348-0391

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    By conducting a, 1200°C vacuum annealing of a 3C-SiC(111) ultrathin film preformed on a Si(110) surface, we have succeeded in forming a, graphene layer on a, Si substrate. Raman-scattering spectrum from this surface presents a distinct 2D band, whose deconvolution into four subcomponents indicates that the film mostly consists of a two-layer graphene. The peak position is blue-shifted from that of a free-standing graphene formed by a © 2009 The Surface Science Society of Japan.

  629. Raman-scattering spectroscopy of epitaxial graphene formed on SiC film on Si substrate 査読有り

    Yu Miyamoto, Hiroyuki Handa, Eiji Saito, Atsushi Konno, Yuzuru Narita, Maki Suemitsu, Hirokazu Fukidome, Takashi Ito, Kanji Yasui, Hideki Nakazawa, Tetsuo Endoh

    e-Journal of Surface Science and Nanotechnology　7　107-109　2009年1月10日

    DOI： 10.1380/ejssnt.2009.107 　

    ISSN：1348-0391

    eISSN：1348-0391

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    By conducting a, 1200°C vacuum annealing of a 3C-SiC(111) ultrathin film preformed on a Si(110) surface, we have succeeded in forming a, graphene layer on a, Si substrate. Raman-scattering spectrum from this surface presents a distinct 2D band, whose deconvolution into four subcomponents indicates that the film mostly consists of a two-layer graphene. The peak position is blue-shifted from that of a free-standing graphene formed by a © 2009 The Surface Science Society of Japan.

  630. Erratum: Raman-Scattering Spectroscopy of Epitaxial Graphene Formed on SiC Film on Si Substrate [e-J. Surf. Sci. Nanotech. Vol. 7, pp. 107-109 (2009)]

    Miyamoto Yu, Handa Hiroyuki, Saito Eiji, Konno Atsushi, Narita Yuzuru, Suemitsu Maki, Fukidome Hirokazu, Ito Takashi, Yasui Kanji, Nakazawa Hideki, Endoh Tetsuo

    e-Journal of Surface Science and Nanotechnology　7　699-699　2009年

    出版者・発行元：The Surface Science Society of Japan

    DOI： 10.1380/ejssnt.2009.699 　

    ISSN：1348-0391

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    In this article [Y. Miyamoto, et al., e-J. Surf. Sci. Nanotech. 7, 107 (2009)], we discussed formation of graphene on Si substrates assuming that the pre-grown 3C-SiC films on the Si(110) substrate are (111)-oriented. Later investigations suggest, however, that the 3C-SiC films used in this study are dominated by (110)- oriented portion, with the (111)-orientation being the minority. The comments on the (111)-orientation of the 3C-SiC films should therefore be omitted. This revision, however, does not affect our observation of graphene formation on Si substrates and the analyses thereon.[DOI: 10.1380/ejssnt.2009.699]

  631. A new vertical MOSFET "Vcombining macron belowertical Lcombining macron belowogic Ccombining macron belowircuit (VLC) MOSFET" suppressing asymmetric characteristics and realizing an ultra compact and robust logic circuit 査読有り

    Koji Sakui, Tetsuo Endoh

    2009 International Semiconductor Device Research Symposium, ISDRS '09　2009年

    DOI： 10.1109/ISDRS.2009.5378136 　

  632. MTJ-Based Nonvolatile Logic-in-Memory Circuit, Future Prospects and Issues 査読有り

    Shoun Matsunaga, Jun Hayakawa, Shoji Ikeda, Katsuya Miura, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    DATE: 2009 DESIGN, AUTOMATION & TEST IN EUROPE CONFERENCE & EXHIBITION, VOLS 1-3　433-+　2009年

    出版者・発行元：IEEE

    ISSN：1530-1591

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    Nonvolatile logic-in-memory architecture, where nonvolatile memory elements are distributed over a logic-circuit plane, is expected to realize both ultra-low-power and reduced interconnection delay. This paper presents novel nonvolatile logic circuits based on logic-in-memory architecture using magnetic tunnel junctions (MTJs) in combination with MOS transistors. Since the MTJ with a spin-injection write capability is only one device that has all the following superior features as large resistance ratio, virtually unlimited endurance, fast read/write accessibility, scalability, complementary MOS (CMOS)-process compatibility, and nonvolatility, it is very suited to implement the MOS/MTJ-hybrid logic circuit with logic-in-memory architecture. A concrete nonvolatile logic-in-memory circuit is designed and fabricated using a 0.18 mu m CMOS/MTJ process, and its future prospects and issues are discussed.

  633. Scalability of vertical MOSFETs in sub-10nm generation and its mechanism 査読有り

    Tetsuo Endoh, Yuto Norifusa

    IEICE Transactions on Electronics　E92-C　(5)　594-597　2009年

    出版者・発行元：Institute of Electronics, Information and Communication, Engineers, IEICE

    DOI： 10.1587/transele.E92.C.594 　

    ISSN：1745-1353 0916-8524

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    In this paper, the device performances of sub-10nm Vertical MOSFETs are investigated. One of the drawbacks of conventional planar MOSFETs is that in the sub-10nm generation, its cutoff leakage current increases due to the short channel effects, but even more, its driving current decreases due to the quantum mechanical confinement effects such as the sub-band effect and the depletion of the inversion layer. It is shown for the first time that by downscaling the silicon pillar diameter from 20 nm to 4 nm, the Vertical MOSFET increases its driving current per footprint to about 2 times and suppresses its total cutoff leakage current per footprint to less than 1/60 at the same time. Moreover, the mechanisms of these improvements of Vertical MOSFET performances are clarified. The results of this work show that Vertical MOSFETs can overcome the drawbacks of conventional planar MOSFETs and achieve the high device performance through the sub-10 nm generation. Copyright © 2009 The Institute of Electronics, Information and Communication Engineers.

  634. Fabrication of a Nonvolatile Lookup-Table Circuit Chip Using Magneto/Semiconductor-Hybrid Structure for an Immediate-Power-Up Field Programmable Gate Array 招待有り 査読有り

    Daisuke Suzuki, Masanori Natsui, Shoji Ikeda, Haruhiro Hasegawa, Katsuya Miura, Jun Hayakawa, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    2009 SYMPOSIUM ON VLSI CIRCUITS, DIGEST OF TECHNICAL PAPERS　Session8-2　80-+　2009年

    出版者・発行元：JAPAN SOCIETY APPLIED PHYSICS

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    Series connection of metal-oxide semiconductor transistors and spin-injection-writable magneto-resistive junction devices based on logic-in-memory architecture realizes both programmable logic operation and nonvolatile storage function. A lookup table (LUT) circuit in field-programmable gate array fabricated by a 0.14 mu m magneto/semiconductor-hybrid process achieves area reduction by 2/3 compared to a conventional static random-access-memory-based one, and realizes complete standby power reduction.

  635. Physics of Nano-contact Between Si Quantum Dots and Inversion Layer 査読有り

    Y. Sakurai, S. Nomura, Y. Takada, J. Iwata, K. Shiraishi, M. Muraguchi, T. Endoh, Y. Shigeta, M. Ikeda, K. Makihara, S. Miyazaki

    ULSI PROCESS INTEGRATION 6　25　(7)　463-469　2009年

    出版者・発行元：ELECTROCHEMICAL SOC INC

    DOI： 10.1149/1.3203984 　

    ISSN：1938-5862

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    Physics of nano-contact in metal-oxide-semiconductor field-effect transistors has been attracting interests of many researchers recently. Contacts are conventionally treated as a reservoir in thermal equilibrium, but behavior of contacts in ultra-small devices is still open questions. In this paper, we investigate electron tunneling between a two-dimensional electron gas (2DEG) and Si quantum dots (QDs) using Si-QDs floating gate metal-oxide-semiconductor (MOS) capacitor samples and found unexpected temperature dependence. This unusual tunneling behavior was phenomenologically explained by considering the wave functions of the 2DEG explicitly. The observed temperature dependence of tunneling currents is originated from the non-thermal-equilibrium nature of the 2DEG electrode.

  636. “A High Efficient, Low Power, and Compact Charge Pump by Vertical MOSFET’s 査読有り

    K. Sakui, T. Endoh

    International Semiconductor Device Research Symposium (ISDRS2009)　WP9-07-17　2009年

    DOI： 10.1109/ISDRS.2009.5378125 　

  637. Fabrication of a Nonvolatile Lookup-Table Circuit Chip Using Magneto/Semiconductor-Hybrid Structure for an Immediate-Power-Up Field Programmable Gate Array 招待有り 査読有り

    Daisuke Suzuki, Masanori Natsui, Shoji Ikeda, Haruhiro Hasegawa, Katsuya Miura, Jun Hayakawa, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    2009 SYMPOSIUM ON VLSI CIRCUITS, DIGEST OF TECHNICAL PAPERS　80-+　2009年

    出版者・発行元：JAPAN SOCIETY APPLIED PHYSICS

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    Series connection of metal-oxide semiconductor transistors and spin-injection-writable magneto-resistive junction devices based on logic-in-memory architecture realizes both programmable logic operation and nonvolatile storage function. A lookup table (LUT) circuit in field-programmable gate array fabricated by a 0.14 mu m magneto/semiconductor-hybrid process achieves area reduction by 2/3 compared to a conventional static random-access-memory-based one, and realizes complete standby power reduction.

  638. Theoretical investigation of quantum dot coupled to a two-dimensional electron system 査読有り

    Masakazu Muraguchi, Yukihiro Takada, Yoko Sakurai, Tetsuo Endoh, Shintaro Nomura, Mitsuhisa Ikeda, Katsunori Makihara, Seiichi Miyazaki, Kenji Shiraishi

    13th Advanced Heterostructures and Nanostructures Workshop　2008年12月7日

  639. Capacitance measurements on quantum dots coupled to a two-dimensional electron system 査読有り

    Shintaro Nomura, Yoko Sakurai, Yukihiro Takada, Masakazu Muraguchi, Tetsuo Endoh, Mitsuhisa Ikeda, Katsunori Makihara, Seiichi Miyazaki, Kenji Shiraishi

    13th Advanced Heterostructures and Nanostructures Workshop　2008年12月7日

  640. Control Theory of CC-MCML for Stable Operation under Fluctuation of the Threshold voltage 招待有り 査読有り

    Tetsuo Endoh, Masashi Kamiyanagi

    IEICE Trans. Electron, Special Issue on Fundamentals and Applications of Advanced Semiconductor Devices　36　2008年12月

  641. High-Gain MCML typ“Novel Concept Dynamic Feedback MCML Technique for High-Speed and e Latch 査読有り

    Tetsuo Endoh, Masashi Kamiyanagi

    IEICE Trans. Electron, Special Issue on Fundamentals and Applications of Advanced Semiconductor Devices　2008年12月

  642. Thin-Film Deposition of Silicon-Incorporated Diamond-Like Carbon by Plasma-Enhanced Chemical Vapor Deposition Using Monomethylsilane as a Silicon Source 査読有り

    Hideki Nakazawa, Yuhki Asai, Takeshi Kinoshita, Maki Suemitsu, Toshimi Abe, Kanji Yasui, Takashi Itoh, Tetsuo Endoh, Yuzuru Narita, Atsushi Konno, Yoshiharu Enta, Masao Mashita

    JAPANESE JOURNAL OF APPLIED PHYSICS　47　(11)　8491-8497　2008年11月

    出版者・発行元：JAPAN SOCIETY APPLIED PHYSICS

    DOI： 10.1143/JJAP.47.8491 　

    ISSN：0021-4922

    eISSN：1347-4065

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    We have deposited Si-incorporated diamond-like carbon (DLC) films by radio-frequency plasma-enhanced chemical vapor deposition using methane, argon, and monomethylsilane (MMS: CH(3)SiH(3)) as a silicon source, and have investigated the structural and mechanical properties of the films. The deposition rate and Si atomic fraction [Si/(Si + C) in the DLC films increased with increasing MMS flow ratio. The Si fraction was approximately 13% at a MMS flow ratio [MMS/(MMS + CH(4))] of 3%, showing that the deposition using a combination of CH(4) and MMS produces films with high Si content compared with those deposited using conventional C and Si sources. The Si fraction was also found to increase with a decrease in Ar flow rate under a constant MMS flow ratio. Many particles composed mainly of Si, whose size was 0.3-1 mu m in diameter, were observed on the surface when deposition was carried out at MMS flow ratios of 15 and 30%. Compressive internal stress in the films decreased with the MMS flow ratio and/or with the Ar flow rate. The decrease in internal stress is probably due to the relaxation of a three-dimensional rigid network by the formation of Si-C and Si-H bonds in the films are well as Ar(+) ion bombardment. [DOI: 10.1143/JJAP.47.8491]

  643. New Fabrication Technology of 50nm Silicon Pillar with Roundness for Vertical MOSFETs 査読有り

    E. Nishimura, C. Kato, K. Yatsuda, T. Endoh

    21st International Microprocesses and Nanotechnology Conference　29C-7-5　2008年10月27日

  644. レーザーアブレーション法によるSi添加DLC膜の原子状水素エッチング 査読有り

    中澤日出樹, 杉田寛臣, 遠田義晴, 末光眞希, 安井寛治, 伊藤 隆, 遠藤哲郎, 成田 克, 真下正夫

    第２２回 ダイヤモンドシンポジウム　2008年10月22日

  645. Study of Self-Heating Phenomena in Si Nano Wire MOS Transistor 査読有り

    Kousuke Tanaka, Tetsuo Endoh

    The 1st Student Organizing International Mini-Conference on Information Electronics Systems　2008年10月16日

  646. Temperature Oscillation as a Real-Time Monitoring of the Growth of 3C-SiC on Si Substrate 査読有り

    Eiji Saito, Atsushi Konno, Takashi Ito, Kanji Yasui, Hideki Nakazawa, Tetsuo Endoh, Yuzuru Narita, Maki Suemitsu

    Applied Surface Science　254　6235-6237　2008年10月1日

    DOI： 10.1016/j.apsusc.2008.02.190 　

  647. 原子状水素によるSi添加DLC膜のエッチング 査読有り

    三浦創史, 中澤日出樹, 杉田寛臣, 遠田義晴, 末光眞希, 安井寛治, 伊藤隆, 遠藤哲郎, 成田克, 真下正夫

    応用物理学関係連合講演会　2008年9月3日

  648. Fabrication of a nonvolatile full adder based on logic-in-memory architecture using magnetic tunnel junctions 査読有り

    Shoun Matsunaga, Jun Hayakawa, Shoji Ikeda, Katsuya Miura, Haruhiro Hasegawa, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    APPLIED PHYSICS EXPRESS　1　(9)　091301-1-091301-3　2008年9月

    出版者・発行元：JAPAN SOC APPLIED PHYSICS

    DOI： 10.1143/APEX.1.091301 　

    ISSN：1882-0778

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    Nonvolatile logic-in-memory architecture, where nonvolatile memory elements are distributed over a logic-circuit plane, is expected to realize both ultra-low-power and reduced interconnection delay. We have fabricated a nonvolatile full adder based on logic-in-memory architecture using magnetic tunnel junctions (MTJs) in combination with metal oxide semiconductor (MOS) transistors. Magnesium oxide (MgO) barrier MTJs are used to take advantage of their high tunnel magneto-resistance (TMR) ratio and spin-injection write capability. The MOS transistors are fabricated using a 0.18 mu m complementary metal oxide semiconductor (CMOS) process. The basic operation of the full adder is confirmed. (C) 2008 The Japan Society of Applied Physics.

  649. Fabrication of a Standby-Power-Free TMR-Based Nonvolatile Memory-in-Logic Circuit Chip with a Spin-Injection Write Scheme 査読有り

    Shoun Matsunaga, Jun Hayakawa, Shoji Ikeda, Katsuya Miura, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

    International Conference on Solid State Devices and Materials　C3　(6)　274-275　2008年9月

  650. Evaluation technique of SONOS type MOS diode for future nonvolatile memory 査読有り

    Fumitaka Iga, Tetsuo Endoh

    ２００８ TOHOKU-SECTION JOINT CONVENTION RECORD OF INSTITUES OF ELECTRICAL AND INFORMATION ENGINEERS JAPAN　2008年8月23日

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    The Encouragement Prize(from IEEE Sedai Section)受賞の論文

  651. Mechanism of Self-Heating Phenomena in Si Nano Wire MOS Transistor 査読有り

    Tetsuo Endoh, Kousuke Tanaka, Yuto Norifusa

    2008 TOHOKU-SECTION JOINT CONVENTION RECORD OF INSTITUTES OF ELECTRICAL AND INFOMATION ENGINEERS JAPAN　2008年8月20日

  652. Control Theory of CC-MCML for Stable Operation under Fluctuation of the Threshold voltage 査読有り

    Masashi Kamiyanagi, Tetsuo Endoh

    2008 TOHOKU-SECTION JOINT CONVENTION RECORD OF ELECTRICAL AND INFOMATION ENGINEERS JAPAN　2008年8月20日

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    The Encouragement Prize(from IEEE Sendai Section)受賞の論文

  653. Study of Self-Heating Phenomena in Si Nano Wire MOS Transistor 査読有り

    Tetsuo Endoh, Kousuke Tanaka, Yuto Norifusa

    2008 Asia-Pacific Workshop on Fundamentals and Application of Advanced Semiconductor Devices　5A　(1)　101-105　2008年7月9日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    In this study, I have numerically investigated the temperature distribution of n-type Si Nano Wire MOS transistor (NW-MOS Tr.) induced by the self-heating effect by using a 3-D device simulator. The dependencies of temperature distribution within the NW-MOS Tr. on both its gate length and width of the Si nano wire were analyzed. First, it is shown that the peak temperature in NW-MOS Tr. increases by 100K with scaling the gate length from 54nm to 14nm in the case of a 50nm width Si nano wire. Next, it is found that the increase of its peak temperature due to scaling the gate length can be suppressed by scaling the size of the Si nano wire, for the first time. The peak temperature suppresses by 160K with scaling the Si nano wire width from 50nm to 10nm in the case of a gate length of 14nm. This study shows very useful results for future NW-MOS Tr. design for suppressing the self-heating effect.

  654. Scalability of Vertical MOSFETs in Sub-10nm generation and its Mechanism 査読有り

    Yuto Norifusa, Tetsuo Endoh

    2008 Asia-Pacific Workshop on Fundamentals and Application of Advanced Semiconductor Devices　5A　(2)　594-597　2008年7月9日

  655. Impact of 180nm Current Controlled MCML for realizing stable circuit operations under threshold voltage fluctuations 査読有り

    Masashi Kamiyanagi, Yuto Norifusa, Tetsuo Endoh

    2008 Asia-Pacific Workshop on Fundamentals and Application of Advanced Semiconductor Devices　7B　(2)　233-238　2008年7月9日

  656. Novel Concept Dynamic Feedback MCML Technique for High-Speed and High-Gain MCML type D-Flip Flop 査読有り

    Tetsuo Endoh, Masashi Kamiyanagi

    2008 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices　ED2008　(82)　227-231　2008年7月9日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    In this paper, I propose the novel Dynamic Feedback (DF-) MCML technique for high-speed and high-gain MCML type D-Flip Flop (D-F/F). The concept of the proposed DF-MCML technique is as follows; the output node signal is feedbacked to the input node in Sampling-Mode, and the output node is opened from the input node in Holding-Mode. It is shown by analytic theory that by this dynamic feedback sequence, both stability and sensibility of D-F/F in Sampling-Mode is exponentially improved, and the gain of D-F/F in Holding-Mode is drastically increased. Finally, I have numerically investigated the circuit performance of the novel DF-MCML type D-F/F in comparison with the conventional MCML type D-F/F by using P-Spice simulator. The maximum operation frequency of 180nm DF-MCML type D-F/F reaches over 20GHz that is 2 times than the conventional MCML type D-F/F. It is made clear that the proposed novel Dynamic Feedback MCML technique is suitable for over 10GHz high-speed and high-gain Si ULSIs.

  657. メッシュ状金属キャタライザを用いたGaN結晶のエピタキシャル成長 招待有り 査読有り

    安井寛治, 末光眞希, 遠藤哲郎, 伊藤隆, 中澤日出樹, 成田克, 高田雅介, 赤羽正志

    第5回Cat-CVD研究会　2008年6月20日

  658. Hot-mesh CVD法を用いた原料ガスパルス供給によるGaN成長 査読有り

    小前泰彰, 齋藤健, 末光眞希, 遠藤哲郎, 伊藤隆, 中澤日出樹, 成田克, 高田雅介, 赤羽正志, 安井寛治

    第5回Cat-CVD研究会　2008年6月20日

  659. パルスモードホットメッシュCVD法による窒化物半導体のエピタキシャル成長 査読有り

    小前泰彰, 齋藤健, 末光眞希, 伊藤隆, 遠藤哲郎, 中澤日出樹, 成田克, 高田雅介, 安井寛治, 赤羽正志

    第5回Cat-CVD研究会　2008年6月20日

  660. High Performance Multi-Nano-Pillar Type Vertical MOSFET Scaling to 15nm Node 査読有り

    Yuto Norifusa, Tetsuo Endoh

    2008 International Meeting for Future Electron Devices　A-3　27-28　2008年5月22日

  661. 触媒反応CVD (Cat-CVD) 法によるGaN結晶膜の省資源成長技術 査読有り

    安井寛治, 深田祐介, 安部和貴, 黒木雄一郎, 末光眞希, 伊藤 隆, 成田 克, 遠藤哲郎, 中澤日出樹, 高田雅介, 赤羽正志

    電子情報通信学会2008年総合大会　エレクトロニクス講演論文集2　(C-6-8)　26-27　2008年3月20日

    出版者・発行元：一般社団法人電子情報通信学会

  662. Epitaxial growth of SiC on Silicon on Insulator substrates with ultrathin top Si layer using hot-mesh chemical vapor deposition 査読有り

    Yusuke Fukada, Kanji Yasui, Yuichiro Kuroki, Maki Suemitsu, Takashi Ito, Tetsuo Endoh, Hideki Nakazawa, Yuzuru Narita, Masasuke Takata, Tadashi Akahane

    Jpn.J.Appl.Phys　47　(1)　669-672　2008年1月22日

    出版者・発行元：Jpn.J.Appl.Phys

    DOI： 10.1143/JJAP.47.569 　

  663. Growth of GaN films by hot-mesh chemical vapor deposition using ruthenium-coated tungsten mesh 査読有り

    Yusuke Fukada, Kanji Yasui, Yuichiro Kuroki, Maki Suemitsu, Takashi Ito, Tetsuro Endou, Hideki Nakazawa, Yuzuru Narita, Masasuke Takata, Tadashi Akahane

    JAPANESE JOURNAL OF APPLIED PHYSICS　47　(1)　573-576　2008年1月

    出版者・発行元：JAPAN SOC APPLIED PHYSICS

    DOI： 10.1143/JJAP.47.573 　

    ISSN：0021-4922

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    GaN films were grown on AIN/SiC/Si substrates by hot-mesh chemical vapor deposition (CVD) using ruthenium (Ru)-coated tungsten (W)-mesh. When using the Ru-coated mesh, the crystallinity of the GaN films did not degrade until a mesh temperature of 1000 degrees C, while the crystallinity markedly degraded at lower than 1100 degrees C when using the W-mesh. From the photoluminescence (PL) spectra of GaN films grown using the Ru-coated W-mesh, strong near-band-edge emission without yellow luminescence can be observed. In order to elucidate the difference in the decomposition efficiency of ammonia gas, the hydrogen radical density generated by the heated W-mesh and Ru-coated mesh was also evaluated using tungsten phosphate glass plates.

  664. Growth of GaN on SiC/Si substrates using AlN buffer layer by hot-mesh CVD 査読有り

    Kazuyuki Tamura, Yuichiro Kuroki, Kanji Yasui, Maki Suemitsu, Takashi Ito, Tetsuro Endou, Hideki Nakazawa, Yuzuru Narita, Masasuke Takata, Tadashi Akahane

    THIN SOLID FILMS　516　(5)　659-662　2008年1月

    出版者・発行元：ELSEVIER SCIENCE SA

    DOI： 10.1016/j.tsf.2007.06.200 　

    ISSN：0040-6090

    eISSN：1879-2731

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    GaN films were grown on SiC/Si (111) substrates by hot-mesh chemical vapor deposition (CVD) using ammonia (NH3) and trimetylgallium (TMG) under low V/III source gas ratio (NH3/TMG=80). The SiC layer was grown by a carbonization process on the Si substrates using propane or (C3H8). The AlN layer was deposited as a buffer layer using NH3 and trimetylaluminum (TMA). GaN films were formed and grown by the reaction between NHx radicals, generated on a tungsten hot mesh, and the TMG molecules. The GaN films with the AlN buffer layer showed L better crystallinity and stronger near-band-edge emission compared to those without the AlN layer. (C) 2007 Elsevier B.V. All rights reserved.

  665. TMR-Logic-Based LUT for Quickly Wake-up FPGA 査読有り

    Daisuke Suzuki, Tetsuo Endoh, Takahiro Hanyu

    2008 51ST MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOLS 1 AND 2　326-+　2008年

    出版者・発行元：IEEE

    DOI： 10.1109/MWSCAS.2008.4616802 　

    ISSN：1548-3746

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    A new look-up-table (LUT) circuit combined with tunneling magneto-resistive (TMR) devices and MOS transistors is proposed for a power-aware FPGA, where the standby mode can be quickly changed to the active one. Since a TMR device is regarded as a variable resistor, any logic functions with external inputs and one-bit stored input can be performed by series and/or parallel connection of TMR devices and MOS transistors, which achieves a compact circuit implementation. The use of TMR-based logic-circuit structure makes circuit-configuration information still maintained without external nonvolatile memory even if the power supply is cut off, which realizes an instant stand by/active-state capability. The combination of a dynamic current-mode circuitry and the TMR-based logic network also makes it possible to greatly reduce the dynamic power dissipation. A typical arithmetic-circuit design example using the proposed LUTs is discussed, and its advantages in terms of device counts, switching delay and power dissipation are demonstrated in comparison with a corresponding SRAM-based FPGA with external nonvolatile memory.

  666. ホットメッシュCVD法によるGaN成長－ルテニウムタングステンメッシュの効果－ 査読有り

    深田祐介, 安部和貴, 黒木雄一郎, 末光眞希, 伊藤 隆, 成田 克, 遠藤哲郎, 中澤日出樹, 高田雅介, 安井寛治, 赤羽正志

    電子情報通信学会技術研究報告 (電子部品・材料研究会)　107　(325)　55-58　2007年11月16日

  667. Ru コートWを用いた Hot-mesh CVD法によるGaN膜成長 査読有り

    深田祐介, 小前泰彰, 黒木雄一郎, 末光眞希, 伊藤隆, 成田克, 遠藤哲郎, 中澤日出樹, 高田雅介, 安井寛治, 赤羽正志

    電子情報通信学会2007ソサイエティ大会　エレクトロニクス講演論文集2　(C-6-9)　17　2007年9月11日

    ISSN：1349-1369

  668. Mechnism of Asymmetric Temperature Distribution of Si Nano Wire with Self-Heating 査読有り

    田中幸介, 遠藤哲郎

    平成19年度 電気関連学会東北支部連合大会 講演論文集　1A13　13-13　2007年8月

  669. Device Design Technology for 30nm FINFETs with Halo Structure 査読有り

    則房勇人, 遠藤哲郎

    平成19年度 電気関連学会東北支部連合大会 講演論文集　1A14　14-14　2007年8月

  670. The exclusive OR using MOS Current Mode Logic Circuit 査読有り

    鈴木一光, 遠藤哲郎

    平成19年度 電気関連学会東北支部連合大会 講演論文集　1A15　15-15　2007年8月

  671. Device Design Technology for 30nm FINFETs with Halo Structure 査読有り

    Yuto Norifusa, Tetsuo Endoh

    電気関連学会東北支部連合大会　14　14　2007年8月

  672. ルテニウム担持したタングステンHot-mesh CVD法によるGaN成長 査読有り

    深田祐介, 小前泰彰, 黒木雄一郎, 末光眞希, 伊藤 隆, 成田克, 遠藤哲郎, 中澤日出樹, 高田雅介, 安井寛治, 赤羽正志

    第４回Cat-CVD研究会　53-56　2007年6月29日

  673. Decomposition characteristics of NH3 by ruthenium coated tungsten hot-mesh for the growth of nitride semiconductor films 査読有り

    Y.Fukada, Y.Kuroki, K.Yasui, M.Suemitsu, T.Ito, T.Endoh, H.Nakazawa, Y.Narita, M.Takata, T.Akahane

    2007 Int. Symp. on Organic and Inorganic Electronic Materials and Related Nanotechnologies (EM-NANO2007)　2-36　2007年6月20日

  674. Study of self-heating in Si nano structure for floating body-surround gate transistor with high-k dielectric films 査読有り

    Tetsuo Endoh, Kousuke Tanaka

    Japanese Journal of Applied Physics, Part 1: Regular Papers and Short Notes and Review Papers　46　(5 B)　3189-3192　2007年5月17日

    DOI： 10.1143/JJAP.46.3189 　

    ISSN：0021-4922 1347-4065

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    In this study, to overcome temperature-related problems of floating body-surround gate transistors with high-k materials, we have numerically investigated the temperature distribution in n-type silicon (Si) nanowires, in relation to the self-heating effect at steady state, by using a three-dimensional (3-D) device simulator. The dependences of temperature distribution in the Si nanowire on impurity concentration and cross sectional area were analyzed. First, it was found that the maximum temperature in the Si nanowire increases with increasing impurity concentration, and the increasing maximum temperature leads to a larger shift of the position of the maximum temperature from the center. Next, it was also found that the temperature distribution is independent of the cross sectional area of the Si nanowire. Finally, it was clarified that the asymmetric temperature distribution in the Si nanowire is caused by the Seebeck effect. This study shows useful results for future nano-scale silicon-metal oxide semiconductor (Si-MOS) device design to suppress the self-heating effect. © 2007 The Japan Society of Applied Physics.

  675. Physical origin of stress-induced leakage currents in ultra-thin silicon dioxide films 査読有り

    Tetsuo Endoh, Kazuyuki Hirose, Kenji Shiraishi

    IEICE TRANSACTIONS ON ELECTRONICS　E90C　(5)　955-961　2007年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1093/ietele/e90-c.5.955 　

    ISSN：0916-8524

    eISSN：1745-1353

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    The physical origin of stress-induced leakage currents (SILC) in ultra-thin SiO2 films is described. Assuming a two-step trap-assisted tunneling process accompanied with an energy relaxation process of trapped electrons, conditions of trap sites which are origin of SICL are quantitatively found. It is proposed that the trap site location and the trap state energy can be explained by a mean-free-path of hole in SiO2 films and an atomic structure of the trap site by the O vacancy model.

  676. Study of 30-nm double-gate MOSFET with Halo implantation technology using a two-dimensional device simulator 査読有り

    Tetsuo Endoh, Yuto Momma

    IEICE TRANSACTIONS ON ELECTRONICS　E90C　(5)　1000-1005　2007年5月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI： 10.1093/ietele/e90-c.5.1000 　

    ISSN：0916-8524

    eISSN：1745-1353

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    In this paper, the effect of Halo concentration on performance of 30 nm gate length Double-Gate MOSFET with 30 nm thin body-Si is investigated by using two dimensional device simulator. We quantitatively show the dependency of electrical characteristic (subthreshold-slope, threshold voltage: V-th, drivability and leak current: I-on and I-off) on the Halo concentration. This dependency can be explained by the reasons why the Halo concentration has directly effect on the potential distribution of the body. It is made clear that from viewpoint of body potential control, the design of Halo concentration is key technology for suppressing short-channel effect and improving subthreshold-slope, I-on and I-off adjusting the V-th.

  677. Study of self-heating in si nano structure for floating body-surround gate transistor with high-k dielectric films 査読有り

    Tetsuo Endoh, Kousuke Tanaka

    JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS BRIEF COMMUNICATIONS & REVIEW PAPERS　46　(5B)　3189-3192　2007年5月

    出版者・発行元：JAPAN SOC APPLIED PHYSICS

    DOI： 10.1143/JJAP.46.3189 　

    ISSN：0021-4922

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    In this study, to overcome temperature-related problems of floating body-surround gate transistors with high-k materials, we have numerically investigated the temperature distribution in n-type silicon (Si) nanowires, in relation to the self-heating effect at steady state, by using a three-dimensional (3-D) device simulator. The dependences of temperature distribution in the Si nanowire on impurity concentration and cross sectional area were analyzed. First, it was found that the maximum temperature in the Si nanowire increases with increasing impurity concentration, and the increasing maximum temperature leads to a larger shift of the position of the maximum temperature from the center. Next, it was also found that the temperature distribution is independent of the cross sectional area of the Si nanowire. Finally, it was clarified that the asymmetric temperature distribution in the Si nanowire is caused by the Seebeck effect. This study shows useful results for future nanoscale silicon-metal oxide semiconductor (Si-MOS) device design to suppress the self-heating effect.

  678. Study of self-heating in si nano structure for floating body-surround gate transistor with high-k dielectric films 査読有り

    Tetsuo Endoh, Kousuke Tanaka

    JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS BRIEF COMMUNICATIONS & REVIEW PAPERS　46　(5B)　3189-3192　2007年5月

    出版者・発行元：JAPAN SOC APPLIED PHYSICS

    DOI： 10.1143/JJAP.46.3189 　

    ISSN：0021-4922

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    In this study, to overcome temperature-related problems of floating body-surround gate transistors with high-k materials, we have numerically investigated the temperature distribution in n-type silicon (Si) nanowires, in relation to the self-heating effect at steady state, by using a three-dimensional (3-D) device simulator. The dependences of temperature distribution in the Si nanowire on impurity concentration and cross sectional area were analyzed. First, it was found that the maximum temperature in the Si nanowire increases with increasing impurity concentration, and the increasing maximum temperature leads to a larger shift of the position of the maximum temperature from the center. Next, it was also found that the temperature distribution is independent of the cross sectional area of the Si nanowire. Finally, it was clarified that the asymmetric temperature distribution in the Si nanowire is caused by the Seebeck effect. This study shows useful results for future nanoscale silicon-metal oxide semiconductor (Si-MOS) device design to suppress the self-heating effect.

  679. Effects of Threshold Voltage Fluctuations on Stability of MOS Current Mode Logic Inverter Circuit 査読有り

    Kazuhiro Suzuki, Hyoung-jun Na, Yuzuru Narita, Hideki Nakazawa, Takashi Itoh, Kanji Yasui, Maki Suemitsu, Tetsuo Endoh

    IMFEDK2007 technical digest　2007年4月

  680. Analysis of the Dependency of Body Thickness on the Performance of the Nano-Scale Vertical MOSFET 査読有り

    Yuto Norifusa, Tetsuo Endoh

    IMFEDK2007 technical digest　25-26　2007年4月

  681. 50.Effects of Threshold Voltage Fluctuations on Stability of MOS Current Mode Logic Inverter Circuit 査読有り

    Kazuhiro Suzuki, Hyoung-jun Na, Yuzuru Narita, Hideki, Nakazawa, Takashi Itoh, Kanji Yasui, Maki Suemitsu, Tetsuo Endoh

    IEEE, IMFEDK2007 technical digest　B-7　2007年4月

  682. 51.Analysis of the Dependency of Body Thickness on the Performance of the Nano-Scale Vertical MOSFET 査読有り

    Yuto Norifusa, Tetsuo Endoh

    IEEE, IMFEDK2007 technical digest　A-3　2007年4月

  683. Hydrogen-Controlled Crystallinity of 3C-SiC Film on Si(110) Grown with Monomethylsilane 査読有り

    Yuzuru Narita, Atsushi Konno, Hideki Nakazawa, Takashi Itoh, Kanji Yasui, Tetsuo Endoh, Maki Suemitsu

    Japanese Journal of Applied Physics　46　(2)　L40-L42　2007年2月1日

    DOI： 10.1143/JJAP.46.L40 　

  684. ホットメッシュCVD法によるGaN成長---ルテニウムコーティッドタングステンメッシュの効果 査読有り

    深田祐介, 安部和貴, 黒木雄一郎, 末光眞希, 伊藤 隆, 成田 克, 遠藤哲郎, 中澤日出樹, 高田雅介, 安井寛治, 赤羽正志

    信学技報　2007年

  685. Floating gate B4-flash memory technology utilizing novel programming scheme - Highly scalable, efficient and temperature independent programming 査読有り

    S. Shukuri, N. Ajika, M. Mihara, Y. Kawajiri, T. Ogura, K. Kobayashi, T. Endoh, M. Nakashima

    2007 22ND IEEE NON-VOLATILE SEMICONDUCTOR MEMORY WORKSHOP　30-+　2007年

    出版者・発行元：IEEE

    DOI： 10.1109/NVSMW.2007.4290568 　

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    A floating gate B4-flash memory cell technology, which provides high speed programming with excellent programming efficiency for NOR architecture, has been developed. We have reported, a p-channel SONOS type B4-flash cell utilizing novel (B) under bar ack (B) under bar ias assisted (B) under bar and-to-(B) under bar and tunneling induced Hot-Electron(B4-HE) injection[1]. This paper demonstrates that B4-HE injection programming scheme can be easily evolved to a floating gate cell. By applying a moderate back bias to the cell during programming, the bit-line voltage can be reduced below the supply voltage, 1.8V. As a result, B4-flash can achieves high speed programming comparable to conventional NOR and high programming efficiency comparable to NAND flash at the same time. Basic operations of the floating gate B4-flash cells have been investigated. It is also confirmed that B4-HE injection programming provides very weak temperature dependency in comparison with CHE and FN injection, and does not have a negative impact to its reliability.

  686. Study of Self-Heating in Si Nano Structure for FB-SGT with High-k Dielectric Films 査読有り

    Tetsuo Endoh, Kousuke Tanaka

    2006 International Workshop on Dielectric Thin Films for Future ULSI Devices (IWDTF)　115-116　2006年11月

  687. Study of Self-Heating in NANO Wire 査読有り

    田中幸介, 遠藤哲郎

    平成18年度 電気関連学会東北支部連合大会 講演論文集　2A04　22-22　2006年8月

  688. Effect of Supply Voltage Fluctuations on Stability of Inverter Ciruit of MOS Current Mode Logic 査読有り

    鈴木一光, 羅炯竣, 遠藤哲郎

    平成18年度 電気関連学会東北支部連合大会 講演論文集　2A05　23-23　2006年8月

  689. Study of 30-nm Double-Gate MOSFET with Halo Implantation Technology 査読有り

    Yuto Monma, Tetsuo Endoh

    2006 Asia-Pacific Workshop on Fundamental and Application of Advanced Semiconductor Devices (AWAD 2006)　229-232　2006年7月

  690. The Guideline of Tolerable Vth Fluctuation for MCML (MOS Current Mode Logic) Inverter Circuit 査読有り

    Hyoung-jun NA, Maki SUEMITSU, Tetsuo EDNDO

    2006 Asia-Pacific Workshop on Fundamental and Application of Advanced Semiconductor Devices (AWAD 2006)　233-236　2006年7月

  691. Physical Origin of Stress-Induced Leakage Currents in Ultra-Thin Silicon Dioxide Films 査読有り

    T.Endoh, K.Hirose, K.Shiroisi

    2006 Asia-Pacific Workshop on Fundamental and Application of Advanced Semiconductor Devices (AWAD 2006)　106　(137)　271-276　2006年7月

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    本論文では、極薄シリコン酸化膜にて発生するストレスリーク現象の物理的起源について述べる。シリコン酸化膜中にトラップされた電子のエネルギー緩和現象を伴うトラップアシスト型2段階トンネル現象に基づいてストレスリーク現象を解析した。その結果、ストレスリーク現象を発現しているシリコン酸化膜中のトラップサイトの特性を解明した。このストレスリーク現象を発現するトラップサイトのシリコン酸化膜中での位置はシリコン酸化膜中での正孔の平均自由工程によって、またトラップサイトでの電子のエネルギー緩和量はシリコン酸化膜における酸素空孔モデルで説明できることを提案する。

  692. Ge dot formation using germane on a monomethylsilane-adsorbed Si(001)-2 x 1 surface 査読有り

    Y Narita, T Murata, A Kato, T Endoh, M Suemitsu

    THIN SOLID FILMS　508　(1-2)　200-202　2006年6月

    出版者・発行元：ELSEVIER SCIENCE SA

    DOI： 10.1016/j.tsf.2005.08.400 　

    ISSN：0040-6090

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    Germanium (Ge) dots were formed on Si(001)(-2) x 1 surface by gas-source NME using germane (GeH4) and monomethylsilane (MMS). Predeposition of C atoms using MMS in prior to Ge growth greatly reduced the size and increased the density of the Ge dots grown on the surface. Carbon atoms were introduced via saturated adsorption of MMS followed by annealing to remove the adsorbed hydrogen atoms. To clarify the behavior of H and C atoms during annealing, we investigated the surface Si hydrides using multiple-internal-reflection Fourier transform infrared spectrometry. After an annealing at 500 degrees C for 1 min, almost all surface hydrogen atoms were desorbed and almost all C atoms were diffused into the subsurface and the bulk of the Si substrate, which is related to the observed miniaturization of the Ge dots and the increase of their density as well. (c) 2005 Elsevier B.V. All rights reserved.

  693. A 60nm NOR Flash Memory Cell Technology Utilizing Back Bias Assisted Band-to-Band Tunneling Induced Hot-Electron Injection (B4-Flash) 査読有り

    S.Shukuri, N.Ajika, M.Mihara, K.Kobayashi, T. Endoh, M.Nakashima

    2006 Symposium on VLSI Technology Digest of Technical Papers　20-21　2006年5月

  694. 次世代シリコン集積回路に求められる新構造デバイス技術 招待有り 査読有り

    遠藤哲郎

    21世紀COE「原子論的生産技術の創出拠点」ワークショップ 次世代半導体デバイス開発における計算科学の現状と将来　2006年5月

  695. Study of Effect of Halo Implantation on Nano-Scale Double Gate MOSFET 査読有り

    Yuto Momma, Tetsuo Endoh

    International Symposium on Bio- and Nano- Electronics　Abstracts P-37　119-120　2006年4月

  696. Study of Stability on MCML (MOS Current Mode Logic) Inverter Circuit to Threshold Voltage Fluctuations Caused in Future Nanoscale Si-MOS Process Generation 査読有り

    H.-j. Na, M. Suemitsu, T. Endoh

    International Symposium on Bio- and Nano-Electronics　Abstracts P-39　123-124　2006年4月

  697. 次世代シリコン集積回路に求められる新構造デバイス技術 招待有り 査読有り

    遠藤哲郎, 大塚文雄, 奈良安雄, 安平光雄, 有門経敏

    2006年春季第53回応用物理学関係連合講演会「超高速・低消費電力トランジスタを実現する結晶材料・プロセス・デバイス技術」　ZF-2　24-24　2006年4月

  698. MCMLインバーター回路の安定性に対するしきい値ばらつきの影響に関する検討

    羅炯竣, 田中幸介, 門間優太, 末光眞希, 遠藤哲郎

    2006年春季第53回応用物理学関係連合講演会　23a-X-5　2006年4月

  699. 100nmゲート長30nmボディSiのダブルゲートMOSFETにおけるhaloI/Iの効果に関する検討

    門間優太, 遠藤哲郎

    2006年春季第53回応用物理学関係連合講演会　25p-X-16　2006年4月

  700. Low-temperature heteroepitaxial growth of 3C-SiC(111) on Si(110) substrate using monomethylsilane 査読有り

    Atsushi Konno, Yuzuru Narita, Takashi Ito, Kanji Yasui, Hideki Nakazawa, Tetsuo Endoh, Maki Suemitsu

    ECS Transactions　3　(5)　449-455　2006年

    DOI： 10.1149/1.2357236 　

    ISSN：1938-5862 1938-6737

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    Heteroepitaxial growth of 3C-SiC on Si(110) substrate has been successfully conducted at T=1000°C by using monomethylsilane as a single source gas. X-ray diffraction (XRD) reveals that the growth orientation of the film is rotated and a 3C-SiC(111) film is formed on this Si(110) substrate. The film quality, as evaluated with the half width of the XRD rocking curve, shows improvement from that of 3C-SiC(111)/Si(111) film. The lattice constant anisotropy (a∥-a⊥)/a∥ between the lateral and the growth directions also decreased by a factor of four from that of 3C-SiC(111)/Si(111), and the two lattice constants approach to that of bulk SC-SiC. These results indicate significant reduction in the strain of the 3C-SiC film in this 3C-SiC(111)/Si(110) system. XRD φ-scan indicates presence of double domains with almost equal areas. Copyright The Electrochemical Society.

  701. Study of Effect of Halo Implantation on 30nm Ultra Thin Body Si Double-Gate MOSFET with 100nm Gate Length 査読有り

    Yuto Momma, Tetsuo Endoh

    平成17年度 電気関連学会東北支部連合大会 講演論文集　2A17　30-30　2005年8月

  702. Effect of Threshold Voltage Fluctuations on Stability of Inverter Circuit of MOS Current Mode Logic 査読有り

    H.-j. Na, K. Tanaka, Y. Momma, M. Suemitsu, T. Endoh

    平成17年度 電気関係学会東北支部連合大会 講演論文集　2A18　31-31　2005年8月

  703. 10nmCMOSに向けた40nmデザインルールによる学独連携相乗りマスク製作 査読有り

    山田啓作, 知京豊裕, 遠藤哲郎, 岩井洋

    シンポジューム 「来るべきナノCMOS時代に向けての挑戦とその課題」（IEEE、EDS,電気学会、電子情報通信学会、JST,応用物理学会共催）　2005年4月

  704. Ge-dot formation on Si(111)-7 x 7 surface with C predeposition using monomethylsilane 査読有り

    Y Narita, M Sakai, T Murata, T Endoh, M Suemitsu

    JAPANESE JOURNAL OF APPLIED PHYSICS PART 2-LETTERS & EXPRESS LETTERS　44　(1-7)　L123-L125　2005年

    出版者・発行元：INST PURE APPLIED PHYSICS

    DOI： 10.1143/JJAP.44.L123 　

    ISSN：0021-4922

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    The effects of carbon (C) predeposition using monomethylsilane (MMS) on germanium (Ge) dot formation on a Si(111)-7 x 7 surface have been investigated. As a result, the C gas source was found to be effective, equally as the solid source, in reducing and densifying the Ge dots. In addition, the Si adatoms supplied from MMS show a positive effect in aligning the Ge dots. Raman spectra evaluation indicated that the Ge dots at higher MMS exposures (&gt; 80 L) were nearly dislocation free.

  705. High-performance buried-gate surrounding gate transistor for future three-dimensional devices 査読有り

    M Iwai, Y Yamamoto, R Nishi, H Sakuraba, T Endoh, F Masuoka

    JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS SHORT NOTES & REVIEW PAPERS　43　(10)　6904-6906　2004年10月

    出版者・発行元：INST PURE APPLIED PHYSICS

    DOI： 10.1143/JJAP.43.6904 　

    ISSN：0021-4922

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    We propose the buried-gate surrounding gate transistor (BG-SGT) as a high-performance transistor. The occupied area of BG-SGT can be shrunk to 50% of that of the planar transistor. Moreover, decreasing the body pillar size leads to a steep subthreshold slope. Because of these features, BG-SGT is extremely attractive for future three-dimensional devices.

  706. An analysis of program and erase mechanisms for Floating Channel Type Surrounding Gate Transistor Flash memory cells 査読有り

    M Hioki, H Sakuraba, T Endoh, F Masuoka

    IEICE TRANSACTIONS ON ELECTRONICS　E87C　(9)　1628-1635　2004年9月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    ISSN：0916-8524

    eISSN：1745-1353

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    This paper analyzes program and erase mechanisms for Floating Channel type Surrounding Gate Transistor (FC-SGT) Flash memory cells for the first time. In FC-SGT Flash memory cell, control gate, floating gate, drain and source is arranged vertically on the substrate. The body region is isolated from the substrate by the bottom source region. The cell is programmed by applying a high positive voltage to the control gate electrode with drain and source electrodes grounded. Erasing is performed by applying a high positive voltage to the drain and source electrodes with the control gate electrode grounded. The physical models for program and erase operations in FC-SGT Flash memory cell are developed. Program and erase operations based on the developed physical models are simulated by utilizing a device simulator. Program and erase characteristics obtained from the device simulation agree well with the results of analytical models. The FC-SGT Flash memory cell can realize program and erase operation with a floating body structure.

  707. New Three-Dimensional High-Density Stacked-Surrounding Gate Transistor (S-SGT) flash memory architecture using self-aligned interconnection fabrication technology without photolithography process for tera-bits and beyond 査読有り

    H Sakuraba, K Kinoshita, T Tanigami, T Yokoyama, S Horii, M Saitoh, K Sakiyama, T Endoh, F Masuoka

    JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS SHORT NOTES & REVIEW PAPERS　43　(4B)　2217-2219　2004年4月

    出版者・発行元：INST PURE APPLIED PHYSICS

    DOI： 10.1143/JJAP.43.22.2217 　

    ISSN：0021-4922

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    New three-dimensional Stacked-Surrounding Gate Transistor (S-SGT) flash memory architecture can achieve the cell area of 3.88F(2) per bit using the 0.2 mum design rule. The new architecture is realized by stacking two select transistors and two memory cells vertically on each pillar located in a two-dimensional array matrix. Each gate and each interconnection of this new architecture are fabricated by the vertical self-alignment process and horizontal self-alignment process simultaneously using HTO conformal deposition and reactive ion etching (RIE) without using the photolithography process. The new three-dimensional S-SGT flash memory architecture is applicable to high-density nonvolatile memories as large as tera-bits and beyond.

  708. Novel NAND DRAM with surrounding gate transistor (SGT)-type gain cell 査読有り

    H Nakamura, T Endoh, H Sakuraba, F Masuoka

    ELECTRONICS AND COMMUNICATIONS IN JAPAN PART II-ELECTRONICS　87　(7)　1-8　2004年

    出版者・発行元：SCRIPTA TECHNICA-JOHN WILEY & SONS

    DOI： 10.1002/ecjb.10198 　

    ISSN：8756-663X

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    A novel NAND DRAM with SGT-type gain cell is proposed. This SGT-type gain cell structure is composed of an SGT and SGT-type capacitor stacked vertically on a planar read transistor. Its cell size can be reduced to 4F(2) since it can be arranged to have the cross-point configuration. Therefore, high-density DRAM is achieved. Since it operates as a gain cell, it is possible to obtain sufficient signal charge regardless of the stored amount. Therefore, the proposed DRAM operates at low supply voltages, where it is difficult to obtain sufficient read-out voltage in conventional DRAM. It is shown that the novel NAND DRAM with SGT-type gain cell achieves high-density and low-voltage operation. (C) 2004 Wiley Periodicals, Inc.

  709. Pillar Diameter Dependence of the Carrier Response Time in a Surrounding Gate type MOS Capacitor 査読有り

    M. Iwai, H. Ohta, M. Suzuki, H. Sakuraba, T. Endoh, F. Masuoka

    The Electrochemical Society (204th)　Abs#144　2003年10月

  710. High Performance Buried Gate Transistor (BG-SGT) for Future Three-Dimensional Devices 査読有り

    M. Iwai, Y. Yamamoto, R. Nishi, H. Sakuraba, T. Endoh, F. Masuoka

    Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials　630-631　2003年9月

  711. New Three Dimensional High Density S-SGT Flash Memory Architecture using Self-Aligned Interconnection Fabricating Technology without Photo Lithography Process for Tera Bits and Beyond 査読有り

    H. Sakuraba, K. Kinoshita, T. Tanigami, T. Yokoyama, S. Horii, M. Saitoh, K. Sakiyama, T. Endoh, F. Masuoka

    Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials　642-643　2003年9月

  712. Surrounding Gate Transistor (SGT)型ゲインセルを用いた新しいNAND DRAM 査読有り

    中村広記, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会論文誌C　Vol.J86-C　(No.8)　944-951　2003年8月

  713. Reduction of Pass-Gate Leakage by Silicon Thickness Thinning in Double-Gate MOSFETs 査読有り

    W. Sakamoto, T. Endoh, H. Sakuraba, F. Masuoka

    Electrochemical Society Proceedings　Vol. 2003-05　331-336　2003年4月

  714. Novel ultrahigh-density flash memory with a stacked-surrounding gate transistor (S-SGT) structured cell 査読有り

    T Endoh, K Kinoshita, T Tanigami, Y Wada, K Sato, K Yamada, T Yokoyama, N Takeuchi, K Tanaka, N Awaya, K Sakiyama, F Masuoka

    IEEE TRANSACTIONS ON ELECTRON DEVICES　50　(4)　945-951　2003年4月

    出版者・発行元：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI： 10.1109/TED.2003.809429 　

    ISSN：0018-9383

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    In order to overcome the limitation of cell area of 4F(2) per bit in conventional NAND Flash memory cells, stacked-surrounding gate transistor (S-SGT) structured cell is proposed. This newly structured cell achieves a cell area of 4F(2)/N per bite where N is the number of stacked memory cells in one silicon pillar, without using multibit per memory cell technology. The S-SGT structured cell consisting of two stacked memory cells in one silicon Pillar achieves a cell area per bit,of less than 50% of the smallest reported NAND structured cell. The novel S-SGT structured cells are fabricated by vertical self-aligned processes using A 0.2 Am design rule. The S-SGT structured cell can be programmed and erased by uniform injection and uniform emission of Fowler-Nordheim (F-N) tunneling electrons over the whole channel area of the memory cell, respectively, which is the same program and erase mechanism as in conventional NAND structured cell. This high performance S-SGT structured cell is applicable to high-density nonvolatile memories for 16 G/64 G bit. Flash memories and beyond.

  715. Buried Gate型SGTフラッシュメモリ 査読有り

    岩井信, 桜庭弘, 遠藤哲郎, 舛岡富士雄

    電子情報通信学会総合大会講演論文集, エレクトロニクス2　C-11-4　64-64　2003年3月

  716. Surrounding Gate Transister (SGT) DRAMセルのソフトエラー現象の解析 査読有り

    松岡史宜, 日置雅和, 桜庭弘, 遠藤哲郎, 舛岡富士雄

    電子情報通信学会総合大会講演論文集, エレクトロニクス2　C-11-3　(2)　63-63　2003年3月

    出版者・発行元：一般社団法人電子情報通信学会

  717. ３次元構造型Surrounding Gate Transistor (SGT)の下部拡散層形状の解析方法の提案 査読有り

    山本安衛, 日置雅和, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会総合大会講演論文集, エレクトロニクス2　C-11-8　(2)　68-68　2003年3月

    出版者・発行元：一般社団法人電子情報通信学会

  718. New Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell For Future Ultra High Density Flash Memory 招待有り 査読有り

    T. Endoh, K. Kinoshita, T. Tanigami, Y. Wada, K. Sato, K. Yamada, T. Yokoyama, N. Takeuchi, K. Tanaka, N. Awaya, K. Sakiyama, F. Masuoka

    International Semiconductor Technology Conference ISTC 2002 Meeting Abstracts and Program　Abstract NO.39　2002年9月

  719. Double Gate-SOI (DG-SOI) MOSFET のソフトエラーのα粒子入射軌道依存性

    松岡史宜, 日置雅和, 桜庭弘, 遠藤哲郎, 舛岡富士雄

    電子情報通信学会2002年エレクトロニクスソサイエティ大会講演論文集2　C-11-4　61-61　2002年9月

  720. Si柱側壁表面の平滑化

    岩井信, 太田人嗣, 鈴木正彦, 桜庭弘, 遠藤哲郎, 舛岡富士雄

    電子情報通信学会2002年エレクトロニクスソサイエティ大会講演論文集2　C-11-5　62-62　2002年9月

  721. Stacked - SGT DRAMを用いた2.4F2メモリセル技術

    鈴木正彦, 岩井信, 桜庭弘, 遠藤哲郎, 舛岡富士雄

    電子情報通信学会2002年エレクトロニクスソサイエティ大会講演論文集2　C-11-6　63-63　2002年9月

  722. ULSI用超低消費電力CMOS降圧回路 査読有り

    須永和久, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会集積回路研究専門委員会平成14年3月研究会, 信学技報　VLD2001-156　(ICD2001-231)　73-78　2002年3月

  723. 高電流利用効率を実現したCMOS降圧回路の直流特性 査読有り

    須永和久, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会2002年総合大会講演論文集 エレクトロニクス２　C-11-1　73-73　2002年3月

  724. Surrounding Gate Transistorにおける基板バイアス効果の拡散層形状依存性 査読有り

    西亮輔, 鈴木正彦, 桜庭弘, 遠藤哲郎, 舛岡富士雄

    電子情報通信学会2002年総合大会講演論文集 エレクトロニクス２　C-11-3　(2)　75-75　2002年3月

    出版者・発行元：一般社団法人電子情報通信学会

  725. Multi-Pillar Surrounding Gate型MOSキャパシタの試作プロセス 査読有り

    岩井信, 太田人嗣, 鈴木正彦, 桜庭弘, 遠藤哲郎, 舛岡富士雄

    電子情報通信学会2002年総合大会講演論文集 エレクトロニクス２　C-11-4　(2)　76-76　2002年3月

    出版者・発行元：一般社団法人電子情報通信学会

  726. Double Gate-SOI(DG-SOI)MOSFETにおけるソフトエラー現象の解析 査読有り

    松岡史宜, 日置雅和, 桜庭弘, 遠藤哲郎, 舛岡富士雄

    電子情報通信学会2002年総合大会講演論文集 エレクトロニクス２　C-11-5　(2)　77-77　2002年3月

    出版者・発行元：一般社団法人電子情報通信学会

  727. Floating Channel type SGT(FC-SGT)フラッシュメモリにおけるカップリング比の柱半径依存性 査読有り

    日置雅和, 遠藤哲郎, マルクス レンスキ, 桜庭弘, 舛岡富士雄

    電子情報通信学会2002年総合大会講演論文集 エレクトロニクス２　C-11-6　(2)　78-78　2002年3月

    出版者・発行元：一般社団法人電子情報通信学会

  728. A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cellを用いた新しい高密度フラッシュメモリ 査読有り

    木下和司, 遠藤哲郎, 谷上拓司, 和田昌久, 佐藤功太, 山田和也, 横山敬, 竹内昇, 田中研一, 栗屋信義, 﨑山恵三, 舛岡富士雄

    電子情報通信学会シリコン材料・デバイス研究会,信学技報　SDM2001-219　(573)　43-48　2002年1月

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    従来のNAND型フラッシュメモリにおけるビットあたり4F^2のセル面積の限界を克服する為に、Stacked-Surrounding Gate Transistor(S-SGT)構造のセルを提案する。新しい構造では、1つのSiピラーに積層したメモリセルの数をNとして、多値化技術を用いることなく、ビットあたり4F^2/Nのセル面積を実現できる。1つのSiピラーに2個のメモリセルを積層したS-SGT構造のセルでは、ビットあたりのセル面積を、これまでに報告されている最小のNAND構造セルの50%以下にすることが可能である。新しいS-SGT構造のセルは、0.2μmのデザインルールを用いて、垂直方向の自己整合プロセスにより試作を行った。S-SGT構造のセルは、従来のNAND型構造のセルと同様に、メモリセルチャネル領域全面でのFowler-Nordheim(F-N)トンネリングによる一様な電子の注入、放出による書込み、消去を行う。この高性能なS-SGT構造のセルは、16G/64Gビット、またはそれ以上のフラッシュメモリなどの、超高密度不揮発性メモリに適用できる。

  729. New three dimensional (3D) memory array architecture for future ultra high density DRAM (invited) 招待有り 査読有り

    F. Masuoka, T. Endoh, H. Sakuraba

    ICCDCS 2002 - 4th IEEE International Caracas Conference on Devices, Circuits and Systems　C015-1-C015-5　2002年

    出版者・発行元：IEEE Computer Society

    DOI： 10.1109/ICCDCS.2002.1004003 　

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    Three dimensional (3D) memory array architecture is realized by stacking several cells in series vertically up on each cell which is located in a two dimensional (2D) array matrix. Total bit-line capacitance of this proposed architecture's DRAM is suppressed to 37% of that of a normal DRAM, when one bit-line has 1K-bit cells and the same design rules are used. Moreover, array area of a 1 Mbit DRAM using the proposed architecture, is reduced to 11.5% of that of a normal DRAM using the same design rules. © 2002 IEEE.

  730. Influence of silicon wafer loading ambient on chemical composition and thickness uniformity of sub-5-nm-thick oxide films 査読有り

    T Endoh, Y Kimura, M Lenski, F Masuoka

    JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS SHORT NOTES & REVIEW PAPERS　40　(12)　7023-7028　2001年12月

    出版者・発行元：INST PURE APPLIED PHYSICS

    DOI： 10.1143/JJAP.40.7023 　

    ISSN：0021-4922

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    The influence of silicon wafer loading conditions during the vertical furnace oxidation process, on both the chemical composition and thickness uniformity of sub-5-nm-thick oxide films is investigated by secondary ion mass spectrometry (SIMS) and X-ray photoelectron spectroscopy (XPS). Loading wafers in pure nitrogen prior to oxidation effectively suppresses undesired preoxide growth offering controlled oxidation in the sub-5 nm regime. However, these wafers show a pronounced thickness nonuniformity, which correlates to the nitrogen incorporated in the oxide at the central part of the wafer. Loading wafers in a 1%-O-2/99%-N-2 ambient prior to oxidation results in uniform oxide films. However, film thickness in the sub-5 nm regime is difficult to control due to an excessive preoxide growth during wafer loading. Loading wafers in a chemically inert Ar atmosphere or under controlled preoxidation conditions prior to oxidation results in uniform oxide films with controllable oxide thickness suitable for sub-5 nm thick oxides.

  731. SGTの基板バイアス効果を抑制させる拡散層形状に関する解析 査読有り

    西亮輔, 鈴木正彦, 桜庭弘, 遠藤哲郎, 舛岡富士雄

    電子情報通信学会論文誌C　Vol. J84-C　(No.10)　1018-1019　2001年10月

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：1345-2827

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    本論文ではSurrounding Gate Transistor(SGT)における拡散層形状が基板バイアス効果に与える影響について解析を行う.そして, 基板バイアス効果を著しく抑制できる拡散層構造をもつCV-SGTを示す.

  732. 超低消費電力降圧回路の試作

    須永和久, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会2001年エレクトロニクスソサイエティ大会講演論文集2　C-11-2　56-56　2001年9月

  733. Floating Channel type SGT (FC-SGT) フラッシュメモリにおける書込・消去特性のフローティングゲート膜厚依存性

    日置雅和, 遠藤哲郎, マルクスレンスキ, 桜庭弘, 舛岡富士雄

    電子情報通信学会2001年エレクトロニクスソサイエティ大会講演論文集2　C-11-4　58-58　2001年9月

  734. 0.4μmMOSプロセス技術を用いたMulti-Pillar Surrounding Gate 型 MOS キャパシタ

    岩井信, 太田人嗣, 鈴木正彦, 桜庭弘, 遠藤哲郎, 舛岡富士雄

    電子情報通信学会2001年エレクトロニクスソサイエティ大会講演論文集2　C-11-5　59-59　2001年9月

  735. Surrounding Gate Transistor における基板バイアス効果を抑制するためのソース・ドレインエンジニアリング

    西亮輔, 鈴木正彦, 桜庭弘, 遠藤哲郎, 舛岡富士雄

    電子情報通信学会2001年エレクトロニクスソサイエティ大会講演論文集2　C-11-6　60-60　2001年9月

  736. 2.4F(2) memory cell technology with stacked-surrounding gate transistor (S-SGT) DRAM 査読有り

    T Endoh, M Suzuki, H Sakuraba, F Masuoka

    IEEE TRANSACTIONS ON ELECTRON DEVICES　48　(8)　1599-1603　2001年8月

    出版者・発行元：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI： 10.1109/16.936567 　

    ISSN：0018-9383

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    This paper proposes 2.4F(2) memory cell technology with stacked-surrounding gate transistor (S-SGT) DRAM, One unit of the S-SGT DRAM is formed by stacking several SGT-type cells in series vertically. The SGT-type cell itself arranges gate, source, drain and plate on a silicon pillar vertically. Both gate and plate electrode surround the silicon pillar. Subsequently applied trench etching and sidewall spacer formation during S-SGT DRAM formation causes a step-like silicon pillar structure, Due to these steps, gate, plate and diffusion layer in one S-SGT DRAM unit are fabricated vertically by a self-aligned process. The cell size dependence of the self-aligned-type S-SGT DRAM was analyzed with regard to the above steps widths and the number of cells in one unit. As a result, the cell design for minimizing the cell size of this device has been formulated. By using the proposed cell design, it is demonstrated by process simulation that the S-SGT DRAM in 0.5 mum design rule can achieve a cell size of 2.4F(2), which is half of the cell size of a conventional SGT DRAM cell (4.8F(2)). Therefore, the S-SGT DRAM is a promising candidate for future ultra high density DRAMs.

  737. Influence of Silicon Wafer Loading Conditions on Thickness Uniformity of Sub-5nm-Thick Oxide Films 査読有り

    M. Lenski, Y. Kimura, M. Iwai, H. Sakuraba, T. Endoh, F. Masuoka

    2001 Asia-Pacific Workshop on Fundamental and Application of Advanced Semiconductor Devices (AWAD 2001)　101　(163)　25-28　2001年7月

    出版者・発行元：電子情報通信学会

    ISSN：0913-5685

  738. Multi-Pillar Surrounding Gate Transistor (M-SGT) type MOS Capacitor Using 0.4μm MOS Technology 査読有り

    M. Iwai, H. Ohta, M. Suzuki, H. Sakuraba, T. Endoh, F. Masuoka

    2001 Asia-Pacific Workshop on Fundamental and Application of Advanced Semiconductor Devices (AWAD 2001)　257-261　2001年7月

  739. Novel S/D Engineering of Surrounding Gate Transistor (SGT) for Suppressing Substrate Bias Effect 査読有り

    R. Nishi, M. Suzuki, H. Sakuraba, T. Endoh, F. Masuoka

    2001 Asia-Pacific Workshop on Fundamental and Application of Advanced Semiconductor Devices (AWAD 2001)　101　(161)　263-266　2001年7月

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    Surrounding Gate Transistor(SGT)におけるI_D-V_G特性のソース・ドレイン(S/D)拡散層の形状依存性について解析した。シリコン柱下部にソース拡散層を形成したConVex diffusion layer type SGT(CV-SGT)では基板バイアス効果が著しく抑制される。この新しいソース・ドレインエンジニアリングによるCV-SGTは今後の高性能SGTの設計にとって非常に重要である。

  740. 0.18μm CMOS 10-Gb/s Multiplexer/Demultiplexer ICs Using Current Mode Logic with Tolerance to Threshold Voltage Fluctuation 査読有り

    Akira Tanabe, Masato Umetani, Ikuo Fujiwara, Takayuki Ogura, Kotaro Kataoka, Masao Okihara, Hiroshi Sakuraba, Tetsuo Endoh, Fujio Masuoka

    IEEE JOURNAL OF SOLID-STATE CIRCUITS　36　(6)　988-996　2001年6月

    出版者・発行元：None

    DOI： 10.1109/4.924861 　

    ISSN：0018-9200

  741. Technology Trend of Flash Memory 招待有り 査読有り

    F. Masuoka, T. Endoh

    Proceedings of the ECS 1st International Conference on Semiconductor Technology (ISTC 2001)　1-10　2001年5月

  742. Cell Array Design of Stacked-Surrounding Gate Transistor (S-SGT) DRAM for Small Array Noise and Ultra-High Density DRAM 査読有り

    T. Endoh, H. Nakamura, H. Sakuraba, F. Masuoka

    Proceedings of the ECS 1st International Conference on Semiconductor Technology (ISTC 2001)　23-31　2001年5月

  743. Influence of Wafer Loading Atmosphere upon Chemical Structure of Sub-5nm Oxide Films 査読有り

    T. Endoh, Y. Kimura, M. Lenski, H. Sakuraba, F. Masuoka

    Proceedings of the ECS 1st International Conference on Semiconductor Technology (ISTC 2001)　196-200　2001年5月

  744. New Body Contact Type Pass-Transistor 査読有り

    遠藤哲郎, 船木寿彦, 中村広記, 桜庭弘, 舛岡富士雄

    THE TRANSACTIONS OF THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS C　J84-C　(3)　192-198　2001年3月

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：1345-2827

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    2005年4月FIR修正

  745. 高集積化を実現するFloating Channel type SGT (FC-SGT) Flashメモリセルのビットライン形成法 査読有り

    岩井信, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会2001年総合大会講演論文集 エレクトロニクス２　C-11-5　(2)　87-87　2001年3月

    出版者・発行元：一般社団法人電子情報通信学会

  746. Floating Channel type SGT (FC-SGT)フラッシュメモリにおける書込・消去特性の柱半径依存性 査読有り

    日置雅和, 遠藤哲郎, レンスキマルクス, 桜庭弘, 舛岡富士雄

    電子情報通信学会2001年総合大会講演論文集 エレクトロニクス２　C-11-6　(2)　88-88　2001年3月

    出版者・発行元：一般社団法人電子情報通信学会

  747. 高信号を実現する三次元階層型メモリアレイ技術を用いたStacked-SGT DRAM 査読有り

    中村広記, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会2001年総合大会講演論文集 エレクトロニクス２　C-11-7　(2)　89-89　2001年3月

    出版者・発行元：一般社団法人電子情報通信学会

  748. 超低消費電力を指向したオンチップ用CMOS降圧回路 査読有り

    須永和久, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会2001年総合大会講演論文集 エレクトロニクス２　C-11-9　91-91　2001年3月

  749. Double Gate MOSFETの新しい構造と試作プロセスの提案 査読有り

    山下弘臣, 遠藤哲郎, 岩井信, 桜庭弘, 舛岡富士雄

    電子情報通信学会2001年総合大会講演論文集 エレクトロニクス２　C-11-10　(2)　92-92　2001年3月

    出版者・発行元：一般社団法人電子情報通信学会

  750. Full Adder Using New Body Contact Type Pass-Transistor 査読有り

    遠藤哲郎, 中村広記, 船木寿彦, 桜庭弘, 舛岡富士雄

    THE TRANSACTIONS OF THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS C　J84-C　(2)　158-159　2001年2月

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：1345-2827

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    2005年4月FIR修正

  751. An on-chip 96.5 % current efficiency CMOS linear regulator 査読有り

    K Sunaga, T Endoh, H Sakuraba, F Masuoka

    PROCEEDINGS OF THE ASP-DAC 2001: ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE 2001　297-301　2001年

    出版者・発行元：IEEE COMPUTER SOC

    DOI： 10.1109/ASPDAC.2001.913322 　

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    A proposed linear regulator uses a Flexible Control technique of Output Current (FCOC) to achieve 96.5% efficiency. The FCOC technique realizes to drive a flexible output current according to the output current variation and stable output voltage supply. The linear regulator fabricated by 1.2 mum CMOS process occupies 0.423mm(2). The fabricated linear regulator achieves 96.5% current efficiency and less than 6.81mVpp output voltage fluctuation at an output current frequency from 1.8Hz to 100 MHz.

  752. A quantitative analysis of stress-induced leakage currents in ultra-thin silicon dioxide films 招待有り 査読有り

    T Endoh

    SOLID-STATE AND INTEGRATED-CIRCUIT TECHNOLOGY, VOLS 1 AND 2, PROCEEDINGS　958-963　2001年

    出版者・発行元：IEEE

    DOI： 10.1109/ICSICT.2001.982054 　

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    A quantitative analysis of stress-induced leakage currents (SILCs) in ultra-thin silicon dioxide films is described, which enables the extraction of trap parameters, e.g. trap site location. Assuming a two-step trap-assisted inelastic tunneling mechanism, conduction of electrons through silicon dioxide films proceeds as follows: First, electrons tunnel from the cathode into neutral trap sites followed by an energy relaxation into the lowest available energy state of these trap sites. Finally, electrons reach the anode by a direct tunneling process. Modeling SILC characteristics of a stressed 6.8-nm-thick SiO2 film reveal a trap site location at 4.47 nm relative to the cathode interface. SILCs in the thickness range from 5.1 to 9.6-nm can be explained by the linear increase of the trap sheet charge density on oxide thickness, which suppresses local tunneling currents between cathode interface and trap sites by a reduction of the local oxide electric field.

  753. Novel ultra high density flash memory with a stacked-surrounding gate transistor (S-SGT) structured cell 査読有り

    Tetsuo Endoh, Kazushi Kinoshita, Takuji Tanigami, Yoshihisa Wada, Kota Sato, Kazuya Yamada, Takashi Yokoyama, Noburo Takeuchi, Kenichi Tanaka, Nobuyoshi Awaya, Keizou Sakiyama, Fujio Masuoka

    Technical Digest - International Electron Devices Meeting　33-36　2001年

    DOI： 10.1109/IEDM.2001.979396 　

    ISSN：0163-1918

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    In order to overcome the limitation of cell area of 4F2 per bit in conventional NAND Flash Memory cells, Stacked-Surrounding Gate Transistor (S-SGT) structured cell is proposed. The new structured cell achieves cell area of 4F2/N per bit, where N is the number of stacked memory cells in one silicon pillar, without using multi bit per memory cell technology. The S-SGT structured cell consisting of 2 stacked memory cells in one silicon pillar achieves cell area per bit less than 50% of the smallest reported NAND structured cell. The novel S-SGT structured cells are fabricated by vertical self-aligned processes using a 0.2μm design rule. The S-SGT structured cell can be programmed and erased by uniform injection and uniform emission of Fowler-Nordheim (F-N) tunneling electrons over the whole channel area of the memory cell, respectively, the same as conventional NAND structured cell. This high performance S-SGT structured cell is applicable to high-density nonvolatile memories as large as 16G/64G bit Flash Memory or beyond.

  754. An on-chip 96.5% current efficiency CMOS linear regulator using a flexible control technique of output current 査読有り

    T Endoh, K Sunaga, H Sakuraba, F Masuoka

    IEEE JOURNAL OF SOLID-STATE CIRCUITS　36　(1)　34-39　2001年1月

    出版者・発行元：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI： 10.1109/4.896226 　

    ISSN：0018-9200

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    This paper proposes an on-chip 96.5% current efficiency CMOS linear regulator using a Flexible Control technique of Output Current (FCOC), By the use of the FCOC technique, the proposed circuit realizes to drive a flexible output current according to the load current variation. Therefore, the proposed linear regulator can supply stable output voltage using the FCOC technique, The linear regulator is fabricated by double-metal 1.2-mum CMOS technology. The number of transistors is 16 and the die size is 0.423 mm(2), The fabricated linear regulator achieves a fluctuation of output voltage less than 6.81 mV(p-p) at a frequency of output current f(I-out) ranging from 1.8 Hz to 100 MHz, Moreover, the fabricated on-chip CMOS linear regulator can achieve 96.5% current efficiency.

  755. Analytical modeling of stress-induced leakage currents in 5.1－9.6-nm-thick silicon-dioxide films based on two-step inelastic trap-assisted tunneling 査読有り

    Markus Lenski, Tetsuo Endoh, Fujio Masuoka

    JOURNAL OF APPLIED PHYSICS　88　(9)　5238-5245　2000年11月

    出版者・発行元：None

    DOI： 10.1063/1.1312842 　

    ISSN：0021-8979

  756. 低Bit Line 容量を実現する三次元階層型メモリアレイ技術を用いたStacked-SGT DRAM

    中村広記, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会2000年エレクトロニクスソサイエティ大会講演論文集2　C-11-1　(2)　69-69　2000年9月

    出版者・発行元：一般社団法人電子情報通信学会

  757. Stacked-SGT DRAM のセルデザインの提案

    鈴木正彦, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会2000年エレクトロニクスソサイエティ大会講演論文集2　C-11-2　(2)　70-70　2000年9月

    出版者・発行元：一般社団法人電子情報通信学会

  758. Surrounding Gate Transistor (SGT) DRAM のソフトエラー耐性に関する考案

    松岡史宜, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会2000年エレクトロニクスソサイエティ大会講演論文集2　C-11-3　(2)　71-71　2000年9月

    出版者・発行元：一般社団法人電子情報通信学会

  759. Floating Channel type SGT (FC-SGT) Flash メモリセルにおけるフローティングチャネル形成プロセス

    岩井信, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会2000年エレクトロニクスソサイエティ大会講演論文集2　C-11-6　(2)　74-74　2000年9月

    出版者・発行元：一般社団法人電子情報通信学会

  760. Floating Channel type SGT (FC-SGT) フラッシュメモリにおける消去動作の解析

    日置雅和, 遠藤哲郎, レンスキマルクス, 桜庭弘, 舛岡富士雄

    電子情報通信学会2000年エレクトロニクスソサイエティ大会講演論文集2　C-11-7　(2)　75-75　2000年9月

    出版者・発行元：一般社団法人電子情報通信学会

  761. 部分空乏型および完全空乏型SOI MOSFET の過渡応答

    坂本渉, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会2000年エレクトロニクスソサイエティ大会講演論文集2　C-11-9　(2)　77-77　2000年9月

    出版者・発行元：一般社団法人電子情報通信学会

  762. Multi-Pillar Surrounding Gate Transistorの高速動作に関する解析

    太田人嗣, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会2000年エレクトロニクスソサイエティ大会講演論文集2　C-11-11　79-79　2000年9月

  763. GHz 動作における拡散層－拡散層間クロストークの解析

    三浦雅和, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会2000年エレクトロニクスソサイエティ大会講演論文集2　C-11-12　80-80　2000年9月

  764. 超高電流利用率を実現したULSI用降圧回路

    須永和久, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会2000年エレクトロニクスソサイエティ大会講演論文集2　C-12-9　89-89　2000年9月

  765. FLASHメモリ技術動向と将来 招待有り 査読有り

    舛岡富士雄, 遠藤哲郎

    電子情報通信学会集積回路研究会, 信学技報　ICD2000-12　19-24　2000年6月

  766. 0.2μm nMOSFET using EB Exposure for All Lithography Processes 査読有り

    I. Fujiwara, H. Sakuraba, M. Umetani, T. Ogura, K. Kataoka, A. Tanabe, T. Endoh, F. Masuoka

    PROCEEDINGS 2000 22nd INTERNATIONAL CONFERENCE ON MICROELECTRONICS　2　439-442　2000年5月

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    2005年4月FIR修正

  767. New Three Dimensional (3D) Memory Array Architecture For Future Ultra High Density DRAM 査読有り

    T. Endoh, H. Sakuraba, K. Shinmei, F. Masuoka

    PROCEEDINGS 2000 22nd INTERNATIONAL CONFERENCE ON MICROELECTRONICS　Vol. 2　447-450　2000年5月

  768. The 1.44F2 Memory Cell Technology with the Stacked-Surrounding Gate Transistor (S-SGT) DRAM 査読有り

    T. Endoh, H. Sakuraba, K. Shinmei, F. Masuoka

    PROCEEDINGS 2000 22nd INTERNATIONAL CONFERENCE ON MICROELECTRONICS　Vol. 2　451-454　2000年5月

  769. 均一な厚さの極薄シリコン酸化膜を形成するための酸化炉搬入方法 査読有り

    木村康隆, 遠藤哲郎, レンスキマルクス, 舛岡富士雄

    電子情報通信学会2000年総合大会講演論文集 エレクトロニクス２　C-11-3　(2)　82-82　2000年3月

    出版者・発行元：一般社団法人電子情報通信学会

  770. Floating Channel type SGT (FC-SGT) Flash メモリの試作プロセスの提案 査読有り

    岩井信, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会2000年総合大会講演論文集 エレクトロニクス２　C-11-8　(2)　87-87　2000年3月

    出版者・発行元：一般社団法人電子情報通信学会

  771. Floating Channel type (FC-SGT) Flash メモリにおける書込・消去特性の数値的解析 査読有り

    日置雅和, 遠藤哲郎, レンスキマルクス, 桜庭弘, 舛岡富士雄

    電子情報通信学会2000年総合大会講演論文集 エレクトロニクス２　C-11-9　(2)　88-88　2000年3月

    出版者・発行元：一般社団法人電子情報通信学会

  772. 高速動作・低消費電力 M-SGT 試作プロセスの提案 査読有り

    太田人嗣, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会2000年総合大会講演論文集 エレクトロニクス２　C-11-11　90-90　2000年3月

  773. Stacked-SGT DRAM を用いた2.4F2メモリセル技術 査読有り

    鈴木正彦, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会2000年総合大会講演論文集 エレクトロニクス２　C-11-12　91-91　2000年3月

  774. 理想的なSファクタを実現する完全空乏型 Double-Gate SOI MOSFET のスケーリング理論 査読有り

    森雅朋, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会2000年総合大会講演論文集 エレクトロニクス２　C-11-15　(2)　94-94　2000年3月

    出版者・発行元：一般社団法人電子情報通信学会

  775. 超低消費電力を指向したULSI用降圧回路 査読有り

    須永和久, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会2000年総合大会講演論文集 エレクトロニクス２　C-12-20　115-115　2000年3月

  776. 三次元階層型メモリアレイ技術を用いたStacked-SGT DRAM のアレイ構成及び読み出し方法 査読有り

    中村広記, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会2000年総合大会講演論文集 エレクトロニクス２　C-12-73　(2)　168-168　2000年3月

    出版者・発行元：一般社団法人電子情報通信学会

  777. A 10 Gb/s Demultiplexer IC in 0.18μm CMOS using Current Mode Logic with Tolerance to the Threshold Voltage Fluctuation 査読有り

    A. Tanabe, M. Umetani, I. Fujiwara, T. Ogura, K. Kataoka, M. Okihara, H. Sakuraba, T. Endoh, F. Masuoka

    2000 IEEE International Solid-State Circuits Conference (ISSCC) Digest of Technical Papers　62-63　2000年2月

  778. Stacked-SGT DRAMを用いた2.4F2メモリセル技術 査読有り

    鈴木正彦, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会論文誌C　Vol. J83-C　(No.1)　92-93　2000年1月

  779. The 2.4F(2) memory cell technology with stacked-surrounding gate transistor (S-SGT) DRAM 査読有り

    M Suzuki, T Endoh, H Sakuraba, F Masuoka

    2000 INTERNATIONAL CONFERENCE ON MODELING AND SIMULATION OF MICROSYSTEMS, TECHNICAL PROCEEDINGS　388-391　2000年

    出版者・発行元：COMPUTATIONAL PUBLICATIONS

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    This paper reports that the Stacked-Surrounding Gate Transistor (S-SGT) DRAM achieves a cell size of 2AF 2. The S-SGT DRAM is structured by stacking several SGT-type 2 cells in series vertically. In order to realize cell size of 2.4F(2), we propose the cell design of S-SGT DRAM. By using proposed design, we demonstrate that the S-SGT DRAM can realize cell size of 2.4F(2) by process simulation, while cell size of conventional SGT DRAM is 4.8F(2). Therefore, the S-SGT DRAM is a promising candidate for future ultra high density DRAMs.

  780. An analysis of program and erase operation for FC-SGT flash memory cells 査読有り

    M Hioki, T Endoh, H Sakuraba, M Lenski, F Masuoka

    2000 INTERNATIONAL CONFERENCE ON SIMULATION OF SEMICONDUCTOR PROCESSES AND DEVICES　116-118　2000年

    出版者・発行元：IEEE

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    The floating channel type surrounding gate transistor (FC-SGT) Flash memory cell realises high-speed bipolarity program and erase operations. In the current investigation, the time dependence of the surface potential in the floating channel region, which strongly affects program and erase performance, is studied during program and erase operation. By analysing the carrier generation processes in floating channel region, the program and erase operation for FC-SGT Flash memory cell is made clear.

  781. A high signal swing pass-transistor logic using surrounding gate transistor 査読有り

    T Endoh, T Funaki, H Sakuraba, F Masuoka

    2000 INTERNATIONAL CONFERENCE ON SIMULATION OF SEMICONDUCTOR PROCESSES AND DEVICES　273-275　2000年

    出版者・発行元：IEEE

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    In this paper a pass-transistor logic (PTL) using Surrounding Gate Transistor (SGT) is reported for the first time. This SGT-based PTL brings out the latent abilities or the PTL, especially improvement of the area occupation by 74% and the power-delay product by 70% at the supply voltage or 1V compared to bulk MOSFET-based PTL.

  782. 微細MOSFETデバイスの試作に用いる電子線描画に関する研究 査読有り

    片岡耕太郎, 藤原郁夫, 林田茂樹, 小倉孝之, 梅谷正人, 田辺昭, 桜庭弘, 遠藤哲郎, 舛岡富士雄

    電子情報通信学会シリコン材料・デバイス研究会, 信学技報　SDM99-160　(457)　35-42　1999年11月

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

  783. Floating Channel Type SGT Flash Memory 査読有り

    T. Endoh, M. Hioki, H. Sakuraba, M. Lenski, F. Masuoka

    Meeting Abstracts The 1999 Joint International Meeting (196th Meeting of The Electrochemical Society, 1999 Fall Meeting of The Electrochemical Society of Japan with technical cosponsorship of the Japan Society of Applied Physics)　Vol.99-2　(Abstract No.1323)　1999年10月

  784. Loadlock Furnace Application to Ultrathin Oxide Films 査読有り

    H. Miya, M. Izumi, K. Yuasa, S. Konagata, Y. Kimura, L. Markus, T. Endoh, F. Masuoka, T. Takahagi

    7th International Conference on Advanced Thermal Processing of Semiconductors - RTP’99　244-251　1999年9月

  785. 新しい基板コンタクト型パストランジスタの提案

    船木寿彦, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会1999年エレクトロニクスソサイエティ大会講演論文集2　C-11-2　65-65　1999年9月

  786. 三次元階層型メモリアレイ技術を用いたStacked-SGT DRAM

    鈴木正彦, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会1999年エレクトロニクスソサイエティ大会講演論文集2　C-11-3　66-66　1999年9月

  787. Floating Channel type SGT (FC-SGT) Flashメモリにおける書込・消去動作の解析

    日置雅和, 遠藤哲郎, レンスキマルクス, 桜庭弘, 舛岡富士雄

    電子情報通信学会1999年エレクトロニクスソサイエティ大会講演論文集2　C-11-4　67-67　1999年9月

  788. 完全空乏型Double-Gate SOI MOSFETの短チャネル効果の解析及びスケーリング理論の提案

    森雅朋, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会1999年エレクトロニクスソサイエティ大会講演論文集2　C-11-6　69-69　1999年9月

  789. 超低消費電力を指向したULSI用降圧回路の試作

    須永和久, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会1999年エレクトロニクスソサイエティ大会講演論文集2　C-12-26　96-96　1999年9月

  790. Double Side Quasi-SOI MOSFET 査読有り

    小倉孝之, 遠藤哲郎, 桜庭弘, 舛岡富士雄

    電子情報通信学会C-II　Vol. J82-C-II　(No.8)　464-465　1999年8月

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0915-1893

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    本論文で提案するD__-ouble S__-ide Q__-uasi-(DSQ) SOI MOSFETは, チャネル領域下部のみに酸化膜が埋め込まれ, 埋込み酸化膜とソース・ドレーン拡散層が離れている. DSQ SOI MOSFETにおけるドレーン耐圧は, 同一デザインルールのSOI MOSFETより向上し, 平面MOSFETと同程度である. またSファクタ, 及び, 駆動電流は, SOI MOSFETと同程度であり, 平面MOS FETより向上する. 以上より, DSQ SOI MOSFETは, 理想的Sファクタと高いドレーン耐圧, 及び, 高駆動能力を同時に実現できることを示した.

  791. A quantitative analysis of stress-induced leakage currents and extraction of trap properties in 6.8 nm ultrathin silicon dioxide films 査読有り

    T Endoh, T Chiba, H Sakuraba, M Lenski, F Masuoka

    JOURNAL OF APPLIED PHYSICS　86　(4)　2095-2099　1999年8月

    出版者・発行元：AMER INST PHYSICS

    DOI： 10.1063/1.371015 　

    ISSN：0021-8979

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    An analytical model for the quantitative analysis of stress-induced leakage currents (SILC) in ultrathin silicon dioxide films is described, which enables the extraction of trap parameters, e.g., trap site location. Assuming a two-step trap-assisted inelastic tunneling mechanism, the conduction of electrons through the silicon dioxide film proceeds as follows: First, electrons tunnel from the cathode into neutral trap sites followed by an energy relaxation into the lowest available energy state of these trap sites. Finally, the electrons reach the anode by a direct tunneling process. We applied this model to the SILC characteristics of a stressed 6.8 nm ultrathin silicon dioxide film. The following parameters could be deduced: The trap sites are located at 4.47 nm relative to the cathode interface with a trapped sheet charge density of \\6.54 x 10(-8)\ C/cm(2), and a trap state energy of 2.3 eV relative to the conduction band edge of the silicon dioxide. (C) 1999 American Institute of Physics. [S0021-8979(99)02316-6].

  792. New three-dimensional memory array architecture for future ultrahigh-density DRAM 査読有り

    T Endoh, K Shinmei, H Sakuraba, F Masuoka

    IEEE JOURNAL OF SOLID-STATE CIRCUITS　34　(4)　476-483　1999年4月

    出版者・発行元：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI： 10.1109/4.753680 　

    ISSN：0018-9200

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    In this paper, a three-dimensional (3-D) memory array architecture is proposed. This new architecture is realized by stacking several cells in series vertically on each cell located in a two-dimensional array matrix. Therefore, this memory array architecture has a conventional horizontal row and column address and new vertical row address. The total bit-line capacitance of this proposed architecture's DRAM is suppressed to 37% of normal DRAM when one bit-line has 1-Kbit cells and the same design rules are used. Moreover, an array area of 1-Mbit DRAM using the proposed architecture is reduced to 11.5% of normal DRAM using the same design rules. This proposed architecture's DRAM can realize small bit-line capacitance and small array area simultaneously. Therefore, this proposed 3-D memory array architecture is suitable for future ultrahigh-density DRAM.

  793. Floating Channel type SGT Flashメモリ 査読有り

    遠藤哲郎, 日置雅和, 桜庭 弘, 舛岡富士雄

    電子情報通信学会論文誌C-II　Vol. J82-C-II　(No.3)　126-127　1999年3月

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0915-1907

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    本論文ではFloating Channel type Surrounding Gate Transistor (FC-SGT) Flashメモリを提案する. FC-SGT Flashメモリは, チャネル部がフローティングのためにFN電流によるチャネル全面両方向書込み・消去が実現できることを示す. 更にこの書込み・消去動作特性を解析的に定式化する. この解析モデルよりFC-SGT Flashメモリの書込み特性は, 平面型Flashメモリと比べて約2倍の高速性を実現できることを示す.

  794. 完全空乏型Double-Gate SOI MOSFETの短チャネル効果の解析 査読有り

    遠藤哲郎, 森 雅朋, 桜庭 弘, 舛岡富士雄

    電子情報通信学会論文誌C-II　Vol. J82-C-II　(No.2)　72-73　1999年2月

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0915-1907

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    本論文では, 完全空乏型Double-Gate SOI MOSFETの短チャネル効果を解析する. 具体的には, Sファクタにおける短チャネル効果を解析的にモデル化し, さらにそのチャネル長依存性を定量的に明らかにする. これらの結果から理想的なSファクタを実現するスケーリング理論を提案する.

  795. 全パターンをEBで露光した0.2μm nMOSFETの試作 査読有り

    田辺昭, 梅谷正人, 藤原郁夫, 小倉孝之, 片岡耕太郎, 林田茂樹, 松尾明, 桜庭弘, 遠藤哲郎, 舛岡富士雄

    電子情報通信学会シリコン材料・デバイス研究会, 信学技報　SDM98-186　(555)　13-18　1999年1月

    出版者・発行元：一般社団法人電子情報通信学会

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    全ての露光行程にEB露光を用いたnMOSFETを試作した。ゲート酸化膜厚は10nmである。このMOSFETはゲート長0.23μmのものまで良好な飽和特性が得られており、しきい値0.3Vのものでは電源電圧3Vで約0.52mA/μmのオン電流が得られた。また、ゲート長0.21μmのnMOSリングオシレータ-はゲート一段あたりの52psの遅延時間が得られた。

  796. A high performance voltage down converter (VDC) using new flexible control technology of driving current 査読有り

    T Endoh, K Nakamura, F Masuoka

    IEICE TRANSACTIONS ON ELECTRONICS　E81C　(12)　1905-1912　1998年12月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    ISSN：0916-8524

    eISSN：1745-1353

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    A high performance voltage down converter (VDC) is proposed in this paper. The proposed VDC can automatically control the driving current in seven phases to reduce the fluctuation of output voltage in VDC. By using above new flexible control technology of driving current, the fluctuation of output voltage can be suppressed to less than 10% and the average consuming current of VDC can be suppressed to 34 mu A, even if the operation frequency is 200 MHz at the average driving current 100 mA. Therefore, the proposed VDC can operate with large driving current, low-power consumption and good response at the same time. Above all, this technology is very suitable for high perform ULSIs which require large load current, very low-power and high speed operation.

  797. The analysis of the stacked surrounding gate transistor (S-SGT) DRAM for the high speed and low voltage operation 査読有り

    T Endoh, K Shinmei, H Sakuraba, F Masuoka

    IEICE TRANSACTIONS ON ELECTRONICS　E81C　(9)　1491-1498　1998年9月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    ISSN：0916-8524

    eISSN：1745-1353

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    This paper describes the analysis of the Stacked-Surrounding Gate Transistor (S-SGT) DRAM for the high speed and low voltage operation. The S-SGT DRAM is based on the new three dimensional (3D)-building memory array technology. In terms of the bit-line's signal voltage for read operation, it is found that the signal voltage of the S-SGT DRAM is larger than that of the conventional planar DRAM, the NAND-structured DRAM, and the SGT DRAM. The signal voltage of the S-SGT DRAM was found to depend on the pillar radius, the distance between the bit-line and the substrate, and the number of cells connected to one bit-line in comparison with the above three kinds of conventional DRAMs. Especially, with reducing the pillar radius (R), the signal voltage of the S-SGT DRAM becomes larger. In the concrete, in case that R is 0.25 mu m, the signal voltage of the S-SGT DRAM is about 160%, 160% and 120% in comparison with the planar DRAM, the SGT DRAM and the NAND-structured DRAM, respectively. There fore, the S-SGT DRAM can realize larger S/N ratio. This advantage can realize the high speed and low voltage operation. Moreover, in case that the signal voltage is constant (0.15 V),the maximum number of cells connected to one bit-line for the S-SCT DRAM is about 2 times in comparison with the planar DRAM. This advantage makes it possible to reduce the number of both sense amplifiers and bit-lines. This is very suitable for reducing the total chip size of the S-SGT DRAM. Above all, it was found that the S-SGT DRAM is one of candidates for the high speed and low voltage operation DRAM in the future.

  798. New Three Dimensional (3D) Memory Array Architecuture For Futurre Ultra High Density DRAM 査読有り

    T.Endoh, K.Shinmei, H.Sakuraba, F.Masuoka

    1998 International Workshop on Advanced LSIs　237-242　1998年7月

  799. New Three Dimensional (3D) Memory Array Architecture For Future Ultra High Density DRAM 査読有り

    T. Endoh, K. Shinmei, H. Sakuraba, F. Masuoka

    電子情報通信学会, 信学技報　SDM98-113　(ICD98-112)　139-144　1998年7月

    出版者・発行元：一般社団法人電子情報通信学会

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    三次元メモリアレイアーキテクチャは二次元アレイマトリクス上に、複数のセルを垂直方向に直列に積み上げることにより実現される。同一デザインルールを用い、かつ、1本のビット線上にあるメモリセル数が1K個の場合を考えると、本提案のアーキテクチャを用いたDRAMにおける全ビットライン負荷容量は、従来のDRAMの約37%にまで削減することができる。さらに、本提案のアーキテクチャを用いた1M-bit DRAMにおいては、同一デザインルールの比較において、そのメモリアレイ面積を従来のDRAMの約11.5%まで縮小することが可能である。以上の事より、本論文は、本提案の三次元メモリアレイアーキテクチャの優位性について明らかにする。

  800. Evaluation of the voltage down converter (VDC) with low ratio of consuming current to load current in DC/AC operation mode 査読有り

    T Endoh, K Nakamura, F Masuoka

    IEICE TRANSACTIONS ON ELECTRONICS　E81C　(6)　968-974　1998年6月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    ISSN：0916-8524

    eISSN：1745-1353

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    This paper describes the evaluation of the Voltage Down Converter (VDC) with low ratio of consuming current to load current in DC/AC operation mode. The stability response and power consumption are investigated. First, for the stability and response, the VDC can operate in the condition that the bounce of the down voltage (dV(DL)) is no more than 10% of the setting voltage and the maximum load operation frequency (f(max)) is 100 MHz at the average load current 70 mA (the maximum load current 140 mA). Secondly, for the power consumption, by using this VDC technology, the value of IC/IL can be suppressed to 5.1E-4 (I-C: total consuming current in VDC, I-L: average load current) in the condition that dV(DL) is no more than 10% of the setting voltage and f(max) is 10 MHz at the average load current 70 mA. Thus, it is made clear that the VDC can realize high stability, good response and low power consumption at the same time. This technology is suitable for high performance ULSIs which require large load current and low-power consumption.

  801. ３次元階層型メモリアレー技術を用いたStacked-SGT DRAM 査読有り

    遠藤哲郎, 神明克尚, 舛岡富士雄

    電子情報通信学会論文誌Ｃ-I　Vol. J81-C-I　(No.5)　288-289　1998年5月

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0915-1893

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    本論文で提案したStacked-Surrounding Gate Transistor (S-SGT) DRAMは複数のSGT型セルを垂直に積み上げることにより形成される.このS-SGT DRAMは, 新しい3次元階層型メモリアレー技術によって実現されている.4セル積層したS-SGT DRAMは1セル当りの面積を1.44F^2まで小さくできる.これに対し, Normal DRAMの面積は12F^2と, はるかに大きい.以上のことから, 3次元階層型メモリアレー技術が, 将来の大容量DRAMに適していることを定量的に明らかにした.

  802. A new write/erase method to improve the read disturb characteristics based on the decay phenomena of stress leakage current for mash memories 査読有り

    T Endoh, K Shimizu, H Iizuka, F Masuoka

    IEEE TRANSACTIONS ON ELECTRON DEVICES　45　(1)　98-104　1998年1月

    出版者・発行元：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI： 10.1109/16.658817 　

    ISSN：0018-9383

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    This paper describes a new write/erase method for Flash memory to improve the read disturb characteristics by means of drastically reducing the stress leakage current in the tunnel oxide. This new write/erase operation method is based on the newly discovered three decay characteristics of the stress leakage current, The features of the proposed write/erase method are as follows: 1) the polarity of the additional pulse after applying write/erase pulse is the same as that of the control gate voltage in the read operation; 2) the voltage of the additional pulse is higher than that of a control gate in a read operation, and lower than that of a control gate in a write operation; and 3) an additional pulse is applied to the control gate just after a completion of the write/erase operation. With the proposed write/erase method, the degradation of the read disturb life time after 10(6) write/erase cycles can be drastically reduced by 50% in comparison with the conventional bipolarity write/erase method used for NAND-type Flash memory. Furthermore, the degradation can be drastically reduced by 90% in comparison with the conventional unipolarity write/erase method for NOR-, AND-, and DINOR-type Flash memory. This proposed write/erase operation method has superior potential for applications to 256 Mb Flash memories and beyond.

  803. New reduction mechanism of the stress leakage current based on the deactivation of step tunneling sites for thin oxide films 査読有り

    T Endoh, K Shimizu, H Iizuka, F Masuoka

    IEICE TRANSACTIONS ON ELECTRONICS　E80C　(10)　1310-1316　1997年10月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    ISSN：0916-8524

    eISSN：1745-1353

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    This paper describes a new reduction mechanism of the stress induced leakage current that is induced by step tunneling of electrons through the step tunneling sites. The concept of this mechanism is based on the deactivation of step tunneling sites for thin oxide. It is verified that the deactivation is electrically realized by the injected electrons into the sites. It is because the step tunneling probability of electrons though the deactivated sites is suppressed, since the electron capture cross section of the neutralized deactivation sites becomes extremely low. The deactivation scheme is as follows: (1) The deactivation of tunneling sites can be realized that the tunneling sites trapped holes change to neutralized tunneling sites due to electrons injection. (2) The injected electron can deactivate the activation tunneling sites only under energy level than the energy level of the injected electrons. It is shown that the above reduction phenomenon can be quantifiably with formulation. These results are very important for high reliable thin oxide films and for high performance ULSI.

  804. New write/erase operation technology for flash EEPROM cells to improve the read disturb characteristics 査読有り

    T Endoh, H Iizuka, R Shirota, F Masuoka

    IEICE TRANSACTIONS ON ELECTRONICS　E80C　(10)　1317-1323　1997年10月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    ISSN：0916-8524

    eISSN：1745-1353

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    This paper describes the new write/erase operation methods in order to improve the read disturb characteristics for Flash EEPROM cells which are written by channel hot electron injection and erased by F-N tunneling emission from the floating gate to the substrate. The new operation methods is either applying a reverse polarity pulse after each erase pulse or applying a series of shorter erase pulses instead of a long single erase pulse. It is confirmed that by using the above operation methods, the leakage current can be suppressed, and then the read disturb life time after 10(5) cycles write/erase operation is more than 10 times longer in comparison with the conventional method. This memory cell by using the proposed write/erase operation method has superior potential for application to 256 Mbit Flash memories as beyond.

  805. Multi-SGTの高速動作に関する解析 査読有り

    遠藤哲郎, 冨永謙一郎, 舛岡富士雄

    電子情報通信学会論文誌 C-II　Vol. J80-C-II　(No.8)　284-285　1997年8月

  806. An accurate model of fully-depleted surrounding gate transistor (FD-SGT) 査読有り

    T Endoh, T Nakamura, F Masuoka

    IEICE TRANSACTIONS ON ELECTRONICS　E80C　(7)　905-910　1997年7月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    ISSN：1745-1353

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    A steady-state current-voltage characteristics of fully-depleted surrounding gate transistor (FD-SGT) is analyzed. First, the new gate oxide capacitance model and the new threshold voltage model of FD-SGT are proposed. It is shown that the gate oxide capacitance per unit area increases with scaling down the silicon pillar's diameter. It is newly found that the threshold voltage decreases with scaling down the silicon pillar's diameter, because the gate oxide electric fields increase with increasing gate oxide capacitance. Next, by using the proposed models, the new current-voltage characteristics equation of FD-SGT is analytically formulated for the first time. In comparison with the results of the three-dimensional (3D) device simulator, the results of the new threshold voltage model show good agreement within 0.012V error in maximum. The results of the newly formulated current-voltage characteristics also show good agreement within 1.4% average error. The results of this work make it possible to theoretically clear the device designs of FD-SGT and show the new viewpoints for future ULSI's with SGT.

  807. An analytic steady-state current-voltage characteristics of short channel fully-depleted surrounding gate transistor (FD-SGT) 査読有り

    T Endoh, T Nakamura, F Masuoka

    IEICE TRANSACTIONS ON ELECTRONICS　E80C　(7)　911-917　1997年7月

    出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    ISSN：1745-1353

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    A steady-state current-voltage characteristics of fully-depleted surrounding gate transistor (FD-SGT) with short channel effects, such as threshold voltage lowering and channel length modulation, is analyzed. First, new threshold voltage model of FD-SGT, which takes threshold voltage lowering caused by decreasing channel length into consideration, are proposed. We express surface potential as capacitance couple between channel and other electrodes such as gate, source and drain. And we analyze how surface potential distribution deviates from long channel surface potential distribution with source and drain effects when channel length becomes short. Next, by using newly proposed model, current-voltage characteristics equation with short channel effects is analytically formulated for the first time. In comparison with a three-dimensional (3D) device simulator, the results of newly proposed threshold voltage model show good agreement within 0.011 V average error. And newly formulated current-voltage characteristics equation also shows good agreement within 0.95% average error. The results of this work make it possible to clear the device designs of FD-SGT theoretically and show the new viewpoints for future ULSI's with SGT.

  808. Highly sensitive MOSFET gas sensors with porous platinum gate electrode 査読有り

    H Seo, T Endoh, H Fukuda, S Nomura

    ELECTRONICS LETTERS　33　(6)　535-536　1997年3月

    出版者・発行元：IEE-INST ELEC ENG

    ISSN：0013-5194

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    Novel gas sensing devices based on a porous platinum (Pt) metaloxide-semiconductor field-effect transistor (MOSFET) have been fabricated. The catalytic properties of the porous Pt surface for hydrogen (H-2) enhance the gas detection sensitivity of the MOSFET gas sensor. The threshold voltage decreases rapidly as time increases when the device is exposed to H-2 gas. It was possible to detect 22ppm of H-2 gas with a response time of &lt; 2min at a device temperature of 27 degrees C. The gas sensitivity could be enhanced to similar to 10 times higher than that of an unmodified Pt surface.

  809. 大負荷電流を駆動できる新しい低消費電力降圧回路 査読有り

    遠藤哲郎, 中村和敏, 舛岡富士雄

    電子情報通信学会和分論文誌 C-ＩＩ　Vol.J80-C-II　(No.3)　117-118　1997年3月

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0915-1907

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    本論文では, 少ない消費電力で大負荷電流を供給できる新しい降圧回路を提案する. 本提案の降圧回路は, 新しいコンセプトの低消費帰還回路によって実現される. この帰還回路は, 充放電電流で降圧電圧を安定化させると共に, 待機時においては電力を消費しない. 回路シミュレーションを用いて外部駆動電圧が5Vの条件下で, 本提案の降圧回路は, 約100μAの消費電流で50mAの負荷電流を駆動できることを確認した. 更に, 待機時の消費電流は1μA以下であることも確認した.

  810. Effect of oxynitridation on charge trapping properties of ultrathin silicon dioxide films 査読有り

    H Fukuda, S Murai, T Endoh, S Nomura

    JOURNAL OF APPLIED PHYSICS　81　(4)　1825-1828　1997年2月

    出版者・発行元：AMER INST PHYSICS

    ISSN：0021-8979

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    The physical properties and charge trapping behavior of rapid thermal N2O-oxynitrided (RTON) and rapid thermal NH3-nitrided (RTN) ultrathin SiO2 films have been investigated. The results of secondary-ion-mass spectrometry and Fourier transform infrared reflection measurements indicate that although nitrogen atoms are incorporated into the RTON and RTN films, only the RTN film shows a large number of NH bonds in the bulk SiO2. Using an analytical model, the number of oxide charge traps, the capture cross section, and the charge trap generation rate for the RTON and RTN SiO2 films were determined. Under high-field stress, the RTON SiO2 film has a much smaller number of electron and hole traps and a lower electron trap generation rate, resulting in a larger charge-to-breakdown Q(BD) value compared to that of pure SiO2 film. In contrast, a large number of electron traps which originate from NH and SiH bonds is present in the RTN film. The differences in the charge trapping phenomena and oxide breakdown characteristics are strongly related to the chemical bonding state in the bulk oxide. (C) 1997 American Institute of Physics.

  811. Endurance characteristics of flash EEPROMs 査読有り

    T Endoh, F Masuoka

    ELECTRONICS AND COMMUNICATIONS IN JAPAN PART II-ELECTRONICS　80　(1)　88-95　1997年1月

    出版者・発行元：SCRIPTA TECHNICA-JOHN WILEY & SONS

    ISSN：8756-663X

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    Recently, the development of flash EEPROMs, a promising next-generation device, has been widely pursued. However, the recent EEPROMs have limited endurance. In this study, the degradation of the write/erase characteristic iii conventional operation was investigated and a new cell design rule for a high reliability EEPROM was established. As a result, it was found that the endurance could be extended by a factor of 100. (C) 1997 Scripta Technica, Inc.

  812. フラッシュＥＥＰＲＯＭのデータ書き換え特性 招待有り 査読有り

    遠藤 哲郎, 舛岡 富士雄

    電子情報通信学会論文誌 C-Ｉ　Vol.J79-C-I　(No.7)　203-209　1996年7月

  813. A Novel Programming Method Using a Reverse Polarity Pulse in Flash EEPROMs 査読有り

    Hirohisa IIZUKA, Tetsuo Endoh, Seiichi Aritome, Riichiro Shirota, Fujio Masuoka

    IECE TRANS.ELECTRON　J79-C　(No.6)　832-835　1996年4月

  814. Growth kinetics of ultrathin silicon dioxide films formed by oxidation in a N2O ambient 査読有り

    N Koyama, T Endoh, H Fukuda, S Nomura

    JOURNAL OF APPLIED PHYSICS　79　(3)　1464-1467　1996年2月

    出版者・発行元：AMER INST PHYSICS

    ISSN：0021-8979

    eISSN：1089-7550

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    The growth kinetics of ultrathin SiO2 films on silicon in a nitrous oxide (N2O) ambient have been investigated as a function of oxidation temperature and time. The results show that the overall growth follows the linear-parabolic law proposed by Deal and Grove [J. Appl. Phys. 36, 3770 (1965)]. The data analysis indicates that although the oxidation proceeds by surface-limited reaction in the initial stage, it rapidly changes into a diffusion-controlled reaction. This behavior is evidenced from the fact that the reaction of the N2O molecule with the silicon surface produces an interfacial nitrogen-rich layer which acts as a barrier to the oxidant passing through the SiO2/Si interface. From the Arrhenius equation for N2O oxidation, the activation energies for the linear rate constant B/A and for the parabolic rate constant B are determined to be 1.5 and 2.3 eV, respectively. (C) 1996 American Institute of Physics.

  815. Characterization of the SiO2/Si interface structure and the dielectric properties of N2O-oxynitrided ultrathin SiO2 films 査読有り

    H Fukuda, T Endoh, S Nomura

    PHYSICS AND CHEMISTRY OF SIO(2) AND THE SI-SIO(2) INTERFACE-3, 1996　96　(1)　15-27　1996年

    出版者・発行元：ELECTROCHEMICAL SOCIETY INC

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    The SiO2/Si(100) interface structure and the dielectric properties of rapid thermal N2O-oxynitrided (RTON) ultrathin (&lt;10 nm) SiO2 films have been investigated. Spectroscopic measurements indicate the accumulation of nitrogen atoms (&gt;10(20) atoms/cm(3)) and stable SIN bond formation at the SiO2/Si interface. By using the RTON SiO2 as a gate insulator of sub-halfmicron CMOSFETs, both blocking boron penetration and reducing electron traps have been simultaneously achieved. Thus, this fabrication process is hopeful as a key technology toward sub-0.1-mu m rule MOSLSIs.

  816. Trend of NAND Flash Memory and Future Development 招待有り 査読有り

    M.Momodomi, R.Shirota, K.Sakui, T.Endoh, F.Masuoka

    International Workshop on Advanced LSI’s 1995　95　(196)　219-225　1995年7月

    出版者・発行元：一般社団法人電子情報通信学会

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    本諭文では、現在開発されている16M/32M NAND EEPROMの概要について述べ、さらに、将来の大容量化に必要な技術であるSTI(Shallow Trench Isolation)を用いた微細セル、多値セルに必要なプログラムベリファイ方式、プログラム電圧波形について述ベる。

  817. A Shielded Bitline Sensing Technology for a High-Density and Low Voltage NAND EEPROM Design 招待有り 査読有り

    K.Sakui, T.Tanaka, H.Nakamura, M.Momodomi, T.Endoh, R.Shirota, S.Watanabe, K.Ohuchi, F.Masuoka

    International Workshop on Advanced LSI’s 1995　226-232　1995年7月

  818. Fast and accurate programming method for multi-level NAND EEPROMs 査読有り

    GJ Hemink, T Tanaka, T Endoh, S Aritome, R Shirota

    1995 SYMPOSIUM ON VLSI TECHNOLOGY　129-130　1995年

    出版者・発行元：I E E E

  819. MECHANISM OF AC-STRESS-INDUCED LEAKAGE CURRENT IN EEPROM TUNNEL OXIDES 査読有り

    K SHIMIZU, T ENDOH, H IIZUKA

    1995 IEEE INTERNATIONAL RELIABILITY PHYSICS PROCEEDINGS, 33RD ANNUAL　56-60　1995年

    出版者・発行元：I E E E

  820. Flash memories, their status and trends 招待有り 査読有り

    F Masuoka, T Endoh

    PROCEEDINGS OF THE FOURTH INTERNATIONAL CONFERENCE ON SOLID-STATE AND INTEGRATED-CIRCUIT TECHNOLOGY　A128-A132　1995年

    出版者・発行元：PUBLISHING HOUSE ELECTRONICS INDUSTRY

  821. MODIFIED CONSTANT-CURRENT ANODIZATION - A PROMISING MECHANISM FOR MINIMIZING INTERFACE STATES IN THE SILICON SILICON-OXIDE SYSTEM OF AN ANODIC OXIDE FILM 査読有り

    AHM KAMAL, S NOMURA, T ENDOH

    JOURNAL OF THE ELECTROCHEMICAL SOCIETY　141　(8)　2227-2230　1994年8月

    出版者・発行元：ELECTROCHEMICAL SOC INC

    ISSN：0013-4651

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    This work conveys some modifications made in the process of constant current anodic oxidation of small areas on silicon substrates. The experimental investigation was carried out on anodic oxide films for evaluating interface states quantitatively. Anodic oxide films were formed on comparatively small areas of Si substrates. The constant current mode of anodization was adopted in carrying out oxidation, but the current density, during some of the oxidation processes, was made to go through one or more transitions, either step-up or step-down, before the completion of the processes. This modified mode of constant current anodization, having intermediate step-up or step-down transitions of current density instead of a constant current throughout the oxidation process, was found to be effective in changing the density of interface states, N(it), of the silicon/silicon-oxide system. Among the various stepped transitions in the modified mode of constant current anodization, the step-down transition was found to be optimum in reducing the interface state density.

  822. An Advanced NAND Structure Cell Technology For Reliable 3.3V 64Mb EEPROMs 査読有り

    Seiichi Aritome, Ikuo Hatakeyama, Tetsuo Endoh, Tetsuya Yamaguchi, Susumu Shuto, Hirohisa Iizuka, Tooru Maruyama, Hiroshi Watanabe, Gertjan Hemink, Kouji Sakui, Tomoharu Tanaka, Masaki Momodomi, Riichiro Shirota, Fujio Masuoka

    International Conference on Advanced Microelectronic Devices and Processing　587-592　1994年8月

  823. AN ADVANCED NAND-STRUCTURE CELL TECHNOLOGY FOR RELIABLE 3.3-V-64 MB ELECTRICALLY ERASABLE AND PROGRAMMABLE READ ONLY MEMORIES (EEPROMS) 査読有り

    S ARITOME, HATAKEYAMA, I, T ENDOH, T YAMAGUCHI, S SHUTO, H IIZUKA, T MARUYAMA, H WATANABE, G HEMINK, K SAKUI, T TANAKA, M MOMODOMI, R SHIROTA

    JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS SHORT NOTES & REVIEW PAPERS　33　(1B)　524-528　1994年1月

    出版者・発行元：JAPAN J APPLIED PHYSICS

    DOI： 10.1143/JJAP.33.524 　

    ISSN：0021-4922

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    An extremely small NAND-structure cell of 1.13 mu m(2) per bit, 80% of the smallest Flash memory cell reported so far [H. Kume et al.: IEEE Tech. Dig. IEDM (1992) p. 991], has been developed in 0.4 mu m technology. The chip size of a 64 Mb NAND electrically erasable and programmable read only memory (EEPROM) using this cell is estimated to be 120 mm(2), which is 60% that of a 84 Mb DRAM. In order to realize the small cell size, a 0.8 mu m field isolation is used. A negative bias of -0.5 V to the P-well of the memory cell is applied during writing. In addition, a bit-by-bit intelligent writing technology allows a 3.3 V data sensing scheme which can suppress read disturb to 1/1000 in comparison with the conventional 5 V scheme. As a result, it is expected that with this technology, 10(6) write and erase cycles can be achieved and that the tunnel oxide can be scaled down from 10 nm to 8 nm.

  824. Modeling of the hole current caused by fowler-nordheim tunneling through thin oxides 査読有り

    Gertjan Hemink, Tetsuo Endoh, Riichiro Shirota

    Japanese Journal of Applied Physics　33　(1)　546-549　1994年

    DOI： 10.1143/JJAP.33.546 　

    ISSN：1347-4065 0021-4922

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    A new model for the substrate hole current that occurs during Fowler-Nordheim (FN) stress of thin oxides is proposed. The model is based on the assumption that hot hole injection occurs at the anode. The probability that a hole is emitted in the oxide and contributes to the hole current is described by an empirical relation that is a function of the effective barrier height and the average energy of the electrons arriving at the anode. To compute the average electron energy in the oxide, an energy dependent energy relaxation distance is used. The results obtained with the model are in very good agreement with the measurements for oxides within a thickness range of 5.5 to 12.5 nm. © 1994 Japanese Journal of Applied Physics. All rights reserved.

  825. A NEW WRITE ERASE METHOD FOR THE REDUCTION OF THE STRESS-INDUCED LEAKAGE CURRENT BASED ON THE DEACTIVATION OF STEP TUNNELING SITES FOR FLASH MEMORIES 査読有り

    T ENDOH, K SHIMIZU, H IIZUKA, S WATANBE, F MASUOKA

    INTERNATIONAL ELECTRON DEVICES MEETING 1994 - IEDM TECHNICAL DIGEST　49-52　1994年

    出版者・発行元：I E E E

  826. フラッシュメモリの信頼性 査読有り

    有留誠一, 白田理一郎, 遠藤哲郎, 舛岡富士雄

    電子情報通信学会 シリコン材料・デバイス研究会　SDM93-77　41-48　1993年11月

  827. Reliability issues of flash memory cells 査読有り

    Seiichi Aritome, Riichiro Shirota, Gertjan Hemink, Tetsuo Endoh, Fujio Masuoka

    Proceedings of the IEEE　81　(5)　776-788　1993年5月

    DOI： 10.1109/5.220908 　

    ISSN：0018-9219

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    The reliability issues of Flash electrically erasable programmable read-only memory (Flash EEPROM) are reviewed in this paper. The reduction of the memory cell size and improvement in the reliability have been realized by several breakthroughs in the device technology in particular, the reliability of the ETOX and NAND structure EEPROM will be discussed in detail. Flash EEPROM is expected to be a very promising device for a large nonvolatile memory market. One of the most promising applications is the replacement of the conventional magnetic hard disk by nonvolatile memories.

  828. NEW WRITE/ERASE OPERATION TECHNOLOGY FOR FLASH EEPROM CELLs TO IMPROVE THE READ DISTURB CHARACTERISTICS 査読有り

    T.Endoh, H.Iizuka, S.Aritome, R.Shirota, F.Masuoka

    International Electron Device Meeting (IEDM) Tech. Dig.　603-606　1992年12月

  829. A Study of High-Performance NAND Structured EEPROMS 査読有り

    Tetsuo Endoh, Riichiro Shirota, Seiichi Aritome, Fujio Masuoka

    IECE TRANS.ELECTRON　E75-C　1351-1357　1992年7月

  830. １６Ｍｂｉｔ ＮＡＮＤ型ＥＥＰＲＯＭの２．３μm２メモリセル技術 査読有り

    遠藤哲郎, 白田理一郎, 中山良三, 桐澤亮平, 百富正樹, 作井康司, 有留誠一, 羽鳥文敏, 舛岡富士雄

    電子情報通信学会 シリコン材料・デバイス研究会　SDM91-26　(ICD91-30)　19-26　1991年8月

  831. フラッシュＥＥＰＲＯＭセルの信頼性を向上させる書込み－消去方法 査読有り

    有留誠一, 白田理一郎, 桐澤亮平, 遠藤哲郎, 中山良三, 作井康司, 舛岡富士雄

    電子情報通信学会 シリコン材料・デバイス研究会　SDM91-28　(ICD91-32)　31-36　1991年6月

  832. A 2.3μm2 MEMORY CELL STRUCTURE FOR 16Mb NAND EEPROMs 査読有り

    R.SHIROTA, R.NAKAYAMA, R.KIRISAWA, M.MOMODOMI, K.SAKUI, Y.ITOH, S.ARITOME, T.ENDOH, F.HATORI, F.MASUOKA

    International Electron Device Meeting (IEDM) Tech. Dig.　103-106　1990年12月

  833. A RELIABLE BI-POLARITY WRITE/ERASE TECHNOLOGY IN FLASH EEPROMs 査読有り

    S.Aritome, R.Shirota, R.Kirisawa, T.Endoh, R.Nakayama, K.Sakui, F.Masuoka

    International Electron Device Meeting (IEDM) Tech. Dig.　111-114　1990年12月

  834. 10７ 回のデータ書換えが可能なＥＥＰＲＯＭセル 査読有り

    遠藤哲郎, 白田理一郎, 田中義幸, 中山良三, 桐沢亮平, 有留誠一, 舛岡富士雄

    電子情報通信学会シリコン材料・デバイス研究会　SDM90-18　(ICD90-26)　55-61　1990年4月

  835. An Accurate Model of Subbreakdown Due to Bandto-Band Tunneling and Some Applications 査読有り

    Tetsuo Endoh, Riichiroh Shirota, Masaki Momodomi, Fujio Masuoka

    IEEE Transactions on Electron Devices　37　(1)　290-296　1990年

    DOI： 10.1109/16.43828 　

    ISSN：1557-9646 0018-9383

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    This paper describes an accurate new model for and a numerical analysis of the subbreakdown phenomenon due to band-to-band tunneling in a thin-gate-oxide n-MOSFET. Results calculated by this model agree well with experimental results. This new model provides a good understanding of the subbreakdown phenomenon. Furthermore, it is shown by this model how to design the distribution of impurity density in the drain region in order to suppress the subbreakdown current. © 1990 IEEE

  836. A High-Density NAND EEPROM with Block-Page Programming for Microcomputer Applications 査読有り

    Yoshihisa Iwata, Masaki Momodomi, Tomoharu Tanaka, Hideko Oodaira, Yasuo Itoh, Ryozo Nakayama, Ryouhei Kirisawa, Seiichi Aritome, Tetsuo Endoh, Riichiro Shirota, Kazunori Ohuchi, Fuji Masuoka

    IEEE Journal of Solid-State Circuits　25　(2)　417-424　1990年

    DOI： 10.1109/4.52165 　

    ISSN：1558-173X 0018-9200

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    A 5-V-only CMOS 4-Mb NAND EEPROM with high-speed block-page programming circuits and on-chip test circuits for evaluating the NAND-structured cell is described. This high-density EEPROM has successfully demonstrated the applicability of these techniques for micro-computer applications, which require a large nonvolatile memory system with low power consumption. 0018-9200/90/0400-0417$01.00 © 1990 IEEE

  837. A NAND structured cell with a new programming technology for highly reliable 5V-only flash EEPROM 査読有り

    R. Kirisawa, S. Aritome, R. Nakayama, T. Endoh, R. Shirota, F. Masuoka

    Digest of Technical Papers - Symposium on VLSI Technology　129-130　1990年

    DOI： 10.1109/VLSIT.1990.111042 　

    ISSN：0743-1562

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    A programming technology is proposed to improve the endurance and read retention characteristics of NAND-structured EEPROM cells programmed by Fowler-Nordheim tunneling of electrons. Erasing and writing are accomplished uniformly over the whole channel area instead of nonuniform erasing at the drain. To achieve programming over the whole channel area, a new device structure is also proposed. The high-voltage pulses can be easily generated on a chip from a single 5-V power supply because the direct current due to the avalanche breakdown does not flow. The gate length of the memory transistor is 1.0 μm. Using 1.0 μm rules, the cell size per bit is 11.7 μm 2. © 1990 IEEE.

  838. EXTENDED DATA RETENTION CHARACTERISTICS AFTER MORE THAN 104 WRITE AND ERASE CYCLES IN EEPROMS 査読有り

    S ARITOME, R KIRISAWA, T ENDOH, R NAKAYAMA, R SHIROTA, K SAKUI, K OHUCHI, F MASUOKA

    RELIABILITY PHYSICS 1990　259-264　1990年

    出版者・発行元：I E E E, ELECTRON DEVICES SOC & RELIABILITY GROUP

  839. THE INFLUENCE OF MOISTURE ON SURFACE-PROPERTIES AND INSULATION CHARACTERISTICS OF A1N SUBSTRATES 査読有り

    Y KURIHARA, T ENDOH, K YAMADA

    IEEE TRANSACTIONS ON COMPONENTS HYBRIDS AND MANUFACTURING TECHNOLOGY　12　(3)　330-334　1989年9月

    出版者・発行元：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    ISSN：0148-6411

  840. Reliability Performance of the NAND EEPROM 査読有り

    R.Shirota, M.Momodomi, R.Nakayama, R.Kirisawa, Y.Itoh, Y.Iwata, T.Tanaka, S.Aritome, T.Endoh, F.Masuoka

    10TH IEEE NON-VOLATILE SEMICONDUCTOR MEMORY WORKSHOP (NVSMW),　92-94　1989年8月

  841. An Experimental 4-Mbit CMOS EEPROM with a nand-Structured Cell 査読有り

    Masaki Momodomi, Y. Yasuoitoh, Riichiro Shirota, Yoshihisa Iwata, Ryozo Nakayama, Ryouhei Kirisawa, Tomoharu Tanaka, Seiichi Aritome, Tetsuo Endoh, Kazunori Ohuchi, Fujio Masuoka

    IEEE Journal of Solid-State Circuits　24　(5)　1238-1243　1989年

    DOI： 10.1109/JSSC.1989.572587 　

    ISSN：1558-173X 0018-9200

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    A 5-V-only high-density (5I2K × 8 bit) electrically erasable and programmable read-only memory (EEPROM) has been designed and fabricated by using a nand-structured cell with 1.0-μm design rules. The average cell area per bit is 12.9 μm&lt sup&gt 2&lt /sup&gt . Block erasing, successive program-ming, and random reading are achieved using a newly developed NAND-cell control circuit. Typical erasing time is 1.0 ms and page-programming time is 4.0 ms, equivalent to 1.0 s/bit. A dynamic sensing system is introduced to sense the small cell current. Typical read access time is 1.6 ps. The die size is 10,7 × 15.3 mm&lt sup&gt 2&lt /sup&gt . © 1989 IEEE

  842. NEW DESIGN TECHNOLOGY FOR EEPROM MEMORY CELLS WITH 10 MILLION WRITE ERASE CYCLING ENDURANCE 査読有り

    T ENDOH, R SHIROTA, Y TANAKA, R NAKAYAMA, R KIRISAWA, S ARITOME, F MASUOKA

    1989 INTERNATIONAL ELECTRON DEVICES MEETING, TECHNICAL DIGEST　599-602　1989年

    出版者・発行元：I E E E, ELECTRON DEVICES SOC & RELIABILITY GROUP

  843. New Device technologies for 5V-only 4Mb EEPROM with NAND structure cell 査読有り

    M.Momodomi, R.Kirisawa, R.Nakayama, S.Aritome, T.Endoh, Y.Itoh, Y.Iwata, H.Oodaira, T.Tanaka, M.Chiba, R.Shirota, F.Masuoka

    International Electron Device Meeting (IEDM) Tech. Dig.　412　412-415　1988年12月

  844. AN ACCURATE MODEL OF SUBBREAKDOWN DUE TO BAND-TO-BAND TUN-NELING AND ITS APPLICATION 査読有り

    R.Shirota, T.Endoh, M.Momodomi, R.Nakayama, S.Inoue, R.Kirisawa, F.Masuoka

    International Electron Device Meeting (IEDM) Tech. Dig.　26-29　1988年12月

  845. Reductionofthresholdvoltagefluctuationinfield-effecttransistorsbycontrollingindividualdopantposition

    M.Hori, K.Taira, A.Komatsubara, K.Kumagai, Y.Ono, T.Tanii, T.Endoh, T.Shinada

    Appl.Phys.Lett.101,013503(2012).

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MISC 34

  1. A demonstration of high-performance STT-MRAM by development of unit process and integration process

    H. Sato, H. Honjo, T. Watanabe, M. Niwa, H. Koike, S. Miura, T. Saito, H. Inoue, T. Nasuno, T. Tanigawa, Y. Noguchi, T. Yoshiduka, M. Yasuhira, S. Ikeda, S.- Y. Kang, T. Kubo, K. Yamashita, R. Tamura, T. Nishimura, K. Murata, T. Endoh

    ICD研究会　2019年4月23日

  2. 第1回「省エネ、大容量化を可能にする半導体デバイスの開発」

    遠藤 哲郎

    科学技術振興機構（JST）「サイエンスポータル」コラムインタビュー記事　2017年12月22日

    出版者・発行元：科学技術振興機構（JST）

  3. 産学共創のステージへ（１）幕上がる「ＯＰＥＲＡ」

    遠藤 哲郎

    日刊工業新聞1面　2017年11月29日

    出版者・発行元：日刊工業新聞社

  4. 世界のトップ企業が集まる最先端R&D拠点を日本に

    遠藤 哲郎

    日経エレクトロニクス 2016年12月号　(1174)　97-101　2017年11月18日

    出版者・発行元：日経エレクトロニクス

    ISSN：0385-1680

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    これは、今回、東京エレクトロンさん、キーサイト・テクノロジーさんと連名で受賞した理由に直結します。次世代メモリーである磁気メモリー（MRAM）のうち、我々CIESが手掛けるSTT-MRAMに関しては、まだ本格的な量産が始まっていないため、STT-MRAM自身は評価対象で…

  5. Spintronics Materials and Devices for Working Memory Technology FOREWORD

    Hideo Ohno, Masafumi Yamamoto, Tetsuo Endoh, Yasuo Ando, Takahiro Hanyu, Kohei M. Itoh, Masaaki Tanaka, Seiji Mitani, Hitoshi Wakabayashi

    JAPANESE JOURNAL OF APPLIED PHYSICS　56　(8)　2017年8月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.56.080201 　

    ISSN：0021-4922

    eISSN：1347-4065

  6. Memory reliability of spintronic materials and devices for disaster-resilient computing against radiation-induced bit flips on the ground

    Kazuyuki Hirose, Daisuke Kobayashi, Taichi Ito, Tetsuo Endoh

    JAPANESE JOURNAL OF APPLIED PHYSICS　56　(8)　2017年8月

    出版者・発行元：IOP PUBLISHING LTD

    DOI： 10.7567/JJAP.56.0802A5 　

    ISSN：0021-4922

    eISSN：1347-4065

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    The memory reliability of magnetic tunnel junctions has been examined from the aspect of their potential use in disaster-resilient computing. This computing technology requires memories that can keep stored information intact even in power-cut emergency situations. Such a requirement has been quantified as a score of acceptable flip probability, which is the failure in time (FIT) rate of 1 for a single-interface perpendicular magnetic tunnel junction (p-MTJ) with a disk diameter of 20 nm. For comparison with this acceptable probability, p-MTJ memory reliability has been evaluated. The risk of particle radiation bombardments, i.e., alpha particles and neutrons-the well-known soft error sources on the ground-has been evaluated from the aspects of both frequency of bombardments and the hazardous effects of bombardments. This study highlights that high-energy terrestrial neutrons may lead to soft errors in p-MTJs, but the flip probability, or the risk, is expected to be lower than 1 x 10(-6) FIT/p-MTJ, which is much smaller than the target probability. It has also been found that the use of p-MTJs can reduce the risk by three orders of magnitude compared with that of the conventional SRAMs. Few risks have been suggested for other radiation particles, such as alpha particles and thermal neutrons. (C) 2017 The Japan Society of Applied Physics

  7. 東北大、産学共同研究の博士学生を成果に応じ評価−企業資金で支援

    遠藤 哲郎

    日刊工業新聞27面　2017年5月25日

    出版者・発行元：日刊工業新聞社

  8. 第3回 劣勢に立たされていた“日の丸半導体”は復活するか?

    遠藤 哲郎

    科学技術振興機構（JST）「サイエンスポータル」コラムインタビュー記事　2017年1月23日

    出版者・発行元：科学技術振興機構（JST）

  9. 第2回 日本に適したオープン・イノベーションの在り方とは？

    遠藤 哲郎

    科学技術振興機構（JST）「サイエンスポータル」コラムインタビュー記事　2017年1月13日

    出版者・発行元：科学技術振興機構（JST）

  10. An Overview of Nonvolatile Emerging Memories-Spintronics for Working Memories

    Tetsuo Endoh, Hiroki Koike, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno

    IEEE JOURNAL ON EMERGING AND SELECTED TOPICS IN CIRCUITS AND SYSTEMS　6　(2)　109-119　2016年6月

    出版者・発行元：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI： 10.1109/JETCAS.2016.2547704 　

    ISSN：2156-3357

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    This paper reviews emerging nonvolatile random access memories (RAM) in recent years. It first benchmarks ferroelectric RAM (FeRAM), phase change RAM (PCRAM), resistive RAM (ReRAM), and spin-torque-transfer magnetic RAM (STT-MRAM), discussing each RAM's features and its applications. Then current status of spintronics developments including not only STT-MRAM but also nonvolatile logic LSI is described, which are particularly suitable for working memory applications.

  11. 次世代メモリー 18年にも 国内AI研究連携も

    遠藤 哲郎

    日経産業新聞8面　2016年4月25日

    出版者・発行元：日経産業新聞社

  12. CIES

    遠藤 哲郎

    東北大学リサーチハイライト　2015年6月29日

  13. PACKING INNOVATION

    Alex Scott

    CHEMICAL & ENGINEERING NEWS　93　(17)　20-20　2015年4月

    出版者・発行元：AMER CHEMICAL SOC

    ISSN：0009-2347

    eISSN：1520-605X

  14. 直面したことのない障壁に立ち向かいそれを乗り越えることこそ研究者の使命

    遠藤 哲郎

    マイナビ・スペシャルインタビュー記事　20　2015年2月4日

  15. A Neuron Circuit Based on Spintronic Device: Novel Approach of Brain-Inspired VLSIs for Next-Generation Artificial Intelligence

    Yitao Ma, Tetsuo Endoh

    Tohoku University Research News of Engineering　2014年10月25日

  16. CIES accelerates spintronics-based LSI and its practical application

    Tetsuo Endoh

    Tohoku University Research News of Engineering　2014年10月25日

  17. 招待講演 待機電力重視アプリケーション向け90nm三端子MRAM混載不揮発マイクロコントローラ (集積回路)

    崎村 昇, 辻 幸秀, 根橋 竜介, 本庄 弘明, 森岡 あゆ香, 石原 邦彦, 木下 啓藏, 深見 俊輔, 三浦 貞彦, 笠井 直記, 遠藤 哲郎, 大野 英男, 羽生 貴弘, 杉林 直彦

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　114　(175)　39-44　2014年8月4日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    本講演では,90nm混載MRAM技術を用いて設計された不揮発性マイクロコントローラの構成について述べる.本チップは,動作速度,動作電圧,信頼性に優れた特長を有する三端子磁気抵抗素子を用いて,メモリとロジックの両方が不揮発化されている.これにより,センサーノードで必要なスタンバイリーク・ゼロと瞬時システム復帰が可能な間欠動作が可能となる.また,MRAMを混載しても超低消費電力マイコン市場の主流である20MHzの動作周波数を達成できた.

  18. トランジスターの常識への挑戦

    遠藤 哲郎

    JSTニュース　(2014年8月号)　2014年8月4日

  19. FOREWORD: Special Section on Fundamentals and Applications of Advanced Semiconductor Devices

    Tetsuo Endoh

    IEICE Transactions on Electronics　E96-C　(5)　619-619　2013年5月1日

    出版者・発行元：電子情報通信学

  20. シリコン不揮発性メモリ技術の限界を突破するスピントルク注入型磁気メモリの最新動向

    遠藤哲郎, 大澤隆, 小池洋紀, 羽生貴弘, 笠井直記, 大野英男

    電子情報通信学会誌　95　(平成24年11月号)　986-991　2012年11月1日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5693

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    近年,電子機器の消費電力の増大から,不揮発性で高速動作可能なワーキングメモリが渇望されている.本稿では,磁気トンネル接合素子(MTJ:Magnetic Tunnel Junction)を用いたスピントルク注入(STT:Spin-Torque Transfer)方式に基づく磁気メモリの技術動向を論ずる.まず,高密度性に優れる1MTJ+1Tr型,及び高速性に優れる2MTJ+4Tr型の各STT磁気メモリについて述べ,続いてCMOSと不揮発性を融合させた論理回路の基本メモリとなるMTJ不揮発性ラッチ回路について述べる.最後に,電子機器の高速動作/低消費電力化に対する磁気メモリ技術のインパクトを論ずる.

  21. STT-MRAM for future high performance Nonvolatile memory

    遠藤哲郎, 大澤隆, 小池洋紀, 羽生貴弘, 笠井直記, 大野英男

    電子情報通信学会誌　(平成24年11月号)　2012年11月1日

  22. SiC薄膜を介したSi基板上エピタキシャルグラフェンの形成

    末光眞希, 末光眞希, 宮本優, 半田浩之, 齋藤英司, 今野篤史, 成田克, 吹留博一, 伊藤隆, 安井寛治, 中澤日出樹, 遠藤哲郎

    表面科学学術講演会講演要旨集　31st　2011年

  23. メモリ階層構造の変化と不揮発性ロジックへの新展開

    遠藤 哲郎

    応用物理学会 学会誌　79　(12)　28-30　2010年12月

    出版者・発行元：応用物理学会

  24. 依頼講演 Fabrication of a nonvolatile lookup-table circuit chip using magneto/semiconductor-hybrid structure for an immediate-power-up field programmable gate array (集積回路)

    鈴木 大輔, 夏井 雅典, 池田 正二, 長谷川 晴弘, 三浦 勝哉, 早川 純, 遠藤 哲郎, 大野 英男, 羽生 貴弘

    電子情報通信学会技術研究報告. ICD, 集積回路　110　(9)　47-52　2010年4月15日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    本稿では,磁気トンネル接合素子(MTJ:Magnetic Tunnel Junction)素子特性を活用することで, FPGA (Field-Programmable Gate Array)におけるLUT (lookup table)演算機能と不揮発性記憶機能を一体化させた回路を提案する.提案回路は電流モード論理に基づき構成され, MTJ素子の記憶に応じた電流値の変化を直接論理値として扱うことが可能である.したがって,演算結果のみを増幅して出力すればよく,結果としてコンパクトな回路を実現可能である.実際,提案方式により設計された2入力LUT試作チップでは従来CMOS方式と比較して2/3の素子数削減を達成している.

  25. Beyond CMOS におけるシリコンテクノロジーのインパクト

    遠藤 哲郎, 羽生 貴弘

    電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス　109　(133)　73-78　2009年7月9日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    近年のCMOS技術の課題を受けて、More MooreやMore than Mooreといった技術トレンドに加えて、Beyond CMOS技術の探索も行われている。しかし、Beyond CMOS技術でも、やはり省電力や信頼性など多くの課題を抱えており、この課題を克服するためには、やはりシリコンテクノロジーの発展は不可欠である。この観点から、スピンデバイスとCMOSを融合させることで、超低消費ロジックを実現する不揮発性ロジック(スピンロジック)と、セルを3次元的に積層する事で大容量化と高信頼性を同時に実現できる3次元積層メモリセルの二つに焦点を当てて、Beyond CMOS技術におけるシリコンテクノロジーのインパクトを議論する。

  26. Study of the DC Performance of Fabricated Magnetic Tunnel Junction Integrated on Back-end Metal Line of CMOS Circuits

    Iga F., Kamiyanagi M., Ikeda S., MIURA K., HAYAKAWA J., HASEGAWA H., HANYU T., OHNO H., ENDOH T.

    電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス　109　(98)　13-16　2009年6月17日

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0913-5685

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    In this paper, we have succeeded in the fabrication of high performance Magnetic Tunnel Junction (MTJ) which is integrated in CMOS circuit with 4-Metal/1-poly Gate 0.14μm CMOS process. We have measured the DC characteristics of the MTJ that is fabricated on via metal of 3rd layer metal line. This MTJ of 60x180nm^2 achieves a large change in resistance of 3.52kΩ (anti-parallel) with TMR ratio of 151% at room temperature, which is large enough for sensing scheme of standard CMOS logic. Furthermore, the write current is 320μA that can be driven by a standard MOS transistor. As the results, it is shown that the DC performance of our fabricated MTJ integrated in CMOS circuits is very good for our novel spin logic (MTJ-based logic) device.

  27. Cat-CVD法による窒化物半導体の成長

    安井寛治, 田村和之, 深田祐介, 黒木雄一郎, 末光眞希, 伊藤隆, 成田克, 遠藤哲郎, 中澤日出樹, 高田雅介, 赤羽正志

    応用物理学関係連合講演会講演予稿集　54th　(2)　2007年

  28. Hot-mesh CVD法を用いたSiC/Si(111)上へのGaN成長~AlNバッファー層の効果~

    深田祐介, 田村和之, 黒木雄一郎, 末光眞希, 伊藤隆, 成田克, 遠藤哲郎, 中澤日出樹, 高田雅介, 安井寛治, 赤羽正志

    応用物理学関係連合講演会講演予稿集　54th　(2)　2007年

  29. Si基板上SiC極薄膜の低温形成とユビキタスデバイスへの応用

    末光 眞希, 今野 篤史, 成田 克, 伊藤 隆, 安井 寛治, 中澤 日出樹, 遠藤 哲郎

    電気学会研究会資料. EFM, 電子材料研究会　2006　(15)　45-48　2006年10月3日

  30. 自分の頭脳で次世代LSIの創生を目指せ！

    遠藤 哲郎

    （社）日本半導体製造装置協会 SEAJ Journal　104　28-30　2006年9月

    出版者・発行元：（社）日本半導体製造装置協会

  31. トランジスタ構造の立体化 －縦型MOSトランジスタの高密度メモリへの可能性―

    遠藤 哲郎

    応用物理学会 学会誌　75　(9)　1115-1119　2006年4月

    出版者・発行元：応用物理学会

  32. 極薄シリコン酸化膜におけるストレスリ-ク電流の物理的起源

    遠藤哲郎, 廣瀬和之, 白石賢二

    信学技報 (Technical Report of IEICE)　SDM2006-106　(2006-138)　271-276　2006年

  33. 完全空乏型Double-Gate SOI MOSFETの短チャネル効果の解析及びスケーリング理論の提案

    遠藤 哲郎, 森 雅朋, 桜庭 弘, 舛岡 富士雄

    電子情報通信学会論文誌. C-1, エレクトロニクス 1-光・波動　82　(2)　94-95　1999年2月

    出版者・発行元：一般社団法人電子情報通信学会

    ISSN：0915-1893

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    本論文では, 完全空乏型Double-Gate SOI MOSFETの短チャネル効果を解析する. 具体的には, Sファクタにおける短チャネル効果を解析的にモデル化し, さらにそのチャネル長依存性を定量的に明らかにする. これらの結果から理想的なSファクタを実現するスケーリング理論を提案する.

  34. Reliability issues of flash memory cells

    Seiichi Aritome, Riichiro Shirota, Gertjan Hemink, Tetsuo Endoh, Fujio Masuoka

    Proceedings of the IEEE　81　(5)　776-788　1993年5月

    出版者・発行元：IEEE

    DOI： 10.1109/5.220908 　

    ISSN：0018-9219

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    The reliability issues of Flash electrically erasable programmable read-only memory (Flash EEPROM) are reviewed in this paper. The reduction of the memory cell size and improvement in the reliability have been realized by several breakthroughs in the device technology in particular, the reliability of the ETOX and NAND structure EEPROM will be discussed in detail. Flash EEPROM is expected to be a very promising device for a large nonvolatile memory market. One of the most promising applications is the replacement of the conventional magnetic hard disk by nonvolatile memories.

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書籍等出版物 3

  1. MEMS/NEMS工学大全

    遠藤 哲郎

    ㈱テクノシステム　2008年10月

  2. 【最新】携帯電話 技術全集

    遠藤 哲郎

    2008年5月

  3. フラッシュメモリ技術ハンドブック

    遠藤哲郎

    1993年8月

講演・口頭発表等 209

  1. スピントロニクス省電力半導体と WBG高効率パワーエレによるゲームチェンジと、高度情報・低炭素社会への貢献 招待有り

    遠藤 哲郎

    JEDAT Solution Seminar 2023～ Catch the waves!　2023年9月1日

  2. スピントロニクス省電力半導体と WBG高効率パワーエレによるゲームチェンジと、高度情報・低炭素社会への貢献 招待有り

    遠藤 哲郎

    JEDAT Solution Seminar 2023～ Catch the waves!　2023年8月30日

  3. 「スピントロニクス省電力半導体によるイノベーション」－半導体のゲームチェンジ技術によるカーボンニュートラルへの貢献－ 招待有り

    遠藤 哲郎

    東北大学フォーラム2023 in 東京　2023年7月15日

  4. 世界の半導体戦略動向とSDGｓ・カーボンニュートラルに貢献する省エネ半導体 招待有り

    遠藤 哲郎

    次世代半導体産業セミナー　2023年7月14日

  5. 不揮発性メモリとスピントロニクス省電力ロジック 招待有り

    遠藤 哲郎

    IEEE Sendai Section 新 Fellow 記念講演会　2023年4月17日

  6. スピントロニクス省電力半導体によるゲームチェンジと、カーボンニュートラル社会への貢献 招待有り

    遠藤 哲郎

    電子情報通信学会 集積回路研究会(ICD)　2023年4月11日

  7. Overview of CIES, Tohoku University 招待有り

    遠藤 哲郎

    日独ジョイントワークショップ ”次世代半導体と関連技術”　2023年2月8日

  8. 世界の半導体戦略動向と SDGs・カーボンニュートラルに貢献する省エネ半導体 招待有り

    遠藤 哲郎

    令和4年度 I-SEP「半導体業界動向セミナー」　2023年2月7日

  9. スピントロニクス省電力半導体による ゲームチェンジと、カーボンニュートラル社会への貢献 招待有り

    遠藤 哲郎

    国際シンポジウム「DX×半導体×モノづくりが切り拓く私たちの未来」　2023年2月2日

  10. スピントロニクス省電力半導体と、その宇宙利用への展開 招待有り

    遠藤 哲郎

    東北大・宇宙航空研究連携拠点 第４回シンポジウム　2022年12月10日

  11. 半導体の技術革新と自動車産業の関連性及び今後の展望 国際会議 招待有り

    Tetsuo Endoh

    きたかみ企業ネットワーク2022 in 名古屋　2022年10月27日

  12. カーボンニュートラル社会に資するスピントロニクス省電力半導体技術と放射光に対する期待 国際会議 招待有り

    Tetsuo Endoh

    理研シンポジウム　2022年10月4日

  13. カーボンニュートラル社会に資するスピントロニクス省電力半導体技術 国際会議 招待有り

    Tetsuo Endoh

    ナノ理工学情報交流会　2022年8月30日

  14. カーボンニュートラル社会に資するスピントロニクス省電力半導体技術 国際会議 招待有り

    Tetsuo Endoh

    大阪大学ナノ理工学人材育成産学コンソーシアム 令和４年度 第２回ナノ理工学情報交流会　2022年8月30日

  15. Recent progresses in Spintronics based Low Power LSIs for Carbon-neutral Society -- from STT/SOT-MRAM to AI/IoT Processor. 国際会議 招待有り

    Tetsuo Endoh

    The 11th IEEE Non-Volatile Memory Systems and Applications Symposium (IEEE NVMSA 2022)　2022年8月25日

  16. 国際集積エレクトロニクスセンターにおける産学連携コンソーシアムと次世代放射光施設活用構想 国際会議 招待有り

    Tetsuo Endoh

    JATES第80回キーパーソン研究会　2022年6月30日

  17. カーボンニュートラルな省エネ社会に貢献するスピントロニクス半導体 国際会議 招待有り

    Tetsuo Endoh

    東北大学先端技術×ライフサイエンスシリーズvol.4 社会インフラとしてのITと半導体技術～安全から医療連携・健康まで～　2022年6月24日

  18. Recent Progresses in STT-MRAMs and MRAM Based AI Processors 国際会議 招待有り

    Tetsuo Endoh

    GSEMMM2022 (2nd Global Summit and Expo on Magnetism and Magnetic Materials)　2022年6月13日

  19. Recent Progresses in STT-MRAMs and Low power AI Processors with CMOS/MTJ Hybrid Technology 国際会議 招待有り

    Tetsuo Endoh

    MAGNETISMMEET2022　2022年4月18日

  20. スピントロニクス半導体が拓く省電力AI・IoTプロセッサ 国際会議 招待有り

    Tetsuo Endoh

    第69回応用物理学会 春季学術講演会 シンポジウム「スピントロニクスによるグリーンイノベーション」　2022年3月25日

  21. ビックデータ・AI社会に貢献する先端省エネ半導体技術 ～3D-NANDメモリから、スピントロニクス省電力半導体、GaNパワーエレクトロニクスまで～ 国際会議 招待有り

    Tetsuo Endoh

    I-SEP 「半導体業界動向」セミナー ～半導体市場・技術の未来～　2022年3月24日

  22. SDGsと半導体戦略に貢献するスピントロニクス半導体 国際会議 招待有り

    Tetsuo Endoh

    東北大学知的財産シンポジウム2022　2022年3月3日

  23. STT/SOT-MRAMとその省電力ロジック応用 国際会議 招待有り

    Tetsuo Endoh

    日本学術振興会R031ハイブリッド量子ナノ技術委員会 第四回研究会　2022年3月2日

  24. スピントロニクス半導体の宇宙利用 国際会議 招待有り

    Tetsuo Endoh

    東北大・宇宙航空研究連携拠点 第３回シンポジウム (社会インパクト研究F-2「太陽系の激動を探り、宇宙に拡がる文明を拓く 」併催）　2022年1月11日

  25. スピントロニクス半導体の現状と我が国の半導体戦略への貢献 国際会議 招待有り

    Tetsuo Endoh

    IEEE Sendai Section LMAG/WIE/YP 合同講演会　2021年12月4日

  26. 世界の半導体産業戦略動向と東北大学・CIESでの取組 国際会議 招待有り

    Tetsuo Endoh

    東北大学 電気情報 産学官フォーラム2021「これからの半導体・デジタル産業戦略を考える」　2021年10月8日

  27. CMOS/MTJ Hybridプロセッサ・メモリによる高演算性能と低消費電力のジレンマの解決 国際会議 招待有り

    Tetsuo Endoh

    電子機器トータルソリューション展2021　2021年9月29日

  28. Ultra Low Power AI Processor Based on CMOS/MTJ Hybrid Technology 国際会議 招待有り

    Tetsuo Endoh

    Global Summit and Expo on Magnetism and Magnetic Materials2021(GSEMMM)　2021年9月20日

  29. Advanced MTJ and SOT Technology for AI and Automobile applications 国際会議 招待有り

    Tetsuo Endoh

    INTERMAG2021　2021年4月26日

  30. 3D Integration of Memories Including Heterogeneous Integration 国際会議 招待有り

    Tetsuo Endoh

    2021 International Symposium on VLSI Technology, Systems and Applications(VLSI-TSA)　2021年4月19日

  31. 超高信頼性STT-MRAMと超高速SOT-MRAMの開発～１５０℃データ保持とサブナノ秒動作への挑戦～ 国際会議 招待有り

    Tetsuo Endoh

    ICD4月メモリ研究会　2021年4月13日

  32. 革新的スピントロニクス技術による消費電力と演算性能のジレンマの解決 国際会議 招待有り

    Tetsuo Endoh

    日本磁気学会第231回研究会　2021年3月30日

  33. Nonvolatile AI Processors Based on CMOS/MTJ Hybrid Technology for Ultra Low-Power IoT/AI Systems 国際会議 招待有り

    Tetsuo Endoh

    ヨッタ国際シンポジウム　2021年3月23日

  34. STT and SOT MRAM technologies and its applications from IoT to AI System 国際会議 招待有り

    Tetsuo Endoh

    International Electron Devices Meeting 2020 (IEDM)　2020年12月12日

  35. With/postコロナ時代にも求めらる低消費で知的なシステム～スピントロニクスが拓く超低消費電力IoT/AIプロセッサのインパクト～ 国際会議 招待有り

    Tetsuo Endoh

    アモルファス・ナノ材料と応用 第147委員会／第148回研究会　2020年10月23日

  36. Recent progresses in STT-MRAMs and Nonvolatile Brain-Inspired Processors Based on CMOS/MTJ Hybrid Technology for Ultralow-Power IoT/AI Systems 国際会議 招待有り

    Tetsuo Endoh

    The 31st Magnetic Recording Conference 2020 (TMRC)　2020年8月16日

  37. International industry-academic collaboration (CIES consortium) enhances creation of innovative integrated electronic technologies from 国際会議 招待有り

    Tetsuo Endoh

    東北大学電気通信研究所 平成30年度 共同プロジェクト研究発表会　2020年2月20日

  38. 「省エネ社会を拓く革新的半導体技術と岩手への期待」～地域と世界を繋げるオープンイノベーション型産学官金連携～ 国際会議 招待有り

    Tetsuo Endoh

    北上川バレープロジェクトシンポジウム　2020年2月10日

  39. STT-MRAM and CMOS/MTJ Hybrid AI processors for Low Power Edge System, 国際会議 招待有り

    Tetsuo Endoh

    The 8th International Symposium on Control of Semiconductor Interfaces　2019年11月27日

  40. Ultra-Low Power Brain-Inspired Processors and Neuromorphic Processors with CMOS/MTJ Hybrid Technology for Edge AI Systems, 国際会議 招待有り

    Tetsuo Endoh

    IEEE CPMT Symposium　2019年11月19日

  41. The forefront of AI application processors based on MRAM for Society 5.0, 国際会議 招待有り

    Tetsuo Endoh

    NEDIA 6th Electronic Device Forum　2019年10月31日

  42. Ultra-Low Power Brain-Inspired Processors and Neuromorphic Processors with CMOS/MTJ Hybrid technology for Edge AI Systems 国際会議 招待有り

    Tetsuo Endoh

    Tohoku-Lorraine Conference 2019　2019年9月18日

  43. Embedded MRAM and NV-Logic for IoT and AI Applications 国際会議 招待有り

    Tetsuo Endoh

    MRAM Developer Day 2019　2019年8月5日

  44. Nonvolatile Brain-Inspired VLSIs Based on CMOS/MTJ Hybrid Technology for Ultralow-Power Performance and Compact Chip 国際会議 招待有り

    Tetsuo Endoh

    INFOS2019　2019年7月2日

  45. シリコンとスピントロニクスの融合技術が切り拓く革新的AIシステム 国際会議 招待有り

    Tetsuo Endoh

    東北大学 人工知能エレクトロニクス（AIE）卓越大学院キックオフシンポジウム　2019年3月22日

  46. STT-MRAMを活用した超低消費電力不揮発性マイコンの開発と機能実証 国際会議 招待有り

    Tetsuo Endoh

    ImPACTプログラム未来を拓く 公開総括成果報告会　2019年3月4日

  47. 次世代を拓くＩＴ・輸送システム融合型エレクトロニクス 国際会議 招待有り

    Tetsuo Endoh

    第10回先端科学技術戦略早朝討論会　2019年2月27日

  48. International industry-academic collaboration (CIES consortium) enhances creation of innovative integrated electronic technologies from 国際会議 招待有り

    Tetsuo Endoh

    東北大学電気通信研究所 平成30年度 共同プロジェクト研究発表会　2019年2月21日

  49. CMOS/MTJ Hybrid 技術の最新動向 国際会議 招待有り

    Tetsuo Endoh

    日本学術振興会「先端ナノデバイス・材料テクノロジー第151委員会」　2019年2月1日

  50. CIESの目指す地域連携活動 国際会議 招待有り

    Tetsuo Endoh

    産学官金連携フェア2019みやぎ　2019年1月22日

  51. 省エネ社会を目指すグリーンパワーエレクトロニクス 国際会議 招待有り

    Tetsuo Endoh

    SEMICON Japan 2018　2018年12月12日

  52. CMOS/MTJ Hybrid AIチップのインパクト 国際会議 招待有り

    Tetsuo Endoh

    CSRN-Tokyo Workshop 2018　2018年10月27日

  53. Impact of STT-MRAM and MTJ/CMOS Hybrid NV-Logic - from NV-MPU to NV-AI Chip- 国際会議 招待有り

    Tetsuo Endoh

    2018 Non-Volatile Memory Technology Symposium (NVMTS)　2018年10月22日

  54. 賢くなる産業用ロボットを実現する低消費電力AIチップ 国際会議 招待有り

    Tetsuo Endoh

    Japan Robot Week 2018　2018年10月18日

  55. Ultra-Low Power Brain-Inspired Processors and Neuromorphic Processors using MTJ based Memories 国際会議 招待有り

    Tetsuo Endoh

    Spintronics meets Neuromorphics SPICE Workshop　2018年10月8日

  56. Ultralow-Power and Compact Nonvolatile Brain-Inspired VLSIS Based on CMOS/MTJ Hybrid Technology 国際会議 招待有り

    Tetsuo Endoh

    2018 International Conference on Solid State Devices and Materials　2018年9月13日

  57. CMOS/MTJ Hybrid AIチップのインパクトと、真空プロセスへの期待 国際会議 招待有り

    Tetsuo Endoh

    真空フォーラム2018　2018年9月7日

  58. eMRAM technology trend and its Application 国際会議 招待有り

    Tetsuo Endoh

    Samsung Foundry Forum2018　2018年9月4日

  59. An Overview of STT-MRAM and CMOS/MTJ Hybrid NV-Logic such as NV-MPU/MCU 国際会議 招待有り

    Tetsuo Endoh

    The 7th IEEE Non-Volatile Memory Systems and Applications Symposium　2018年8月28日

  60. IoT/AI 時代に求められる革新的エレクトロニクス技術 国際会議 招待有り

    Tetsuo Endoh

    第3回極限ナノ造形・構造物性研究会・公開講演会　2018年7月30日

  61. Development of an Innovative IoT & AI chip for future IoT/Automatic Operation system 国際会議 招待有り

    Tetsuo Endoh

    IEEE International Symposium on Circuits and Systems　2018年6月7日

  62. STT-MRAM and its Application: NV-Logic from NV-MPU/MCU to NV-AI VLSIs 国際会議 招待有り

    Tetsuo Endoh

    Emerging Techinologies 2018　2018年5月30日

  63. Impact of nonvolatile brain-inspired VLSIs with CMOS/MTJ hybrid technology 国際会議 招待有り

    Tetsuo Endoh

    65回応用物理学会春季学術講演会　2018年5月9日

  64. CMOS / MTJハイブリッド技術に基づく不揮発脳型VLSI 国際会議 招待有り

    Tetsuo Endoh

    通研共同プロジェクト研究発表会　2018年3月18日

  65. Embedded Nonvolatile Memory with STT-MRAMs and its Application for Nonvolatile Brain-Inspired VLSIs 国際会議 招待有り

    Tetsuo Endoh

    The 9th MRAM Global Innovation Forum of IEDM　2017年12月7日

  66. IoT/AI時代に求められる革新的エレクトロニクス技術―材料からシステムまでのオープンイノベーション型産学連携― 国際会議 招待有り

    Tetsuo Endoh

    第17回東北大学多元研 研究発表会　2017年12月4日

  67. An Overview of STT-MRAM and CMOS/MTJ Hybrid NV-Logic from NV-MPU/MCU to NV- Brain-Inspired VLSIs 国際会議 招待有り

    Tetsuo Endoh

    2017 International Workshop on Dielectric Thin Films for Future ULSI Devices : Science and Technology （IWDTF）　2017年11月20日

  68. NV-Working Memory and its Logic Applications with Spintronics and Vertical BC-MOSFET Technology 国際会議 招待有り

    Tetsuo Endoh

    the Magnetism and Magnetic Materials Conference (MMM2017)　2017年11月8日

  69. High Performance STT-MRAM and 3D NAND Memory with Vertical MOSFET Technology 国際会議

    Tetsuo Endoh

    Communications Microsystems Optoelectronics Sensors Emerging Technologies Research 2017 (CMOSETR2017)　2017年5月29日

  70. Innovative Integrated Systems for IoT/AI 国際会議

    Tetsuo Endoh

    Indiana University-Purdue University Indianapolis Nanotechnology Workshop　2017年5月9日

  71. Embedded Nonvolatile Memory with STT-MRAMs and its Application for Nonvolatile Brain-Inspired VLSIs 国際会議

    Tetsuo Endoh

    2017 International Symposium on VLSI Technology, Systems and Applications (VLSI-TSA)　2017年4月24日

  72. STT-MRAM and its Application for Nonvolatile Brain-Inspired VLSIs 国際会議

    Tetsuo Endoh

    SEMICON CHINA　2017年3月12日

  73. IoT/AIチップの革新的集積システム開発プラットフォーム

    遠藤哲郎

    CRDSシンポジウム　2017年3月7日

  74. IoT・ビッグデータ社会に向けた新たなメモリ技術と、そのシステム

    遠藤哲郎

    第４回InfoEver研究会　2017年1月27日

  75. IoTに求められる革新的エレクトロニクス技術 ～オープンイノベーション型産学地域連携の重要性

    遠藤哲郎

    ものづくりイノベーションセミナー　2016年12月20日

  76. STT-MRAM and CMOS/MTJ Hybrid NV-Logic for Future Low Power System 国際会議

    Tetsuo Endoh

    SEMICON Japan 2016　2016年12月16日

  77. Nonvolatile Brain-Inspired VLSIs Based on CMOS/MTJ Hybrid Technology for Ultralow-Power Performance and Compact Chip 国際会議 招待有り

    Tetsuo Endoh

    61st Annual Conference on Magnetism and Magnetic Materials (MMM)　2016年11月4日

  78. Nonvolatile Brain-Inspired VLSIs Based on CMOS/MTJ Hybrid Technology for Ultralow-Power Performance and Compact Chip 国際会議

    Tetsuo Endoh

    61st Annual Conference on Magnetism and Magnetic Materials (MMM)　2016年10月31日

  79. STT-MRAM and MTJ/CMOS Hybrid NV-logic for Low Power Systems 国際会議

    Tetsuo Endoh

    EMN LasVegas Meetings　2016年10月12日

  80. Low Power NV-Working Memory and NV-Logic with Spintronics/CMOS Hybrid ULSI Technology

    遠藤哲郎

    第40回日本磁気学会学術講演会　2016年9月5日

  81. STT-MRAM and MTJ/CMOS Hybrid NV-Logic for Ultra Low Power Systems

    遠藤哲郎

    ナノデバイス科学研究会--第3回実用スピントロニクス新分野創成研究会　2016年8月19日

  82. CIESコンソーシアムにおける産学連携

    遠藤哲郎

    シリコン超集積化システム第165委員会第82回研究会　2016年7月22日

  83. High Performance STT-MRAM and 3D NAND Memory with Spintronics and Vertical MOSFET Technology 国際会議

    遠藤哲郎

    SEMICON WEST 2016　2016年7月13日

  84. ３次元構造技術とスピントロニクス技術による 半導体メモリの新展開

    遠藤哲郎

    創発物性科学研究センターコロキウム　2016年5月25日

  85. Novel High Performance NV-Working Memory with Spintronics and Vertical MOSFET Technology 国際会議

    遠藤哲郎

    2016 MRS Spring Meeting&Exhibit　2016年3月28日

  86. 国際産学共同研究による革新的省エネルギー集積エレクトロニクスの創出～材料・デバイスから回路・システムまで～ 国際会議 招待有り

    Tetsuo Endoh

    SEMICON Japan 2015　2015年12月18日

  87. 東北大学国際集積エレクトロニクス研究開発センター（CIES）

    遠藤哲郎

    SEMICON Japan 2015　2015年12月16日

  88. IoT社会を支えるパワーデバイス技術と革新的パワーマネージメント技術 国際会議 招待有り

    Tetsuo Endoh

    東北大学イノベーションフェア2015　2015年12月9日

  89. 国際産学共同研究による革新的省エネルギー集積エレクトロニクスの創出～材料・デバイスから回路・システムまで～

    遠藤哲郎

    東北大学イノベーションフェア2015　2015年12月9日

  90. 次世代集積エレクトロニクス産業の将来と、宮城県における事業化機会の展望 国際会議 招待有り

    Tetsuo Endoh

    東京フォーラム2015　2015年11月25日

  91. IoT社会を支えるパワーデバイス技術と革新的パワーマネージメント技術

    遠藤哲郎

    東京フォーラム2015　2015年11月25日

  92. 科学は社会をどう変革するのか？～トップサイエンスからトップイノベーションへ～ 国際会議 招待有り

    Tetsuo Endoh

    第一回集積エレクトロニクス技術・事業化検討会　2015年9月24日

  93. 次世代集積エレクトロニクス産業の将来と、宮城県における事業化機会の展望

    遠藤哲郎

    第一回集積エレクトロニクス技術・事業化検討会　2015年9月24日

  94. MEXTイノベーション創出を支える情報基盤強化のための新技術開発 国際会議 招待有り

    Tetsuo Endoh

    ACCELシンポジウム(パネルディスカッション)　2015年9月12日

  95. 科学は社会をどう変革するのか？～トップサイエンスからトップイノベーションへ～

    遠藤哲郎

    ACCELシンポジウム(パネルディスカッション)　2015年9月12日

  96. 集積エレクトロニクス領域における産学連携拠点の現状とチャレンジ 国際会議 招待有り

    Tetsuo Endoh

    日本磁気学会 第203回研究会　2015年7月25日

  97. MEXTイノベーション創出を支える情報基盤強化のための新技術開発

    遠藤哲郎

    日本磁気学会 第203回研究会　2015年7月24日

  98. 集積エレクトロニクス領域における産学連携拠点の現状とチャレンジ

    遠藤哲郎

    第62回応用物理学会春季学術講演会　2015年3月12日

  99. Future Memory Technology with Vertical MOSFET and STT-MRAM for Ultra Low Power Systems 国際会議

    Tetsuo Endoh

    KCS (Korean Conference on Semiconductors) 2015　2015年2月11日

  100. 新たな産学連携ACCEL開発

    遠藤哲郎

    CREST「次世代エレクトロニクスデバイスの創出に資する革新的材料・プロセス研究」領域ワークショップ　2015年2月6日

  101. Impact of 3D Structured LSI with VerticalMOSFET for Future Systems

    遠藤哲郎

    システムナノ技術によるイノベーションへの展開に向けて第1回研究会　2015年2月5日

  102. STT-MRAM, NV-logic with MTJ and high density memory with Vertical MOSFET 国際会議

    Tetsuo Endoh

    SEMATECH Beyond CMOS Workshop Materials & Technologies for Beyond CMOS　2014年12月14日

  103. STT-MRAMおよび不揮発性ロジックの現状と将来展望

    遠藤哲郎

    第７５回応用物理学会秋季学術講演会　2014年9月18日

  104. STT-MRAM Technology and Its NV-Logic Applications for Ultimate Power Management 国際会議

    Tetsuo Endoh

    CMOS Emerging Technologies Research　2014年7月3日

  105. Spintronics-based Nonvolatile Computers 国際会議

    Tetsuo Endoh

    2014 Spintronics Workshop on LSI　2014年6月13日

  106. Embedded STT-MRAM 国際会議

    Tetsuo Endoh

    1st International Workshop on Data-Abundant System Technology　2014年4月22日

  107. 東北大学国際集積エレクトロニクス研究開発センターの始動と今後の半導体技術の展望

    遠藤哲郎

    半導体関連産業ものづくり基盤集積セミナー　2014年3月20日

  108. Spintronics-based Nonvolatile Computing Systems 国際会議

    Tetsuo Endoh

    The CSIS International Symposium on Spintronics for Integrated Crictuit Applications and Beyond　2014年3月13日

  109. ３次元構造デバイスとスピン/CMOS融合デバイスが切り拓く集積エレクトロニクスの将来

    遠藤哲郎

    2014つくばナノテク拠点シンポジウム　2014年3月6日

  110. STT-MRAM and NV-Logic for Low Power Systems 国際会議

    Tetsuo Endoh

    SEMICON Korea 2014　2014年2月12日

  111. 集積エレクトロニクスの世界的拠点を目指した国際産学連携研究

    遠藤哲郎

    東北大学イノベーションフェア　2014年1月28日

  112. STT-MRAM and its NV-Logic applications for Ultimate Power Management 国際会議

    Tetsuo Endoh

    SEMATECH-imec workshop “Beyond CMOS”　2013年12月8日

  113. STT-MRAM and NV-Logic for Low Power Systems 国際会議

    Tetsuo Endoh

    26th International Microprocesses and Nanotechnology Conference (MNC 2013)　2013年12月5日

  114. TT-MRAM技術と究極のパワーマネジメントのための不揮発性ロジック応用 国際会議

    遠藤哲郎

    京都賞記念ワークショップ　2013年11月12日

  115. STT-MRAM and NV-Logic for Low Power Systems 国際会議

    Tetsuo Endoh

    Third Berkeley Symposium on Energy Efficient Electronic Systems (E3S)　2013年10月28日

  116. STT－MRAM and Nonvolatile Logic 国際会議

    Tetsuo Endoh

    3rd IMEC-Stanford International Workshop on Resistive Memories,　2013年10月17日

  117. ３次元構造とスピントロニクスによる半導体メモリの新展開 国際会議

    遠藤哲郎

    第77回半導体集積回路シンポジウム　2013年7月1日

  118. A 1.5nsec/2.1nsec Random Read/Write Cycle 1Mb STT-RAM Using 6T2MTJ Cell with Background Write for Nonvolatile e-Memories 国際会議 招待有り

    Tetsuo Endoh

    VLSI Symposium 2013の国内報告会　2013年6月13日

  119. A 1.5nsec/2.1nsec Random Read/Write Cycle 1Mb STT-RAM Using 6T2MTJ Cell with Background Write for Nonvolatile e-Memories

    遠藤哲郎

    VLSI Symposium 2013の国内報告会　2013年6月11日

  120. MRAM/STTRAM/TA-MRAM which ones first? For which applications? Which challenges still on the way? 国際会議 招待有り

    Tetsuo Endoh

    International Memory Workshop 2013　2013年5月29日

  121. MRAM/STTRAM/TA-MRAM which ones first? For which applications? Which challenges still on the way? 国際会議

    Tetsuo Endoh

    International Memory Workshop 2013　2013年5月26日

  122. Current Status of NAND Memories and Its Future Prospect with 3D NAND Technology 国際会議

    Tetsuo Endoh

    Materials Research Society (MRS) 2013 Spring Meeting　2013年4月1日

  123. ３次元構造デバイスとスピン/CMOS融合デバイスが切り拓く集積エレクトロニクスの将来

    遠藤哲郎

    第８回つくばナノテク拠点シンポジウム　2013年3月6日

  124. 不揮発性STT-MRAMの開発と今後の展望

    遠藤哲郎, 大澤隆, 伊賀文崇, 池田正二, 羽生貴弘, 大野英男

    応用物理学会・特別シンポジウム　2013年2月27日

  125. 縦型ボディチャネルMOSFETとその集積プロセスの開発

    遠藤哲郎

    JST-CREST 「次世代エレクトロニクスデバイスの創出に資する革新材料・プロセス研究」領域 第二回公開シンポジウム　2013年2月8日

  126. 縦型CMOSデバイスで目指す究極の３次元集積回路

    遠藤哲郎

    JST-CREST 「次世代エレクトロニクスデバイスの創出に資する革新材料・プロセス研究」領域 第二回公開シンポジウム　2013年2月8日

  127. 600MHz Nonvolatile Latch Based on a New MTJ/CMOS Hybrid Circuit Concept 国際会議

    Tetsuo Endoh, Shuta Togashi, Fumitaka Iga, Yasuhiro Yoshida, Takashi Ohsawa, Hiroki Koike, Shunsuke Fukami, Shoji Ikeda, Naoki Kasai, Noboru Sakimura, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

    The 3rd CSIS International Symposium on Spintronics-based VLSIs　2013年1月31日

  128. 省エネシステムのためのSTT-MRAMと、そのロジック応用

    遠藤哲郎, 小池洋紀, 大澤隆, 羽生貴弘, 笠井直記, 大野英男

    ゲートスタック研究会　2013年1月25日

  129. 集積エレクトロニクス技術が切り開く省エネ社会

    遠藤哲郎

    東北大学イノベーションフェア2013　2013年1月17日

  130. グリーンパワー集積システムが拓く賢い省エネ社会

    遠藤哲郎

    東北大学イノベーションフェア2013　2013年1月17日

  131. MRAMの最新動向

    遠藤哲郎, 池田正二, 羽生貴弘, 笠井直記, 大野英男

    電子ジャーナル技術セミナー　2013年1月11日

  132. STT-MRAM Technology for realizing a Zero standby-power system and its future potential 国際会議

    セミコン・ジャパン2012　2012年12月8日

  133. 縦型ボディチャネルMOSFETとその集積プロセスの開発

    JST CREST×さきがけ ジョイントワークショップ　2012年10月26日

  134. MTJ Based Non-volatile RAM and Logic for Future System with Standby Power Zero 国際会議

    9th Sematech International Symposium on Advanced Gate Stack Technology　2012年10月4日

  135. パワー半導体と知的電力制御技術が拓く快適な省エネ社会

    東北大学 電気・情報系 新専攻設立記念講演　2012年7月31日

  136. MTJ Based Non-volatile RAM and Low Power Non-volatile Logic Suitable to Pipeline Architecture

    The 8th Annual SEMATECH Symposium Japan 2012　2012年6月26日

  137. Restructuring of Memory Hierarchy in System and No-Standby-Power Nonvolatile Logic with STT-MRAM Technology

    IMEC（Interuniversity Microelectronics Centre）-Tohoku University Seminar　2012年6月21日

  138. Restructuring of Memory Hierarchy in System and No-Standby-Power Nonvolatile Logic with STT-MRAM Technology 国際会議

    14th Leti （Laboratoire d'électronique des technologies de l'information）Annual Review　2012年6月20日

  139. ナノエレ領域 日本が目指すべきナノテクデバイスの未来像

    JST/CRDS ナノテクノロジー・材料分野俯瞰ワークショップ　2012年6月8日

  140. 待機電力ゼロを目指した高度エネルギーマネージメント技術

    JST/CRDSナノテクノロジー・材料分野俯瞰ワークショップ　2012年6月8日

  141. エネルギー利用効率を飛躍的に高める集積エレクトロニクスデバイス技術

    JST/CRDS ナノテクノロジー・材料分野俯瞰ワークショップ　2012年6月8日

  142. 10年後のメモリ：何が求められているか？

    日本学術振興会 第151委員会研究会　2012年5月29日

  143. ３次元構造が導く次世代グリーンLSI技術

    東北大学 イノベーションフェア　2012年3月15日

  144. MRAMの最新動向について

    電子ジャーナルテクニカルセミナー　2012年1月13日

  145. STT-RAM Technology 国際会議

    IMEC（Interuniversity Microelectronics Centre）Confarence　2011年12月22日

  146. スピントロニクスメモリの現状とその展開 国際会議

    TEL Private Seminar 2011　2011年12月8日

  147. 縦型ボディーチャネルMOSFETとその集積プロセスの開発

    CREST「次世代エレクトロニクスデバイスの創出に資する革新材料・プロセス研究」第一回公開シンポジウム：物質の魅力的な性質を切り拓く　2011年11月25日

  148. パワー半導体と知的電力制御技術が拓く快適な省エネ社会

    東北大学 電気・情報 東京フォーラム2011　2011年11月18日

  149. Impact of Vertical Structured devices for Future Nano LSI 国際会議

    AVS 58th International Symposium and Exhibition　2011年10月31日

  150. 3D Vertical Structured Memory and Spintoronics Memory Technology 国際会議

    1st Annual World Congress of Nano-S&T　2011年10月23日

  151. Vertical Structured Cells and Vertical Stacked Cells for Nano-Generation High Density Memory 国際会議

    220th ECS Meeting　2011年10月10日

  152. Impact of Vertical Structured Devices and Spintronic Devices for Future Nano LSI 国際会議

    International Workshop on Quantum Nanostructures and Nanoelectronic (QNN2011)　2011年10月4日

  153. Scalable STT RAM Technology for Low Power Systems 国際会議

    Samsung Semiconductor Future Technology Forum 2011　2011年9月23日

  154. Sub-20nm STT-MRAM as a replacement for DRAM 国際会議

    Samsung Semiconductor Future Technology Forum 2011　2011年9月23日

  155. Scalable STT RAM Technology for Low Power Systems 国際会議

    Samsung Semiconductor Future Technology Forum 2011　2011年9月22日

  156. STT-RAM技術の現状とその将来展望

    日本半導体製造装置協会講演会　2011年8月10日

  157. 3D CMOS Devices –Why do we need them and challenges 国際会議

    7th Annual SEMATECH Symposium Japan　2011年6月22日

  158. 3D CMOS Devices –Why do we need them and challenges 国際会議

    7th Annual SEMATECH Symposium Japan　2011年6月22日

  159. Impact of Spintronics Devices with Vertical MOSFET Technology for Future Nano-VLSI 国際会議

    CMOS Emerging Technologies Meeting 2011　2011年6月17日

  160. Will Emerging Non-Volatile Memories Finally Emerge? 国際会議

    2011 Symposia on VLSI Technology and Circuits, Technology Rump Session　2011年6月14日

  161. Research and Development of Ultra-low Power Spintronics based VLSIs 国際会議

    7th International Nanotechnology Conference on Communication and Cooperation (INC 7)　2011年5月18日

  162. STT RAMによる不揮発性メモリの低消費電力システムへの新展開

    セミコンポータル SPI フォーラム－次世代携帯機器をけん引するストレージデバイス－　2011年3月22日

  163. Spintronics-based VLSIs for Ultra Low power Nonvolatile Computer Systems 国際会議

    9th International Symposium on Nanotechnology of International Nanotechnology Exhibition and Conference　2011年2月18日

  164. Nonvolatile Computer Systems and Memory Hierarchy Transformation with STT RAM Technology 国際会議

    The 1st CSIS International Symposium on Spintronics-based VLSIs and The 7th RIEC International Workshop on Spintronisc　2011年2月4日

  165. 縦型MOSデバイスと積層縦型メモリ技術 国際会議

    東北大学「次世代集積デバイス・プロセスの展望」シンポジウム　2010年12月15日

  166. 省エネルギー・スピントロニクス論理集積回路の研究開発－スピントロニクス集積回路のインパクト－ 国際会議

    セミコンジャパン－応用物理学会特別シンポジウム－半導体テクノロジーの最先端～最先端研究開発支援プログラム採択30課題より～　2010年12月2日

  167. Spin Transfer Torque MRAM (SPRAM) and its applications for Lowper 国際会議

    International Technology Roadmap for Semiconductors Memory Materials Workshop　2010年11月30日

  168. MTJ CMOS Hybrid集積回路

    東北大学電気通信研究所共同プロジェクト　2010年11月26日

  169. Future High Density Memory with Vertical Structured Device Technology 国際会議

    International Conference on Solid-State and Integrated Circuit Technology　2010年11月2日

  170. Impact of 3D Structured Devices and Spintronics Devices for Future Silicon based Memory and Logic 国際会議

    Samsung Advanced Institute of Technology Forum　2010年10月25日

  171. 構造融合・機能融合によるシリコンテクノロジーの新展開

    東北大学イノベーションフェア2010 in Sendai　2010年10月18日

  172. 構造融合・機能融合によるシリコンテクノロジーの新展開-シリコンテクノロジーの未来像を徹底的に考える-

    平成22年秋季第71回応用物理学会学術講演会　2010年9月16日

  173. 縦型MOSFET技術に基づく3次元集積回路とその将来展望

    JEITA「技術戦略委員会省電力エレクトロニクス技術分科会」　2010年9月10日

  174. スピントロニクス集積回路のインパクト 国際会議

    つくばナノテク産学独連携人材育成プログラム・シンポジウム　2010年8月5日

  175. 3次元構造と新機能融合が開く新しいシリコン集積回路

    電気学会「シリコンナノデバイス集積化技術調査専門委員会」　2010年7月16日

  176. スピントロニクス集積回路のインパクト

    東北大学 省エネルギー・スピントロニクス集積化システムセンター キックオフシンポジウム　2010年5月25日

  177. Impact of Vertical Devices for Future Nano LSI 国際会議

    Materials Research Society (MRS) 2010 Spring Meeting　2010年4月9日

  178. Spin Transfer Torque MRAM (SPRAM) and its applications 国際会議

    The International Technology Roadmap for Semiconductors (ITRS)　2010年4月6日

  179. Technology Trend on Non-Volatile Memories 国際会議

    Varian Semiconductor Equipment Forum　2010年3月29日

  180. 世界2大半導体拠点の動向と戦略を探る！－CNSE：米国ニューヨーク州アルバニーナノテク拠点

    JSTイノベーションプラザ宮城講演会　2010年3月2日

  181. ナノ時代エレクトロニクスを切り開く縦型MOSFETと3次元半導体集積回路技術 国際会議

    第二回東北大学国際産学連携シンポジウム　2010年2月22日

  182. Impact of Vertical Structured Devices and Spintronic Devices for Future Nano LSI 国際会議

    SEMICON Korea　2010年2月3日

  183. Current status of NAND flash memory and future prospect of the next generation nonvolatile semiconductor memory for new storage systems 国際会議

    11th Joint MMM-intermag Conference　2010年1月22日

  184. ３次元構造が切り拓く新概念Ｓｉ集積回路

    東北大学 電気・情報 東京フォーラム2009　2009年11月18日

  185. Siデバイスのスケーリング限界と新規メモリのベンチマーク

    JEITA「スピントロニクス技術分科会」　2009年11月12日

  186. Robustで環境にやさしいシリコンナノエレクトロニクスを目指して

    JST イノベーションフォーラム２００９　2009年10月14日

  187. Impact of Spintronic devices for Future Nano Silicon base LSI 国際会議

    5th International Schoool and Conference on Spintronics and Quantum Information Techinology　2009年7月11日

  188. Future high density memory with vertical structured device technology 国際会議

    2009 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices　2009年6月26日

  189. BeyondCMOSにおけるシリコンテクノロジーの可能性

    電子情報通信学会シリコン材料・デバイス研究会（SDM）/集積回路研究会（ICD）共催　2009年6月18日

  190. Stacked Type NAND Cell Technology 国際会議

    Tetsuo Endoh

    Stanford and Tohoku Universities Joint Open Workshop on 3D Transistor and its Applications　2009年6月16日

  191. 記憶の未来を支える新しいメモリ技術

    Tetsuo Endoh

    JSTフォーラム　2009年3月17日

  192. NAND型フラッシュメモリの現状と、今後の不揮発性半導体メモリの新展開

    Tetsuo Endoh

    「ゲートスタック研究会 ─材料・プロセス・評価の物理─」 (第14回研究会)　2009年1月23日

  193. Impact of Vertical Structure Devices For Future Nano LSI 国際会議

    SPA Seminar 3D devices and its Applications　2009年1月13日

  194. Advantage of Low Temperature Plasma Oxidation and Nidtridation 国際会議

    Tetsuo Endoh

    SPA Seminar 3D devices and its Applications　2009年1月13日

  195. デバイス特性ばらつきにRobustなMOS回路に関する研究

    Tetsuo Endoh

    NWDTF-09 「ポストスケーリング技術と物理―より深い議論を通して、次への展開を探る－」　2008年12月23日

  196. スピン注入型スピンデバイスに向けた電流パルス電源回路に関する研究

    通研共同プロジェクト　2008年12月5日

  197. スピン注入型スピンデバイスに向けた電流パルス電源回路に関する研究

    Tetsuo Endoh

    Stanford and Tohoku Universities Joint Open Workshop on 3D Transistor and its Applications　2008年11月7日

  198. Impact of Vertical Strucrtural Devices for Future Nano LSI 国際会議

    Stanford and Tohoku Universities Joint Open Workshop on 3D Transistor and its Applications　2008年11月7日

  199. Impact of Vertical structured devices for Future Nano LSI 国際会議

    Tetsuo Endoh

    阪大ナノサイエンスナノテクノロジー国際シンポジウム　2008年9月29日

  200. 縦型不揮発性メモリへの挑戦：低消費電力とナノ材料

    Tetsuo Endoh

    学振１５１委員会「環境・エネルギー材料研究と省電力ナノエレクトロニクス」研究会　2008年9月19日

  201. 縦型構造の電荷蓄積膜方式セルを積層した超高密度不揮発性半導体メモリ製造技術

    JSTイノベーションフォーラム２００８　2008年6月4日

  202. 縦型構造MOSデバイスの将来と、その大容量半導体メモリへの展開

    Agilent Measurement Forum 2008　2008年6月3日

  203. SEMIテクノロジーシンポジウム(STS) 国際会議

    セミコン・ジャパン 2007　2007年12月5日

  204. Impact of Vertical Strucrtural Devices for Future Nano LSI 国際会議

    Stanford and Tohoku Universities Joint Open Workshop on 3D Transistor and its Applications　2007年11月20日

  205. 3D Transistor and its Application 国際会議

    Tohoku University Seminar　2007年11月19日

  206. メモリ－、フラッシュ微細化技術について 国際会議

    Semicon Japan２００６　2006年12月

  207. DRAM and Flash Memory Technologies based on 3-dimensional structures 国際会議

    FEOL - Enablers for Advanced Memory Scaling　2005年12月

  208. Siナノデバイスを牽引する縦型トランジスタ技術とその評価手法

    アジレント・テクノロジー㈱ 技術セミナー　2005年10月

  209. トランジスタ技術 ”材料か、構造か”

    JSTフォーラム　2005年7月

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産業財産権 99

  1. 直流ヒューズ及びこの直流ヒューズを備えた電気設備

    加藤修治, 遠藤哲郎

    特許6985742

    産業財産権の種類: 特許権

    権利者: 東北大学

  2. 半導体デバイス

    莟邦寛, 遠藤哲郎, 村口正和

    特許6957795

    産業財産権の種類: 特許権

    権利者: 東北大学

  3. 磁気抵抗効果素子および磁気メモリ

    佐藤英夫, 池田正二, マティアス ベルスワイラー, 本庄弘明, 渡部杏太, 深見俊輔, 松倉文礼, 伊藤顕知, 丹羽正昭, 遠藤哲郎

    特許6948706

    産業財産権の種類: 特許権

    権利者: 東北大学

  4. 読み出し装置、及びロジックデバイス

    羽生貴弘, 鈴木大輔, 大野英男, 遠藤哲郎

    特許6935931

    産業財産権の種類: 特許権

    権利者: 東北大学

  5. 磁気トンネル接合素子および磁気メモリ

    本庄弘明, 池田正二, 佐藤英夫, 遠藤哲郎, 大野英男

    特許6934673

    産業財産権の種類: 特許権

    権利者: 東北大学

  6. 磁性積層膜、磁気メモリ素子、磁気メモリ、及びその製造方法

    深見俊輔, 張超亮, 大河原綾人, 渡部杏太, 大野英男, 遠藤哲郎

    特許6923213

    産業財産権の種類: 特許権

    権利者: 東北大学

  7. メモリ装置

    馬奕涛, 遠藤哲郎

    特許6919846

    産業財産権の種類: 特許権

    権利者: 東北大学

  8. メモリ装置及びメモリシステム

    馬奕涛, 遠藤哲郎

    特許6888787

    産業財産権の種類: 特許権

    権利者: 東北大学

  9. 磁気トンネル接合素子を備える磁気メモリの製造方法

    伊藤顕知, 遠藤哲郎, 池田正二, 佐藤英夫, 大野英男, 三浦貞彦, 丹羽正昭, 本庄弘明

    特許6887686

    産業財産権の種類: 特許権

    権利者: 東北大学

  10. 磁気トンネル接合素子およびその製造方法

    本庄弘明, 池田正二, 佐藤英夫, 遠藤哲郎, 大野英男

    特許6876335

    産業財産権の種類: 特許権

    権利者: 東北大学

  11. 磁気抵抗効果素子及び磁気メモリ装置

    深見俊輔, 岩渕透, 大野英男, 遠藤哲郎

    特許6861996

    産業財産権の種類: 特許権

    権利者: 東北大学

  12. 磁気トンネル接合素子の熱安定性指数の測定方法および測定システム、半導体集積回路、ならびに半導体集積回路の生産管理方法

    伊藤顕知, 遠藤哲郎, 佐藤英夫, 齋藤節, 村口正和, 大野英男

    特許6841517

    産業財産権の種類: 特許権

    権利者: 東北大学

  13. スピントロニクス素子

    佐藤創志, 丹羽正昭, 本庄弘明, 池田正二, 佐藤英夫, 大野英男, 遠藤哲郎

    特許6841508

    産業財産権の種類: 特許権

    権利者: 東北大学

  14. 抵抗変化型記憶素子のデータ書き込み装置

    羽生貴弘, 鈴木大輔, 大野英男, 遠藤哲郎

    特許6822657

    産業財産権の種類: 特許権

    権利者: 東北大学

  15. 磁気トンネル複合素子及び磁気メモリ

    佐藤英夫, 堀川喜久, 深見俊輔, 池田正二, 松倉文礼, 大野英男, 遠藤哲郎, 本庄弘明

    特許6806375

    産業財産権の種類: 特許権

    権利者: 東北大学

  16. 抵抗変化型記憶素子のデータ書き込み装置、及び不揮発性フリップフロップ

    羽生貴弘, 鈴木大輔, 大野英男, 遠藤哲郎

    特許6803063

    産業財産権の種類: 特許権

    権利者: 東北大学

  17. 半導体装置用のプローブ針

    遠藤哲郎, 村口正和

    特許6778937

    産業財産権の種類: 特許権

    権利者: 東北大学

  18. 磁気抵抗効果素子、磁気メモリ装置、製造方法、動作方法、及び集積回路

    深見俊輔, 大野英男, 遠藤哲郎

    特許6778866

    産業財産権の種類: 特許権

    権利者: 東北大学

  19. 抵抗変化型素子を備えた記憶回路

    小池洋紀, 遠藤哲郎

    特許6749021

    産業財産権の種類: 特許権

    権利者: 東北大学

  20. 回路設計支援システム、回路設計支援方法、回路設計支援プログラムおよびそのプログラムを記録したコンピュータ読み取り可能な記録媒体

    夏井雅典, 玉越晃, 羽生貴弘, 望月明, 遠藤哲郎, 小池洋紀, 大野英男

    特許6692550

    産業財産権の種類: 特許権

    権利者: 東北大学

  21. 電圧調整回路

    田野井聡, 遠藤哲郎

    特許6656660

    産業財産権の種類: 特許権

    権利者: 東北大学

  22. 磁気抵抗効果素子及び磁気メモリ

    佐藤英夫, 石川慎也, 深見俊輔, 池田正二, 松倉文礼, 大野英男, 遠藤哲郎

    特許6607578

    産業財産権の種類: 特許権

    権利者: 東北大学

  23. プローバチャック、磁気メモリ用プローバチャック及びプローバ

    遠藤哲郎, 池田正二

    特許6486747

    産業財産権の種類: 特許権

    権利者: 東北大学

  24. STT-MRAMを使用した半導体記憶装置

    大澤隆, 遠藤哲郎

    特許6421399

    産業財産権の種類: 特許権

    権利者: 東北大学

  25. 抵抗変化型記憶素子のデータ書き込み装置

    羽生貴弘, 鈴木大輔, 夏井雅典, 望月明, 大野英男, 遠藤哲郎

    特許6404326

    産業財産権の種類: 特許権

    権利者: 東北大学

  26. 集積回路

    遠藤哲郎, 大澤隆, 小池洋紀, 羽生貴弘, 大野英男

    特許6337997

    産業財産権の種類: 特許権

    権利者: 東北大学

  27. 記憶回路

    大澤隆, 遠藤哲郎

    特許6333832

    産業財産権の種類: 特許権

    権利者: 東北大学

  28. 不揮発性連想メモリ

    羽生貴弘, 松永翔雲, 望月明, 遠藤哲郎, 大野英男

    特許6327902

    産業財産権の種類: 特許権

    権利者: 東北大学

  29. メモリセル及び記憶装置

    大澤隆, 遠藤哲郎

    特許6315484

    産業財産権の種類: 特許権

    権利者: 東北大学

  30. 不揮発性ラッチ回路

    羽生貴弘, 鈴木大輔, 大野英男, 遠藤哲郎, 夏井雅典, 望月明, 木下啓蔵, 池田正二, 佐藤英夫, 深見俊輔

    特許6288643

    産業財産権の種類: 特許権

    権利者: 東北大学

  31. 不揮発性連想メモリセル及び不揮発性連想メモリ

    羽生貴弘, 松永翔雲, 望月明, 遠藤哲郎, 大野英男

    特許6261041

    産業財産権の種類: 特許権

    権利者: 東北大学

  32. 回路設計支援装置、方法及びプログラム

    大野英男, 遠藤哲郎, 小池洋紀, 羽生貴弘

    特許6256951

    産業財産権の種類: 特許権

    権利者: 東北大学

  33. 不揮発性論理集積回路設計支援システム

    遠藤哲郎, 羽生貴弘, 大野英男

    特許6253048

    産業財産権の種類: 特許権

    権利者: 東北大学

  34. 記憶装置、メモリセル及びデータ書き込み方法

    大澤隆, 遠藤哲郎

    特許6213926

    産業財産権の種類: 特許権

    権利者: 東北大学

  35. 集積回路

    遠藤哲郎, 大澤隆, 小池洋紀, 羽生貴弘, 大野英男

    特許6201259

    産業財産権の種類: 特許権

    権利者: 東北大学

  36. 不揮発性論理ゲート素子

    大野英男, 羽生貴弘, 遠藤哲郎

    特許6191967

    産業財産権の種類: 特許権

    権利者: 東北大学

  37. 磁気抵抗効果素子、及び磁気メモリ装置

    深見俊輔, 張超亮, 大野英男, 遠藤哲郎, 姉川哲朗

    特許6168578

    産業財産権の種類: 特許権

    権利者: 東北大学

  38. 半導体装置及びその製造方法

    遠藤哲郎, 徐文植

    特許6095951

    産業財産権の種類: 特許権

    権利者: 東北大学

  39. 不揮発機能メモリ装置

    羽生貴弘, 松永翔雲, 夏井雅典, 遠藤哲郎, 大野英男

    特許6004465

    産業財産権の種類: 特許権

    権利者: 東北大学

  40. 不揮発性論理集積回路

    大野英男, 羽生貴弘, 遠藤哲郎

    特許5904405

    産業財産権の種類: 特許権

    権利者: 東北大学

  41. 集積回路とその製造方法

    遠藤哲郎, 上柳雅史

    特許5830797

    産業財産権の種類: 特許権

    権利者: 東北大学

  42. 論理集積回路のＣＡＤシステム及びスピントロニクス論理集積回路の設計方法

    遠藤哲郎, 羽生貴弘, 大野英男

    特許5810426

    産業財産権の種類: 特許権

    権利者: 東北大学

  43. 試験可能な不揮発論理ゲート

    遠藤哲郎, 羽生貴弘, 大野英男, 松永翔雲

    特許5807287

    産業財産権の種類: 特許権

    権利者: 東北大学

  44. 抵抗変化素子の動作をシュミレーションする方法

    遠藤哲郎, 羽生貴弘, 大野英男

    特許5793805

    産業財産権の種類: 特許権

    権利者: 東北大学

  45. 半導体集積回路とその製造方法

    遠藤哲郎, 徐文植

    特許5737525

    産業財産権の種類: 特許権

    権利者: 東北大学

  46. 半導体記憶装置

    大澤隆, 遠藤哲郎

    特許5733575

    産業財産権の種類: 特許権

    権利者: 東北大学

  47. 半導体装置

    作井康司, 遠藤哲郎

    特許5712436

    産業財産権の種類: 特許権

    権利者: 東北大学

  48. メモリデータ読み出し回路

    小池洋紀, 遠藤哲郎

    特許5703109

    産業財産権の種類: 特許権

    権利者: 東北大学

  49. 半導体装置の製造方法

    遠藤哲郎

    特許4719910

    産業財産権の種類: 特許権

    権利者: 東北大学

  50. 抵抗変化型素子を備えた記憶回路

    小池洋紀, 遠藤哲郎

    産業財産権の種類: 特許権

    権利者: 東北大学

  51. 白金系スパッタリングターゲット及びその製造方法

    遠藤哲郎, 池田正二

    産業財産権の種類: 特許権

    権利者: 東北大学

  52. メモリデバイス

    遠藤哲郎

    産業財産権の種類: 特許権

    権利者: 東北大学

  53. メモリアレイ

    遠藤哲郎

    産業財産権の種類: 特許権

    権利者: 東北大学

  54. 磁性膜、磁気抵抗効果素子及び磁気メモリ

    齋藤好昭, 池田正二, 遠藤哲郎

    産業財産権の種類: 特許権

    権利者: 東北大学

  55. 抵抗変化型素子を備えた記憶回路とそのテスト装置

    遠藤哲郎, 小池洋紀

    産業財産権の種類: 特許権

    権利者: 東北大学

  56. 素子ユニット

    伊藤一樹, 遠藤哲郎

    特許7011878

    産業財産権の種類: 特許権

    権利者: 東北大学

  57. シリコンウェーハ、及び、シリコンウェーハの製造方法

    池田正二, 遠藤哲郎, 福田悦生

    特許7090295

    産業財産権の種類: 特許権

    権利者: 東北大学

  58. 磁気メモリ素子及びその製造方法、並びに磁気メモリ

    遠藤哲郎, 丹羽正昭, 本庄弘明, 佐藤英夫, 池田正二, 渡辺俊成

    産業財産権の種類: 特許権

    権利者: 東北大学

  59. 半導体集積回路用のシリコンピラーの作製方法

    葉術軍, 遠藤哲郎, 佐藤英夫, 山部紀久夫

    産業財産権の種類: 特許権

    権利者: 東北大学

  60. 半導体集積回路用のシリコンピラーの作製方法

    葉術軍, 遠藤哲郎, 佐藤英夫, 山部紀久夫

    産業財産権の種類: 特許権

    権利者: 東北大学

  61. 磁気抵抗効果素子及び磁気メモリ

    本庄弘明, 遠藤哲郎, 佐藤英夫, 池田正二

    産業財産権の種類: 特許権

    権利者: 東北大学

  62. 電力変換システム、発電システム、有効電力授受システム及び電力系統

    加藤修治, 高橋良和, 遠藤哲郎

    産業財産権の種類: 特許権

    権利者: 東北大学

  63. デバイス、センサノード、アクセスコントローラ、データ転送方法及びマイクロコントローラにおける処理方法

    夏井雅典, 鈴木大輔, 玉越晃, 羽生貴弘, 遠藤哲郎, 大野英男

    産業財産権の種類: 特許権

    権利者: 東北大学

  64. 磁性積層膜、磁気メモリ素子及び磁気メモリ

    齋藤好昭, 池田正二, 佐藤英夫, 遠藤哲郎

    産業財産権の種類: 特許権

    権利者: 東北大学

  65. 電力変換装置及び発電システム

    加藤修治, 高橋良和, 遠藤哲郎

    産業財産権の種類: 特許権

    権利者: 東北大学

  66. 蓄電システム、新エネシステム、配電システム、送電システム、輸送機器、電気自動車のバッテリシステム及び無停電電源装置のバッテリシステム

    加藤修治, 高橋良和, 遠藤哲郎

    産業財産権の種類: 特許権

    権利者: 東北大学

  67. 不揮発性論理回路

    夏井雅典, 羽生貴弘, 遠藤哲郎

    産業財産権の種類: 特許権

    権利者: 東北大学

  68. 電力検出装置、電力変換装置、発電システム、電力授受システム、負荷システム及び送配電システム

    加藤修治, 遠藤哲郎, 高橋良和

    特許7177466

    産業財産権の種類: 特許権

    権利者: 東北大学

  69. 交流電圧出力システム、電力系統制御システム、電力系統、直流送電システム、発電システム及びバッテリシステム

    加藤修治, 高橋良和, 遠藤哲郎

    産業財産権の種類: 特許権

    権利者: 東北大学

  70. ルックアップテーブル回路

    羽生貴弘, 鈴木大輔, 遠藤哲郎

    特許7109814

    産業財産権の種類: 特許権

    権利者: 東北大学

  71. 磁気抵抗効果素子、磁気メモリ、及び、該磁気抵抗効果素子の成膜方法

    西岡浩一, 遠藤哲郎, 池田正二, 佐藤英夫, 本庄弘明

    産業財産権の種類: 特許権

    権利者: 東北大学

  72. 磁気抵抗効果素子及び磁気メモリ

    三浦貞彦, 本庄弘明, 佐藤英夫, 池田正二, 遠藤哲郎

    産業財産権の種類: 特許権

    権利者: 東北大学

  73. 磁気メモリ装置

    遠藤哲郎, 齋藤好昭, 池田正二

    産業財産権の種類: 特許権

    権利者: 東北大学

  74. 磁気抵抗効果素子、磁気メモリアレイ、磁気メモリ装置及び磁気抵抗効果素子の書き込み方法

    齋藤好昭, 池田正二, 遠藤哲郎

    産業財産権の種類: 特許権

    権利者: 東北大学

  75. 磁気抵抗効果素子、磁気メモリ装置並びに磁気メモリ装置の書き込み及び読み出し方法

    齋藤好昭, 池田正二, 佐藤英夫, 遠藤哲郎

    産業財産権の種類: 特許権

    権利者: 東北大学

  76. 電力変換装置、発電システム、負荷システム及び送配電システム

    加藤修治, 遠藤哲郎

    特許7168189

    産業財産権の種類: 特許権

    権利者: 東北大学

  77. ニューラルネットワーク回路装置

    馬奕涛, 遠藤哲郎

    産業財産権の種類: 特許権

    権利者: 東北大学

  78. 集積回路装置

    遠藤哲郎, 池田正二, 小池洋紀

    特許7168241

    産業財産権の種類: 特許権

    権利者: 東北大学

  79. 磁気トンネル接合素子、磁気トンネル接合素子の製造方法、及び、磁気メモリ

    西岡浩一, 遠藤哲郎, 池田正二, 本庄弘明, 佐藤英夫, 三浦貞彦

    特許7173614

    産業財産権の種類: 特許権

    権利者: 東北大学

  80. 磁気抵抗効果素子及び磁気メモリ

    本庄弘明, 遠藤哲郎, 池田正二, 佐藤英夫, 西岡浩一

    産業財産権の種類: 特許権

    権利者: 東北大学

  81. 磁気抵抗効果素子及び磁気メモリ

    渡部杏太, 深見俊輔, 佐藤英夫, 大野英男, 遠藤哲郎

    特許7169683

    産業財産権の種類: 特許権

    権利者: 東北大学

  82. 電子デバイスの評価方法および評価装置

    丹羽正昭, 遠藤哲郎, 池田正二

    特許7154531

    産業財産権の種類: 特許権

    権利者: 東北大学

  83. 電力変換システム、電力変換装置、電力変換方法、発電システム、有効電力授受システム、電力系統、電力授受システム、負荷システム及び送配電システム

    加藤修治, 高橋良和, 遠藤哲郎

    特許7168240

    産業財産権の種類: 特許権

    権利者: 東北大学

  84. 電力用開閉装置、送配電システム、発電システム、負荷システム、機械式スイッチ、及び電力用開閉装置の制御方法

    加藤修治, 遠藤哲郎

    産業財産権の種類: 特許権

    権利者: 東北大学

  85. 磁気抵抗効果素子及び磁気メモリ

    齋藤好昭, 池田正二, 佐藤英夫, 遠藤哲郎

    産業財産権の種類: 特許権

    権利者: 東北大学

  86. 電力変換装置、発電システム、モータドライブシステム及び電力連系システム

    加藤修治, 遠藤哲郎

    特許7177500

    産業財産権の種類: 特許権

    権利者: 東北大学

  87. 磁気抵抗効果素子、回路装置及び回路ユニット

    深見俊輔, クレンコフ アレクサンダー, ボーダーズ ウィリアム アンドリュー, 大野英男, 遠藤哲郎

    特許7168231

    産業財産権の種類: 特許権

    権利者: 東北大学

  88. 磁気抵抗効果素子及び磁気メモリ

    佐藤英夫, 石川慎也, 深見俊輔, 大野英男, 遠藤哲郎

    産業財産権の種類: 特許権

    権利者: 東北大学

  89. 抵抗変化型メモリ装置の読み出し回路及びその読み出し方法

    田野井聡, 遠藤哲郎

    特許7114097

    産業財産権の種類: 特許権

    権利者: 東北大学

  90. メモリ回路デバイス及びその使用方法

    羽生貴弘, 鈴木大輔, 大野英男, 遠藤哲郎

    特許7114096

    産業財産権の種類: 特許権

    権利者: 東北大学

  91. クラスタリングの評価値算出方法及びクラスタ数決定方法

    遠藤哲郎, 沈暉

    産業財産権の種類: 特許権

    権利者: 東北大学

  92. クラスタリング装置及びクラスタリング方法

    遠藤哲郎, 沈暉, 馬奕涛

    産業財産権の種類: 特許権

    権利者: 東北大学

  93. 三次元構造体の製造方法、縦型トランジスタの製造方法、縦型トランジスタ用ウェーハおよび縦型トランジスタ用基板

    遠藤哲郎

    産業財産権の種類: 特許権

    権利者: 東北大学

  94. 磁気抵抗効果素子及び磁気メモリ

    西岡浩一, 遠藤哲郎, 池田正二, 本庄弘明, 佐藤英夫, 大野英男

    特許7055303

    産業財産権の種類: 特許権

    権利者: 東北大学

  95. メモリ装置

    遠藤哲郎, 大友康寛

    特許6995377

    産業財産権の種類: 特許権

    権利者: 東北大学

  96. 磁気抵抗効果素子、磁気メモリ及び磁気抵抗効果素子の製造方法

    本庄弘明, 遠藤哲郎, 池田正二, 佐藤英夫, 大野英男

    特許7018652

    産業財産権の種類: 特許権

    権利者: 東北大学

  97. バイアス回路及び増幅装置

    田野井聡, 遠藤哲郎

    特許7005022

    産業財産権の種類: 特許権

    権利者: 東北大学

  98. スイッチング回路装置、降圧型ＤＣ―ＤＣコンバータ及び素子ユニット

    伊藤一樹, 遠藤哲郎

    特許7011831

    産業財産権の種類: 特許権

    権利者: 東北大学

  99. 磁気トンネル接合素子およびその製造方法

    本庄弘明, 遠藤哲郎, 池田正二, 佐藤英夫, 大野英男

    特許7002134

    産業財産権の種類: 特許権

    権利者: 東北大学

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共同研究・競争的資金等の研究課題 145

  1. 次世代X-nics半導体創生拠点形成事業/スピントロニクス融合半導体創出拠点

    2022年6月 ～ 2031年3月

  2. スピントロニクス・二次元物質の縦型素子

    2023年4月 ～ 2027年3月

  3. スマートエネルギーマネジメントシステムの構築/サブ課題B (エネルギー生産・変換・貯蔵・輸送)/B3 系統安定化をサポートするUSPMによるインテリジェントパワエレシステムの開発

    2023年4月 ～ 2027年3月

  4. 不揮発性ワーキングメモリとその製造技術開発を目指したSTT-MRAMの研究開発

    2014年3月 ～ 2026年3月

  5. Research and Development of electrical characteristics evaluation technologies for STT-MRAM aimed at developing non-volatile working memory

    2014年3月 ～ 2026年2月

  6. パワエレ回路システム領域/「脱炭素社会実現に向けた集積化パワーエレクトロニクスの研究開発」

    2021年7月 ～ 2025年3月

  7. 走査電子顕微法による半導体検査計測技術の開発

    2020年4月 ～ 2025年3月

  8. パワーエレクトロニクスの集積回路技術

    2021年9月 ～ 2024年8月

  9. 12インチプロセスにおけるスピンメモリスタの製造・評価技術の開発

    2023年4月 ～ 2024年3月

  10. CoFeB酸化防止技術の開発

    2022年10月 ～ 2024年3月

  11. 次世代パワー半導体モジュール開発

    2022年4月 ～ 2024年3月

  12. Unit Process Development of New Semiconductor Memory Manufacturing

    2021年8月 ～ 2024年3月

  13. AIエッジコンピューティングの産業応用加速のための設計技術開発/「CMOS/スピントロニクス融合技術によるAI処理半導体の設計効率化と実証、及び、その応用技術に関する研究開発」

    2021年7月 ～ 2024年3月

  14. 次世代パワーモジュールなどに最適な新規接合材料(ナノAgなど)およびインターポーザの開発、評価、解析と実用化研究

    2021年4月 ～ 2024年3月

  15. 将来的なモジュール構造の概念設計と基板デザイン及びデバイス評価

    2020年4月 ～ 2024年3月

  16. MRAMの応用ソフトウェアに関する共同研究

    2019年8月 ～ 2024年3月

  17. MRAM制御ソフトウェアに関する共同研究

    2019年7月 ～ 2024年3月

  18. STT-MRAMおよび不揮発性ロジックデバイスの製造技術および設計技術の開発

    2018年11月 ～ 2024年3月

  19. パワーエレクトロニクスの高度実装インテグレーション技術の研究

    2018年10月 ～ 2024年3月

  20. 脳型演算処理回路技術の研究開発

    2018年6月 ～ 2024年3月

  21. パワーモジュール用放熱材料の研究開発

    2018年4月 ～ 2024年3月

  22. GaNデバイスを用いた次世代電装コンポーネント技術の確立

    2018年4月 ～ 2024年3月

  23. MRAMプロセスにおけるコーティング膜の耐久性初期検討

    2018年1月 ～ 2024年3月

  24. 超高集積パワーユニットに関する調査探求

    2017年12月 ～ 2024年3月

  25. Full-auto wafer probing system for MRAM

    2017年4月 ～ 2024年3月

  26. Thinning and singulation of STT-MRAM

    2014年12月 ～ 2024年3月

  27. Development of nanofabrication techniques by ion beam

    2014年4月 ～ 2024年3月

  28. 不揮発性ワーキングメモリとその製造技術開発を目指したSTT-MRAMの研究開発

    2014年4月 ～ 2024年3月

  29. finFET型及びGAA型先端デバイスにおけるシリコン基板の特性及び機能の研究

    2011年4月 ～ 2024年3月

  30. 次世代ICハンドラーのためのAIプログラムとそのプロトタイプの研究開発

    2023年3月 ～ 2024年2月

  31. 3D金属積層を活用した、パワーエレクトロニクス回路の空冷放熱デバイスの軽量化、小型化

    2021年12月 ～ 2023年11月

  32. MTJ/CMOS Hybrid技術による待機電力不要システム研究、及びその耐環境性試験

    2022年4月 ～ 2023年3月

  33. ポスト5G情報通信システム基盤強化研究開発事業／先導研究（助成）／半導体プロセス1.5㎚ノード以降の不揮発性MRAMの微細加工基盤技術の開発

    2021年9月 ～ 2023年3月

  34. 新規接合材の次世代パワーモジュール実装への適用研究

    2021年4月 ～ 2023年3月

  35. MRAM及びGaN on Siデバイスの車載適用時の効果と課題の検証

    2018年2月 ～ 2023年3月

  36. MRAMおよびGaN on Siデバイスの車載応用研究

    2018年2月 ～ 2023年3月

  37. MRAMのための全自動プロービングシステム

    2017年4月 ～ 2023年3月

  38. Research and Development of precious metal materials, methods of its recovery and purification on STT-MRAM fabrication process

    2015年8月 ～ 2023年3月

  39. STT-MRAMのダイシング技術に関する研究

    2014年12月 ～ 2023年3月

  40. Research and Development of STT-MRAM testing technology

    2014年10月 ～ 2023年3月

  41. 不揮発性ワーキングメモリとその製造技術開発を目指したSTT-MRAMの研究開発

    2013年10月 ～ 2023年3月

  42. スピントロニクスを用いた人工知能ハードウェアパラダイムの創成

    大野 英男, 遠藤 哲郎, 鈴木 大輔, 佐藤 茂雄, 堀尾 喜彦, 深見 俊輔

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Specially Promoted Research

    研究機関：Tohoku University

    2017年4月25日 ～ 2022年3月31日

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    本研究課題は、人工知能（AI）ハードウェアパラダイムの創成を念頭に、不揮発性スピン素子を用いたAIハードウェアとしての集積回路を設計実現することを目指して進めてきた。当初の計画に従い、３つの主要課題、①AIコンピューティングハードウェア向けスピントロニクス素子の開拓、②ノイマン型AIコンピューティングハードウェアの実現、③非ノイマン型AIコンピューティングハードウェアの実現、に対して研究を進めた。 ①については、アナログスピントロニクス素子のダイナミクスを利用することでスパイクタイミング依存可塑性やリーキー・インテグレート・アンド・ファイアなどの非ノイマン型ニューラルネットワークで必要とされるニューロン、シナプスの特性をスピン素子で再現できることなどが分かった。その他、反強磁性/強磁性ヘテロ構造におけるジャロシンスキー・守谷相互作用やスピン軌道トルクなどを評価し、人工知能ハードウェア応用に向けた有用な知見を得た。②については、基本回路の検討、ならびにハードウェアアルゴリズム検討のためのプラットフォーム構築に取り組み、スピン素子ベース多機能・再構成可能演算回路の設計や学習アルゴリズム評価のためのプラットフォーム構築などを進めノイマン型AIハードウェア実現の土台を形成した。③については、非ノイマン型・脳型コンピューティングアーキテクチャの検討、アナログスピンシナプス特性を考慮した学習則、アナログスピンメモリ素子を組み込んだアナログニューラルネットワーク集積回路の構築に向けた詳細な検討を行った。

  43. 脱炭素社会実現に向けた集積化パワーエレクトロニクスの研究開発

    2021年7月 ～ 2022年3月

  44. 宇宙線の半導体への影響

    2021年5月 ～ 2022年3月

  45. 「スピントロニクス／CMOS Hybrid LSIの設計技術及びソフトウェア開発と実用化」

    2020年9月 ～ 2022年3月

  46. MRAMデバイスにおけるロジック回路の設計技術とPDKの技術開発

    2019年10月 ～ 2022年3月

  47. サブテーマⅡ：超低消費電力IoT デバイス・革新的センサ技術/低消費電力MTJ/CMOS Hybrid IoT デバイス基盤技術の研究開発

    2018年11月 ～ 2022年3月

  48. 画像処理系システムLSIのための低電圧、高速動作MRAM技術に関する研究

    2018年4月 ～ 2022年3月

  49. MRAMテスティングシステム用電磁石の開発

    2017年9月 ～ 2022年3月

  50. 窒化物半導体の自立基板を用いた高耐圧縦型電子デバイスの開発

    2017年4月 ～ 2022年3月

  51. MRAMのための全自動プロービングシステム

    2017年4月 ～ 2022年3月

  52. Siパワーデバイス技術の活用を容易にする基盤プロセスの研究

    2017年2月 ～ 2022年3月

  53. 半導体集積デバイス向け二次元電子・スピン材料研究拠点

    2016年10月 ～ 2022年3月

  54. InP系ヘテロ構造バイポーラトランジスタの高性能化を目指した物理モデルの構築

    2016年4月 ～ 2022年3月

  55. STT-MRAMのパターニング技術に関する研究

    2014年7月 ～ 2022年3月

  56. 先端デバイス向けシリコン基板技術に関する研究

    2011年7月 ～ 2022年3月

  57. 戦略的省エネルギー技術革新プログラム／実用化開発／アフターコロナ時代の感染ハザードマップのための高速人物位置同定AIマイコンを用いた非接触多人数対応AI検温カメラの開発

    2021年1月 ～ 2021年12月

  58. Logic LSIに向けた縦型BC-MOS FETに関する研究

    2017年6月 ～ 2021年9月

  59. 次世代マルチレベルコンバータ向け回路トポロジー／制御の研究

    2020年8月 ～ 2021年3月

  60. 組込みシステムセキュリティ技術の研究開発

    2020年6月 ～ 2021年3月

  61. 不揮発性ワーキングメモリとその製造技術開発を目指したSTT-MRAMの研究開発

    2018年6月 ～ 2021年3月

  62. 世界の知を呼び込むIT/輸送システム分野融合型エレクトロニクス技術の創出

    2016年10月 ～ 2021年3月

  63. 不揮発性ワーキングメモリとその製造技術開発を目指したSTT-MRAMの研究開発

    2015年8月 ～ 2021年3月

  64. 不揮発性ワーキングメモリとその製造技術開発を目指したSTT-MRAMの研究開発

    2014年10月 ～ 2021年3月

  65. STT-MRAMの測定技術に関する研究

    2013年11月 ～ 2021年3月

  66. MTJ/CMOS Hybrid技術による待機電力不要システム研究、及びその耐環境性試験

    2020年1月 ～ 2020年12月

  67. 不揮発性ワーキングメモリとその製造技術開発を目指したSTT-MRAMの研究開発

    2018年9月 ～ 2020年3月

  68. 省エネルギー集積回路に関する研究

    2016年7月 ～ 2020年3月

  69. MTJの信頼性に関する研究

    2016年7月 ～ 2020年3月

  70. STT-MRAMのプローバー技術に関する研究

    2016年7月 ～ 2020年3月

  71. 無充電で長時間使用できる究極のエコIT機器の実現

    2015年10月 ～ 2020年3月

  72. MTJ解析手法の開発

    2015年4月 ～ 2020年3月

  73. 不揮発性ワーキングメモリとその製造技術開発を目指したSTT-MRAMの研究開発

    2014年8月 ～ 2020年3月

  74. 不揮発性ワーキングメモリとその製造技術開発を目指したSTT-MRAMの研究開発

    2014年4月 ～ 2020年3月

  75. 縦型デバイスにおけるシリコン基板の特性及び機能の研究

    2011年4月 ～ 2020年3月

  76. 大容量無線通信用途のN極性GaN HEMT の結晶構造設計・評価技術に関する研究

    2019年4月 ～ 2020年2月

  77. STT-MRAMのエンデュランス耐性及びリテンション特性と動作下限電圧の実力評価

    2018年9月 ～ 2019年8月

  78. STT-MRAMのメモリテスター技術に関する研究

    2014年10月 ～ 2019年3月

  79. 垂直磁化膜STT-MRAMの信頼性因子に関する統一的モデルの構築

    2017年6月 ～ 2018年12月

  80. STT-MRAM向け洗浄プロセスに関する研究

    2014年7月 ～ 2018年6月

  81. STT-MRAMの磁場印可技術に関する研究

    2015年7月 ～ 2018年3月

  82. STT-MRAMの評価分析技術に関する研究

    2014年7月 ～ 2018年3月

  83. 縦型BC-MOSFET による三次元集積工学と応用展開

    2014年4月 ～ 2018年3月

  84. STT-MRAM測定技術の研究開発

    2013年11月 ～ 2018年3月

  85. STT-MRAMの測定装置に関する研究

    2013年7月 ～ 2018年3月

  86. STT-MRAMの製造プロセス技術に関する研究

    2013年7月 ～ 2018年3月

  87. プローブ先端部研磨による再生方法にかかる学術指導

    2015年11月 ～ 2017年3月

  88. 不揮発性ワーキングメモリとその製造技術開発を目指したSTT-MRAMの研究開発

    2015年4月 ～ 2017年3月

  89. STT-MRAMとその混載プロセス技術に関する研究

    2015年4月 ～ 2017年3月

  90. GaN双方向電力変換機器の研究開発

    2014年4月 ～ 2017年3月

  91. MRAMの開発及び出荷テストに用いる磁気特性電気特性評価装置の開発

    2015年12月 ～ 2017年2月

  92. GaN双方向電力変換器に関する研究

    2014年9月 ～ 2017年2月

  93. p-MTJパータンイングプロセスメカニズムの研究

    2016年2月 ～ 2017年1月

  94. MTJメモリセル評価と開発エリア特定及びオイル応用に関する研究

    2015年3月 ～ 2016年12月

  95. スピントロ二クスに基づくポストDRAMの高集積化・製造技術の研究

    2012年6月 ～ 2016年9月

  96. 微細セルトランジスタのCAD解析技術の研究

    2011年4月 ～ 2016年9月

  97. 3次元構造のトランジスタに基づく回路・デバイス・CAD技術の研究

    2008年4月 ～ 2016年9月

  98. スピントロニクスメモリの製造プロセス装置及びその製造プロセス技術に関する研究

    2011年7月 ～ 2016年3月

  99. 3次元構造トランジスタに基づく回路・デバイス・CAD技術の研究

    2011年7月 ～ 2016年3月

  100. STT-MRAMとアプリケーションの研究開発

    2014年4月 ～ 2015年3月

  101. STT-MRAMとその応用の研究開発

    2014年2月 ～ 2015年3月

  102. 次世代モバイルオブジェクトおよび電化製品の画像処理技術に関する基礎研究

    2013年4月 ～ 2015年3月

  103. 次世代モバイルオブジェクトおよび電化製品の画像処理技術に関する基礎研究

    2013年4月 ～ 2015年3月

  104. 国際産学連携集積エレクトロニクス研究開発拠点の構築と宮城発イノベーションの促進

    2013年2月 ～ 2015年3月

  105. 省エネ社会へ向けた磁気トンネル接合素子とその量産技術の開発

    2012年4月 ～ 2014年3月

  106. スピントロニクスメモリの製造プロセス装置及びその製造プロセス技術に関する研究

    2011年4月 ～ 2014年3月

  107. 縦型デバイスにおけるシリコン基板の特性及び機能の研究

    2011年4月 ～ 2014年3月

  108. 微細セルトランジスタのCAD解析技術の研究

    2011年4月 ～ 2014年3月

  109. 低消費電力・スピントロニクス論理集積回路の開発

    2010年3月 ～ 2014年3月

  110. 縦型ボディーチャネルＭＯＳＦＥＴとその集積プロセスの開発

    2008年10月 ～ 2014年3月

  111. Development of Technology and Modeling of New 3-Dimenstional Flashg Memory Cell/Research of non-volatility memory for next generation

    2011年7月 ～ 2013年3月

  112. ポストDRAM技術に関する研究

    2011年4月 ～ 2013年3月

  113. ３次元構造のトランジスタに基づく回路・デバイス・ＣＡＤ技術の研究

    2007年4月 ～ 2012年3月

  114. 高密度不揮発性メモリデバイスに関する研究

    2006年4月 ～ 2012年3月

  115. スピントロニクス素子におけるスピン反転の中間状態観測とその制御経路の探索

    遠藤 哲郎

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Challenging Exploratory Research

    研究機関：Tohoku University

    2011年 ～ 2012年

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    超高速電気特性測定技術を用いて、スピンデバイスデバイス中におけるスピン反転過程の中間状態の観測と解析を行った。その結果、スピントロニクスデバイス中においては、スピンはその反転過程において多様な中間的状態を示すことを明らかとした。スピントロニクスデバイス中のスピン状態が単純に2値として一意的に定まるものではないことを意味し、スピン反転における中間状態を利用した新規スピン制御技術へつながる成果である。

  116. Vertical Device and its Process

    2010年4月 ～ 2011年3月

  117. 高速データ書き込み性能を有する超大容量3次元構造不揮発性半導体メモリの開発

    2007年8月 ～ 2011年3月

  118. 縦型構造の電荷蓄積膜方式セルを積層した超高密度不揮発性半導体メモリの製造技術の開発

    2008年4月 ～ 2010年3月

  119. 高機能・超低消費電力コンピューチィングのためのデバイス・システム基盤技術の研究開発

    2007年8月 ～ 2010年3月

  120. 微細縦型トランジスタに関する研究

    2005年4月 ～ 2010年3月

  121. 極微細構造シリコン結晶の電子物性に基づくナノスケール半導体デバイスに関する研究

    遠藤 哲郎, 末光 眞希, 知京 豊裕, 中山 隆史, 山田 啓作, 品田 賢宏

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Scientific Research (A)

    研究機関：Tohoku University

    2007年 ～ 2010年

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    極微細構造のSi結晶の界面構造揺らぎ、不純物分布揺らぎ、表面ポテンシャル揺らぎ、新奇な電子移動現象がデバイスの諸特性へ与える影響の解明を目指し研究を遂行した。その結果、材料レベル及びデバイスレベルでの統計的揺らぎ現象を制御する指針を明らかとし、今後の極微細構造Siを用いたナノスケール半導体デバイス構築のための端緒を得た。

  122. 高周波回路の高効率・高精度測定に関する研究

    2006年4月 ～ 2009年3月

  123. 次世代集積回路のＣＡＤ技術に関する研究

    2004年4月 ～ 2009年3月

  124. 縦型トランジスタに関する研究

    2004年4月 ～ 2009年3月

  125. 第一原理量子論によるナノデバイス材料・界面の物性予測

    白石 賢二, 押山 淳, 村口 正和, 岡田 晋, 山内 淳, 中山 隆史, BOERO Mauro, 野村 晋太郎, 遠藤 哲郎, BERBER Savas

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Scientific Research on Priority Areas

    研究機関：University of Tsukuba

    2006年 ～ 2009年

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    4年間の研究において、(1)次元の異なるナノ構造間のトンネル現象の新しい物理描像の開拓、(2)書き込み/消去耐性が強いMONOS型メモリの設計指針の提案、(3)グラフェンを用いた電子構造の理論設計、(4)ナノキャパシタンスの量子効果の解明、(5)ショットキー障壁極限の破綻の理論的予言とその実験的検証、(6)シリコンナノ構造における有効質量の異常、(7)歪みチャネル層における原子空孔が電気伝導に与える影響、等多くののブレークスルーにつながる研究成果を得ることができた。

  126. デバイス特性揺らぎにRobustな２０ＧＨｚ動作超高速ロジック回路の開発

    2007年8月 ～ 2008年3月

  127. Vertical Field Effect Device and its Process

    2007年4月 ～ 2008年3月

  128. 不揮発性半導体メモリの高性能化に関する研究

    2005年4月 ～ 2008年3月

  129. 次世代CMOSプロセスを基礎付けるSi(110)表面酸化機構の解明と電気特性

    末光 眞希, 寺岡 有殿, 朝岡 秀人, 遠藤 哲郎

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Scientific Research (B)

    研究機関：Tohoku University

    2007年 ～ 2008年

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    CMOS活性面として長く使われてきたSi(100)面の物性的限界に伴い, Si(110)面の使用が注目を集めている。本研究はこのSi(110)面の酸化機構の解明を目的として遂行され, 以下を明らかにした。 (1) Si(110)-16×2清浄表面の初期酸化過程において, 16×2再配列構造を構成するペンタゴンペアへの優先酸化を中心とするSi(110)表面に特徴的な酸化機構を見出した. (2) Si(110)面初期酸化では, 4価の酸化状態が支配的なSi(100)面酸化と大きく異なり, 3価の酸化状態が1原子層酸化膜の形成まで一貫して支配的であることを明らかにし, これがSi(110)結晶構造に起因することを示した. (3) Si(110)-16×2表面に酸素を室温吸着させ, これを300℃アニールすることによって室温吸着酸化状態が熱酸化膜に近い酸化構造へと移動することを見出し, Si(100)や(111)面で確認されていた準安定酸化吸着状態がSi(110)にも存在する事を初めて明らかにした. (4) 光電子分光と表面歪測定を比較測定し, 酸化の進行に伴い, 結晶構造を反映した異方性を伴う表面歪が発生することを初めて明らかにした.

  130. デバイス設計の自由度を向上させる構造を有する縦型トランジスタに関する研究

    遠藤 哲郎

    2006年 ～ 2008年

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    デバイス設計の自由度を向上させる構造を有する縦型トランジスタに関する研究として、今年度は以下の研究を実施し、当該縦型トランジスタに対する知見を得た。 まずはじめに、リーク電流やしきい値の動的変化現象など、埋め込みゲート縦型トランジスタの高速動作特性・低消費電力動作特性における主要デバイス設計パラメータ依存性を定量的に明らかにした。具体的には、デバイス設計パラメータとして、(1)チャネル部のシリコン柱の直径(RB)、(2)拡散層部のシリコン柱の直径(RD)、(3)シリコン柱の窪み形状、(4)ゲート絶縁膜の膜厚、(5)チャネルの不純物分布、(6)拡散層の不純物分布、(7)チャネル長などを選定し、そのデバイス特性を解析した。特に、デバイスの動的特性および過渡特性を向上させるために、基板浮遊効果を抑制することに着眼して今年度の研究を進めた。そして、これらの解析結果より、動的動作における当該デバイスの設計理論を提案した。さらに、埋め込みゲート縦型トランジスタのナノスケール領域におけるスケーリング理論を提案した。 そして、埋め込みゲート縦型トランジスタによるデバイス特性の向上及びデバイスサイズの微細化に関する上述の研究成果とこれまでの研究成果を、総合的・定量的に取りまとめた。この総合的解析により、当該埋め込みゲート縦型トランジスタによって、「デバイスサイズの微細化」と「原理的デバイス性能の向上」と「デバイス性能を劣化させる負荷の削減」を独立に実現できることを定量的に示し、本研究の総括を行った。

  131. ２０ＧＨｚ動作を目指す超高速ロジック回路技術の開発

    2006年4月 ～ 2007年3月

  132. 高駆動・低電圧動作なオーミック接合・基板接地型有機トランジスタの設計

    2006年4月 ～ 2007年3月

  133. 導体集積回路の高精度測定システムに関する研究

    2004年4月 ～ 2007年3月

  134. ナノ構造デバイス材料技術に関する研究

    2005年4月 ～ 2006年3月

  135. 立体チャネルMOSFET・縦型MOSFETによる駆動力向上・ゲート制御性向上・特性ばらつき抑制技術に関する先導調査

    2005年4月 ～ 2006年3月

  136. ３０ＧＨｚ動作集積回路用シリコン超高速ＭＯＳ回路技術の開発

    2005年4月 ～ 2006年3月

  137. 有機／有機ヘテロエピタキシーを利用した高品質有機半導体薄膜の作製

    2005年4月 ～ 2006年3月

  138. ３次元デバイスを用いた高機能通信用集積回路の研究開発

    2000年1月 ～ 2002年3月

  139. 半導体集積回路におけるデバイス・システムの研究 競争的資金

    制度名：Cooperative Research

    1995年4月 ～ 1999年3月

  140. 3次元MOSデバイスを用いた超高性能3次元集積回路に関する研究

    遠藤 哲郎, 桜庭 弘, 舛岡 富士雄

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Scientific Research (B)

    研究機関：TOHOKU UNIVERSITY

    1998年 ～ 1999年

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    3次元MOSデバイスを用いた超高性能3次元集積回路に関する研究として、下記の事を行った。 (1)SGT型3次元MOSトランジスタ及び基本回路の設計、及び、試作 単体3次元トランジスタ及び3次元回路の設計環境を整備した。その後、上記の設計環境を用いて、SGT型3次元MOSトランジスタ及び基本的な3次元回路の設計を行った。また、設計したSGT型3次元MOSトランジスタ及び基本的な3次元回路を試作のために必要なプロセスを構築した。 (2)3次元集積回路固有の設計パラメーターの明確化 3次元集積回路評価システムを構築した。これにより、SGT型3次元MOSトランジスタ及び基本的な3次元回路の評価を行った。この評価結果をもとに、3次元集積回路固有の設計パラメーターの明確化を行った。 (3)3次元型高集積メモリの提案 本研究で提案してきた3次元集積回路の設計指針に基づき,Stacked-Surrounding Gate Transistor(S-SGT)DRAMを提案した。このメモリは,複数のSGT型セルを垂直に積み上げることにより形成される。そして,このS-SGT DRAMは,新しい三次元階層型メモリアレイ技術によって実現されている。4セルを積層したS-SGT DRAMは,従来12F^2必要であったセル毎の面積を1.44F^2までに縮小可能であることを示した。 (4)3次元高集積メモリのデザインに関する研究 本研究ではS-SGT DRAMのプロセスデザインを提案した。今回のプロセスにより2セルを積層したS-SGT DRAMは、1セルあたり2.4F^2のセル占有面積を実現した。 (5)総括 以上を総括して,SGT型3次元MOSトランジスタ及び基本的な3次元集積回路の設計方針を系統的に明らかにした。

  141. 電気的解析手法と構造的解析手法の融合によるシリコン酸化膜の破壊機構に関する研究

    舛岡 富士雄, 桜庭 弘, 遠藤 哲郎

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Scientific Research (A)

    研究機関：TOHOKU UNIVERSITY

    1998年 ～ 1999年

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    電気的解析手法と構造的解析手法の融合によるシリコン酸化膜の破壊機構に関する研究として、下記の事を行った。 (1)測定装置、データ解析装置の設備 シリコン酸化膜評価システムの制御プログラムを整備し、研究環境を整備した。 (2)電気的絶縁性劣化現象の注入電荷依存性の明確化 シリコン酸化膜への電荷の注入法を変化させる事によって、その破壊現象における電気的特性の変化を測定した。具体的には、シリコン酸化膜への高エネルギー電荷の注入極性を変える、又は、注入間隔を変える等高エネルギー電荷のシリコン酸化膜中への注入方法を違え、シリコン酸化膜の異なる領域に選択的にストレスを印加することで、シリコン酸化膜の電気的絶縁性の劣化現象を測定した。 (3)シリコン酸化膜の膜構造に関する研究 本研究では,シリコン酸化膜の形成条件に対するシリコン酸化膜の均一性を解析した。シリコン酸化膜の膜構造等を解析する際には,XPS(X-Ray Photoelectron Spectroscopy),AFM等を用いた。その結果,シリコン酸化膜を形成する際の初期界面に,窒素原子が導入されている事を抑制することで,シリコン酸化膜の均一性が向上することが明らかになった。 (4)電気的絶縁性劣化現象の注入電荷依存性の明確化 シリコン酸化膜評価システムを用いて、酸化膜厚6.8nmのシリコン酸化膜に対し,電荷の注入法を変化させる事によって、その破壊現象における電気的特性の変化を解析した。その結果,上記サンプルにおいては,FNトンネリング電子注入によって,シリコンとシリコン酸化膜の界面より4.47nmの位置に,2.3eVのトラップサイトエネルギーを持つ中性トラップが選択的に形成されることによって,絶縁性の劣化現象が発生していることが明らかになった。また、シリコン酸化膜厚依存性に関しても解析した。

  142. 集積回路に用いられるナノメータ・スケールMOSトランジスタの研究

    舛岡 富士雄, 桜庭 弘, 遠藤 哲郎

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Scientific Research (B)

    研究機関：TOHOKU UNIVERSITY

    1997年 ～ 1999年

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    集積回路に用いられるナノメータ・スケールMOSトランジスタに関する研究として、下記の事を行った. (1)3次元MOSトランジスタの新しい構造、及び、動作の提案 微細SGT型・M-SGT型3次元MOSトランジスタを評価解析する事により、動作特性に対する構造パラメータの抽出、及び、入力電圧波形依存性の解析を行った.その結果、微細SGT型・M-SGT型3次元MOSトランジスタの動作機構を解析的に定式化し、そのモデル化を行った。これにより、徴細SGT型・M-SGT型3次元MOSトランジスタにおける動作速度、電力消費、微細構造を律速している要因をデバイスパラメータ毎に定量的に評価することが可能となった。 (2)3次元MOSトランジスタを用いた新しい回路構成、回路レイアウトの提案 集積回路の動作速度、電力消費、微細構造を律速している要因を、デバイスパラメータ、及び、回路設計パラメータ毎に定量的に評価することが可能となった。 (3)3次元SGT型フラッシュメモりの提案,及び,動作機構の解析 本研究では,Flashメモリを高集積化するために,新しいFloating Channel type SGT(FC-SGT)Flashメモリを提案した。FC-SGT Flashメモリはチャネル部をフローティング構造としている。また,FC-SGTフラッシュメモリの消去動作を決定するチャネル部表面電位の消去時間依存性を,2次元デバイスシミュレータを用いて明らかにした。これらの動作機構の解析により,FC-SGT Flashメモリは,チャネル全面での両方向書込・消去動作が可能である事を初めて明らかにした。従ってFC-SGT Flashメモリは高集積化,低消費電力,高速な書込動作及び高信頼性を同時に実現できる。特に,FC-SGT Flashメモリの書込特性は,従来の平面型Flashメモリと比べて約2倍の高速性を実現できることを示した。

  143. ナノ構造による新機能材料とその応用に関する研究 競争的資金

    制度名：Cooperative Research

    1995年4月 ～ 1998年3月

  144. 超高集積回路に用いられる3次元トランジスタの動作機構の研究

    遠藤 哲郎, 舛岡 富士雄

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research

    研究種目：Grant-in-Aid for Scientific Research (B)

    研究機関：TOHOKU UNIVERSITY

    1996年 ～ 1998年

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    (1) 3次元MOSトランジスタの動作機構の解明 従来、申請者等は、SURROUNDING GATE TRANSISTOR(SGT)と名付けた新しい3次元MOSトランジスタを1988年に発明提案し、1991年には、0.6ミクロンの加工技術を用いて試作に成功し、そのトランジスタ動作を検証してきた。しかし、上記3次元MOSトランジスタをさらに高性能化し、集積化していくためには、デバイスの動作原理を明確にする必要があった。 従って、本研究では、上記SURROUNDING GATE TRANSISTOR(SGT)の動作特性の動作原理を第一原理より解析した。具体的には、完全空乏状態下において、世界で初めて、SGTにおけるゲート容量モデル、しきい値モデル、チャネル中を伝導する電荷のモビリティーモデルにおけるしきい値モデルを提案し、解析的に定式化している。これらの結果を用いて、世界で初めて、完全空乏型SGTの強反転領域における電流・電圧特性のモデルを提案し、解析的に定式化している。この研究結果により、従来の平面型MOSトランジスタと比較して、SGTは原理的に、高駆動能力を有し、将来の超高速シリコン集積回路の基本素子として有望であることを示せた。 (2) 研究の総括 以上述べてきたように、本年度までにSGT型3次元MOSトランジスタの動作特性を系統的に解析し、SGT型3次元MOSトランジスタの特性を決める構造パラメータを抽出した。これらの解明された解析結果を用いて、SGT型MOSトランジスタの動作機構のモデル化を行った。具体的には、SGT型MOSトランジスタの電圧・電流特性を解析的に定式化することに成功した。この結果、3次元MOSトランジスタにおける動作速度、電力消費、微細構造を律速している要因を明確にできた。これにより、より高性能な新しい構造の高性能3次元MOSトランジスタに対する設計指針が提案できた。

  145. ３次元構造デバイスとその回路アーキテクチャーに関する研究 競争的資金

    制度名：International Joint Research Projects

    1995年4月 ～ 1997年3月

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担当経験のある科目(授業) 129

  1. 熱学・統計力学A　東北大学

  2. 電気・通信工学特別講義A/電子工学特別講義A　東北大学

  3. パワーエレクトロニクス応用工学　東北大学

  4. 創造工学研修　東北大学

  5. アドバンス創造工学研修　東北大学

  6. 創造工学研修　東北大学

  7. 熱学・統計力学A　東北大学

  8. 電気・通信工学特別講義Ａ/電子工学特別講義Ａ　東北大学

  9. パワーエレクトロニクス応用工学　東北大学

  10. アドバンス創造工学研修　東北大学

  11. グリーンデバイス工学　東北大学

  12. パワーエレクトロニクス応用工学　東北大学

  13. 電気・通信工学特別講義Ａ/電子工学特別講義Ａ　東北大学

  14. 熱学・統計力学A　東北大学

  15. 創造工学研修　東北大学

  16. アドバンス創造工学研修　東北大学

  17. パワーエレクトロニクス応用工学　東北大学

  18. 電気・通信工学特別講義Ａ/電子工学特別講義Ａ　東北大学

  19. 熱学・統計力学A　東北大学

  20. 創造工学研修　東北大学

  21. アドバンス創造工学研修　東北大学

  22. グリーンデバイス工学　東北大学

  23. パワーエレクトロニクス応用工学　東北大学

  24. 電気・通信工学特別講義Ａ/電子工学特別講義Ａ　東北大学

  25. アドバンスト創造工学研修　東北大学

  26. 創造工学研修　東北大学

  27. パワーエレクトロニクス応用工学　東北大学

  28. 電気・通信工学特別講義Ａ/電子工学特別講義Ａ　東北大学

  29. 熱学・統計力学A　東北大学

  30. アドバンスト創造工学研修　東北大学

  31. 創造工学研修　東北大学

  32. パワーエレクトロニクス工学　東北大学

  33. 電気・通信工学特別講義Ａ/電子工学特別講義Ａ　東北大学

  34. アドバンスト創造工学研修　東北大学

  35. グリーンデバイス工学　東北大学

  36. 熱学・統計力学A　東北大学

  37. 創造工学研修　東北大学

  38. パワーエレクトロニクス工学　東北大学

  39. 電気・通信工学特別講義Ａ/電子工学特別講義Ａ　東北大学

  40. アドバンスト創造工学研修　東北大学

  41. 半導体デバイス　東北大学

  42. グリーンデバイス工学　東北大学

  43. 熱学・統計力学A　東北大学

  44. 創造工学研修　東北大学

  45. パワーエレクトロニクス工学　東北大学

  46. 電気・通信工学特別講義Ａ/電子工学特別講義Ａ　東北大学

  47. アドバンスト創造工学研修　東北大学

  48. 半導体デバイス　東北大学

  49. グリーンデバイス工学　東北大学

  50. 熱学・統計力学A　東北大学

  51. 創造工学研修　東北大学

  52. パワーエレクトロニクス工学　東北大学

  53. 電気・通信工学特別講義Ａ/電子工学特別講義Ａ　東北大学

  54. アドバンスト創造工学研修　東北大学

  55. 半導体デバイス　東北大学

  56. グリーンデバイス工学　東北大学

  57. 熱学・統計力学A　東北大学

  58. 創造工学研修　東北大学

  59. パワーエレクトロニクス工学　東北大学

  60. 電気・通信工学特別講義Ａ/電子工学特別講義Ａ　東北大学

  61. 半導体デバイス　東北大学

  62. グリーンデバイス工学　東北大学

  63. 熱学・統計力学A　東北大学

  64. 創造工学研修　東北大学

  65. パワーエレクトロニクス工学　東北大学

  66. 電気・通信工学特別講義Ａ/電子工学特別講義Ａ　東北大学

  67. 半導体デバイス　東北大学

  68. グリーンデバイス工学　東北大学

  69. 熱学・統計力学A　東北大学

  70. 創造工学研修　東北大学

  71. ナノ集積回路工学　名古屋大学

  72. 知能集積回路工学　東京大学

  73. 最先端LSIシステム工学特論　筑波大学

  74. 電気・通信工学特別講義Ａ/電子工学特別講義Ａ　東北大学

  75. マイクロエレクトロニクス　東北大学

  76. 半導体工学　東北大学

  77. 半導体デバイス　東北大学

  78. 熱学・統計力学A　東北大学

  79. 創造工学研修　東北大学

  80. 知能集積回路工学　東京大学

  81. 最先端LSIシステム工学特論　筑波大学

  82. 電気・通信工学特別講義Ａ/電子工学特別講義Ａ　東北大学

  83. マイクロエレクトロニクス　東北大学

  84. 半導体工学　東北大学

  85. 半導体デバイス　東北大学

  86. 熱学・統計力学A　東北大学

  87. 創造工学研修　東北大学

  88. 最先端LSIシステム工学特論　筑波大学

  89. マイクロエレクトロニクス　東北大学

  90. 半導体デバイス　他大学

  91. 熱学・統計力学A　東北大学

  92. 創造工学研修　東北大学

  93. 最先端LSIシステム工学特論　筑波大学

  94. 半導体デバイス　東北大学

  95. 半導体デバイス　他大学

  96. 集積回路工学　他大学

  97. 熱学・統計力学A　東北大学

  98. 創造工学研修　東北大学

  99. 最先端LSIシステム工学特論　筑波大学

  100. マイクロエレクトロニクス　東北大学

  101. 半導体デバイス　他大学

  102. 集積回路工学　他大学

  103. 創造工学研修　東北大学

  104. 半導体デバイス　東北大学

  105. 最先端LSIシステム工学特論　筑波大学

  106. 電子回路Ⅰ演習　他大学

  107. 電子回路Ⅰ　他大学

  108. 集積回路工学　他大学

  109. 熱学・統計力学A　東北大学

  110. 最先端LSIシステム工学特論　筑波大学

  111. 熱学・統計力学A　東北大学

  112. マイクロエレクトロニクス　東北大学

  113. 半導体デバイス　東北大学

  114. 熱学・統計力学A　東北大学

  115. 半導体デバイス　東北大学

  116. 熱学・統計力学A　東北大学

  117. マイクロエレクトロニクス　東北大学

  118. 半導体デバイス　東北大学

  119. 熱学・統計力学A　東北大学

  120. 半導体デバイス　東北大学

  121. 半導体デバイス　東北大学

  122. 半導体デバイス　東北大学

  123. マイクロエレクトロニクス　東北大学

  124. 半導体デバイス　東北大学

  125. 物理学Ⅲ　東北大学

  126. 半導体デバイス　東北大学

  127. 物理学Ⅲ　東北大学

  128. マイクロエレクトロニクス　東北大学

  129. 半導体デバイス　東北大学

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社会貢献活動 288

  1. SEMICON Japan 2016「国際産学共同研究による革新的省エネルギー集積エレクトロニクスの創出～材料・デバイスから回路・システムまで～」

    2016年12月14日 ～ 2016年12月16日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センタ－(CIES)として、SEMICON Japan 2016に出展した。

  2. TSSP2016

    2016年7月12日 ～ 2016年7月16日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センタ－(CIES)のメンバーが、留学生を対象にしたサマープログラムにおいて講義をおこなった

  3. SEMICON West 2016

    2016年7月12日 ～ 2016年7月16日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センタ－(CIES)として、米国サンフランシスコで開催された「SEMICON West 2016」において、展示ブースを出展(10000人以上の来場者）

  4. The 12th International Nanotechnology Conference on Communication and Cooperation (INC12)

    2016年5月10日 ～ 2016年5月12日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センタ－(CIES)として、ベルギーのルーベンにて開催された「INC12」に出展した。

  5. 2nd CIES Technology Forum

    2016年3月17日 ～ 2016年3月18日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの研究成果報告会を主催して実施した。

  6. SEMICON Japan 2015

    2015年12月16日 ～ 2015年12月18日

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    国際集積エレクトロニクス研究開発センタ－(CIES)として、産学連携の推進を目的とする研究成果展示・紹介を行った。

  7. 東北大学電気通信研究所 片平まつり

    2015年10月10日 ～ 2015年10月11日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センタ－(CIES)として、研究室・施設の一般市民への紹介・公開を実施した。

  8. TSSP2015

    2015年7月29日 ～ 2015年7月30日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センタ－(CIES)のメンバーが、留学生を対象にしたサマープログラムにおいて講義をおこなった

  9. 1st CIES Technology Forum

    2015年3月19日 ～ 2015年3月20日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの研究成果報告を主催して実施した。

  10. 東北大学電気通信研究所通研公開2014

    2014年10月4日 ～ 2014年10月5日

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    研究室・研究施設の一般市民への紹介・公開を行った。

  11. FIRST EXPO2014「機器・システムの限界への挑戦」

    2014年2月28日 ～ 2014年3月1日

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    FIRST EXPO2014にて研究成果展示を行った。

  12. Nanotec 2014 （TIA-nanoユーザーの成果）

    2014年1月29日 ～ 2014年1月31日

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    Nanotec 2014 にて、研究成果展示を行った。

  13. サイエンスアゴラ2013

    2013年11月9日 ～ 2013年11月10日

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    サイエンスアゴラ2013のオープニングセッションでのディスカッションおよび研究成果展示を行った。

  14. 東北大学電気通信研究所通研公開2014

    2013年10月12日 ～ 2013年10月13日

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    東北大学電気通信研究所通研公開201にて、スピントロニクスに関する研究内容について市民等に紹介。

  15. 招待講演（阪大ナノサイエンスナノテクノロジー国際シンポジウム）

    2008年9月29日 ～ 2008年10月1日

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    阪大ナノサイエンスナノテクノロジー国際シンポジウムにて、”Impact of Vertical structured devices for Future Nano LSI”と題する招待講演を行う。

  16. セミコン・ジャパン 2007

    2007年12月5日 ～ 2007年12月7日

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    Semicon Japan２００７のSEMIテクノロジーシンポジウム(STS)において、「次世代半導体メモリの現状とその将来展望」と題して招待講演を行った。

  17. 第４回 集積エレクトロニクス技術・事業化検討会 「産学連携による集積エレクトロニクス及び次世代カーエレクトロニクスの事業化展望」

    2017年2月27日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センタ－(CIES)として、次世代カーエレクトロニクスに関する最新技術動向及び事業化に関する検討会を主催した。

  18. 平成28年度(第14回)内閣府産学官連携功労者表彰 内閣総理大臣賞受賞「産学官連携チームで集積エレクトロニクスの未来を築く」第3回「劣勢に立たされていた“日の丸半導体”は復活するか?」

    2017年1月23日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがScience Portalに取り上げられた。

  19. 平成28年度(第14回)内閣府産学官連携功労者表彰内閣総理大臣賞受賞「産学官連携チームで集積エレクトロニクスの未来を築く」第2回「日本に適したオープン・イノベーションの在り方とは?」

    2017年1月13日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがScience Portalに取り上げられた。

  20. 産学官連携によるオープンイノベーション拠点の確立と成果―第14回産学官連携功労者表彰「内閣総理大臣賞」を受賞して―(OHM)

    2017年1月5日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがOHMに取り上げられた。

  21. 平成28年度(第14回)内閣府産学官連携功労者表彰 内閣総理大臣賞受賞「産学官連携チームで集積エレクトロニクスの未来を築く」(Science Portal)

    2016年12月22日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがScience Portalに取り上げられた。

  22. 経済産業省東北経済産業局 ものづくりイノベーションセミナー「IoTに求められる革新的エレクトロニクス技術～オープンイノベーション型産学地域連携の重要性～」

    2016年12月20日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センタ－(CIES)として、経済産業省東北経済産業局が主催したモノづくりイノベーションセミナーにおいて、基調講演を行った。

  23. 産学共創のステージへ（１）幕上がる『ＯＰＥＲＡ』

    2016年11月29日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースが日刊工業新聞に取り上げられた。

  24. 世界に通用する産業創る

    2016年11月29日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースが日刊工業新聞に取り上げられた。

  25. 投資家向けセミナー「スピントロニクスがもたらす可能性」

    2016年11月24日 ～

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    投資家向けセミナーにおいてスピントロニクスがもたらす可能性について講演を行った

  26. 世界のトップ企業が集まる最先端R＆D拠点を日本に 遠藤 哲郎氏（東北大学 国際集積エレクトロニクス研究開発センター センター長）(日経エレクトロニクス)

    2016年11月20日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースが日経エレクトロニクスに取り上げられた。

  27. 世界のトップ企業が集まる最先端R＆D拠点を日本に 遠藤 哲郎氏（東北大学 国際集積エレクトロニクス研究開発センター センター長）

    2016年11月18日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースが日経テクノロジーonlineに取り上げられた。

  28. Semiconductor Collaboration Recognized For Successful Public Private Partnership Read more from Asian Scientist(Asian Scientist Magazine)

    2016年11月1日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがAsian Scientist Magazineに取り上げられた。

  29. IoT高性能化の切り札 超高速不揮発メモリ

    2016年11月1日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがセラミックスに取り上げられた。

  30. 日本支えた半導体の衰退 政府支援の研究拠点を

    2016年10月31日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースが日経産業新聞に取り上げられた。

  31. R&D collaboration in integrated electronic systems receives top award(scienmag)

    2016年10月19日 ～

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    遠藤が受賞した内閣府産学官連携功労者表彰総理大臣賞に関するニュースがscienmagに取り上げられた。

  32. R&D collaboration in integrated electronic systems receives top award(Peer Appraisals)

    2016年10月19日 ～

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    遠藤が受賞した内閣府産学官連携功労者表彰総理大臣賞に関するニュースがPeer Appraisalsに取り上げられた。

  33. R&D collaboration in integrated electronic systems receives top award(HiTechDays.com)

    2016年10月19日 ～

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    遠藤が受賞した内閣府産学官連携功労者表彰総理大臣賞に関するニュースがHiTechDays.comに取り上げられた。

  34. R&D collaboration in integrated electronic systems receives top award(I Want Hololens)

    2016年10月19日 ～

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    遠藤が受賞した内閣府産学官連携功労者表彰総理大臣賞に関するニュースがI Want Hololensに取り上げられた。

  35. R&D collaboration in integrated electronic systems receives top award(regator)

    2016年10月19日 ～

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    遠藤が受賞した内閣府産学官連携功労者表彰総理大臣賞に関するニュースがregatorに取り上げられた。

  36. R&D collaboration in integrated electronic systems receives top award(Primeur Weekly)

    2016年10月18日 ～

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    遠藤が受賞した内閣府産学官連携功労者表彰総理大臣賞に関するニュースがPrimeur Weeklyに取り上げられた。

  37. R&D collaboration in integrated electronic systems receives top award(EurekAlert)

    2016年10月18日 ～

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    遠藤が受賞した内閣府産学官連携功労者表彰総理大臣賞に関するニュースがEurekAlertに取り上げられた。

  38. 先輩の技術融合(日刊工業新聞)

    2016年9月27日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがregatorに取り上げられた。

  39. スピントロニクスLSI、見えてきた実用化(日刊工業新聞 電子版)

    2016年9月26日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがregatorに取り上げられた。

  40. 待機電力ゼロ、実用化目前(日刊工業新聞)

    2016年9月23日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがregatorに取り上げられた。

  41. 産学官連携の代表的な功労者の表彰【分野別】

    2016年9月21日 ～

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    遠藤が受賞した内閣府産学官連携功労者表彰総理大臣賞に関するニュースがキャリアパークに取り上げられた。

  42. 東北大、東エレ、キーサイトが、産学官連携の総理大臣賞を受賞(日経エレクトロニクス)

    2016年9月16日 ～

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    遠藤が受賞した内閣府産学官連携功労者表彰総理大臣賞に関するニュースが日経エレクトロニクスに取り上げられた。

  43. 遠藤哲郎教授が第14回（平成28年度）産学官連携功労者表彰『内閣総理大臣賞』を受賞(科学技術振興機構)

    2016年9月8日 ～

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    遠藤が受賞した内閣府産学官連携功労者表彰総理大臣賞に関するニュースが科学技術振興機構に取り上げられた。

  44. 東北大ら，内閣総理大臣賞を受賞

    2016年9月2日 ～

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    遠藤が受賞した内閣府産学官連携功労者表彰総理大臣賞に関するニュースがOPTRONICS ONLINEに取り上げられた。

  45. 内閣府、産学官連携功労者表彰者の文部科学大臣賞に東北大学教授3人を選出(日経BP 知財Awareness)

    2016年9月1日 ～

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    遠藤が受賞した内閣府産学官連携功労者表彰総理大臣賞に関するニュースが日経BP 知財Awarenessに取り上げられた。

  46. 東北大・遠藤教授ら総理大臣賞 電子機器省電力化に貢献(河北新報)

    2016年8月27日 ～

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    遠藤が受賞した内閣府産学官連携功労者表彰総理大臣賞に関するニュースが河北新報に取り上げられた。

  47. 電子機器大幅省電力化 東北大教授らに最高賞

    2016年8月27日 ～

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  48. 電子機器大幅省電力化 東北大教授らに最高賞

    2016年8月27日 ～

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  49. 東北大・遠藤教授ら総理大臣賞 電子機器省電力化に貢献

    2016年8月27日 ～

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  50. 産学連携の「総理大臣賞」を東北大、東京エレクトロン、キーサイトが受賞した理由

    2016年8月26日 ～

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  51. 産学連携の総理大臣賞が東北大、東京エレクらに輝いた理由

    2016年8月26日 ～

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  52. 産学連携の総理大臣賞が東北大、東京エレクらに輝いた理由

    2016年8月26日 ～

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  53. 産学パートナーシップ創造展「高性能不揮発性メモリとその評価・製造装置の開発、及び、国際産学連携集積エレクトロニクス研究開発拠点の構築」

    2016年8月26日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センタ－(CIES)として、東京ビックサイトで開催された産学パートナーシップ創造展に出展した。

  54. 第14回産学官連携功労者表彰における受賞者が決定しました

    2016年8月23日 ～

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  55. 産学官功労者表彰、総理大臣賞に東北大学の遠藤教授ら

    2016年8月23日 ～

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  56. Tokyo Electron Receives Prime Minister's Award in Citation of Merit for Industry-Academia-Government Collaboration (TEL FSI Inc)

    2016年8月22日 ～

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  57. okyo Electron : Receives Prime Minister's Award in Citation of Merit for Industry-Academia-Government Collaboration

    2016年8月22日 ～

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  58. Tokyo Electron Receives Prime Minister's Award in Citation of Merit for Industry-Academia-Government Collaboration

    2016年8月22日 ～

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  59. 総理大臣賞に東北大学など−内閣府が産学官連携功労者１４件表彰

    2016年8月22日 ～

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  60. 第14回産学官連携功労者表彰において内閣総理大臣賞を受賞

    2016年8月22日 ～

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  61. 東京エレクトロン、産学官連携功労者表彰で内閣総理大臣賞受賞

    2016年8月22日 ～

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道が東北経済産業局よりなされた。

  62. NEDOプロジェクトの成果が内閣総理大臣賞などを受賞

    2016年8月19日 ～

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  63. National University of Singapore ”Spintronics Nano-Device for VLSI: SG-Spin Seminar"

    2016年8月1日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センタ－(CIES)のメンバーが、National University of Singaporeにおいてセミナーをおこなった

  64. 超省エネの磁気メモリー開発-日の丸半導体 復活挑む

    2016年6月23日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリのニュースが日経産業新聞に取り上げられた。

  65. 半導体ＦＰＧＡ、高速処理・省電力で 東北大・ＮＥＣが開発

    2016年6月20日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している半導体ＦＰＧＡに関するニュースが日経産業新聞に取り上げられた。

  66. 消費電力1/100メモリー開発-磁気素子、処理速く-

    2016年6月15日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび、副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリのニュースが日経産業新聞に取り上げられた。

  67. Magnetic domain wall creep

    2016年5月23日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがMaterialsTodayに取り上げられた。

  68. 2Mb STT-MRAMのセル面積を歩留り維持し30％縮小(Yahoo Japan)

    2016年5月19日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがYahoo Japanに取り上げられた。

  69. 2Mb STT-MRAMのセル面積を歩留り維持し30％縮小(EE Times Japan)

    2016年5月19日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがEE Times Japanに取り上げられた。

  70. 2Mb STT-MRAMのセル面積を歩留り維持し30％縮小(NEWS EXPRESS)

    2016年5月19日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがNEWS EXPRESSに取り上げられた。

  71. STT-MRAMでセル面積を30％縮小する新技術を実証(日経テクノロジーonline)

    2016年5月19日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースが日経テクノロジーonlineに取り上げられた。

  72. STT-MRAMでセル面積を30％縮小する新技術を実証(Nikkei BP net)

    2016年5月18日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがNikkei BP netに取り上げられた。

  73. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent (Sci24.com)

    2016年5月18日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがSci24.comに取り上げられた。

  74. STT-MRAMでセル面積を30％縮小する新技術を実証(イプロス製造業)

    2016年5月18日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがイプロス製造業に取り上げられた。

  75. 東北大、２メガビット磁気ランダムアクセスメモリー（STT－MRAM）の実証実験に成功

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースが日経プレスリリースに取り上げられた。

  76. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent (Science Daily)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがScience Dailyに取り上げられた。

  77. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent ((e)Science News)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースが(e)Science Newsに取り上げられた。

  78. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(worldwidenews365)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがworldwidenews365に取り上げられた。

  79. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(globalnewsmagzine)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがglobalnewsmagzineに取り上げられた。

  80. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(regator)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがregatorに取り上げられた。

  81. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(newsreality)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがnewsrealityに取り上げられた。

  82. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(Heart Glows)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがHeart Glowsに取り上げられた。

  83. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(NEWS UNITED)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがNEWS UNITEDに取り上げられた。

  84. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(I Want Hololens)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがI Want Hololensに取り上げられた。

  85. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(Science Newsline Technology)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがScience Newsline Technologyに取り上げられた。

  86. Reducing 30% Chip Area of STT-MRAM while Increasing Memory Bit Yield by 70%(HOT NEWS TECHNOLOGY)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがHOT NEWS TECHNOLOGYに取り上げられた。

  87. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(iconnect007)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがiconnect007に取り上げられた。

  88. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(newsblock)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがnewsblockに取り上げられた。

  89. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(bizdailies)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがbizdailiesに取り上げられた。

  90. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(makemefeed)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがmakemefeedに取り上げられた。

  91. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(ooyuz)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがooyuzに取り上げられた。

  92. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(All OF The Internet)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがAll Of The Internetに取り上げられた。

  93. New technology reduces 30 percent chip area of STT-MRAM while increasing memory bit yield by 70 percent(abomus)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがabomusに取り上げられた。

  94. New technology reduces 30 percent chip area of STT-MRAM while increasing memory bit yield by 70 percent(PHYS ORG)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがPHYS ORGに取り上げられた。

  95. Technology Reduces 30 Percent Chip Area of STT-MRAM While Increasing Memory Bit Yield By 70 Percent(Electronics Component News)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがElectronic Component Newsに取り上げられた。

  96. MTJ stacking process shrinks STT-MRAM die size

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがnewelectronicsに取り上げられた。

  97. Researchers develop a way to increase STT-MRAM density by placing MTJs directly on the via(BEFORE IT'S NEWS)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがBEFORE IT'S NEWSに取り上げられた。

  98. Researchers develop a way to increase STT-MRAM density by placing MTJs directly on the via(MRAMinfo)

    2016年5月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがMRAMinfoに取り上げられた。

  99. NEW TECHNOLOGY REDUCES 30% CHIP AREA OF STT-MRAM WHILE INCREASING MEMORY IT YIELD BY 70%. (EurekAlert)

    2016年5月16日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがEurekAlert取り上げられた。

  100. 省エネ半導体実用化へ 消費電力100分の１に

    2016年4月25日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび、副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日経産業新聞に取り上げられた。

  101. 世代メモリー 18年にも 国内AI研究連携も

    2016年4月25日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースが日経産業新聞に取り上げられた。

  102. 低電流で10倍高速動作

    2016年4月13日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび、副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日刊工業新聞に取り上げられた。

  103. 2期目を迎えた東北大CIESセンター

    2016年4月6日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの活動に関するニュースがsemiconportal取り上げられた。

  104. 記憶速く電流1/5

    2016年3月30日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび、副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日経産業に取り上げられた。

  105. The magnetic appeal of spin-orbit memory

    2016年3月28日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび、副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがAsian Scientistに取り上げられた。

  106. A New-structure Magnetic Memory Device Developed(R&D Magazine)

    2016年3月23日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがR&D Magazineに取り上げられた。

  107. スピン軌道トルク用いた第3の新方式、動作を実証

    2016年3月23日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび、副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがEE Times Japanに取り上げられた。

  108. 東北大学ら、MRAMにおける第3のスピン軌道トルク磁化反転方式を開発

    2016年3月23日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび、副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがPC Watchに取り上げられた。

  109. 東北大、超高速・低消費電力集積回路を実現する新構造磁気メモリ素子を開発

    2016年3月23日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび、副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがマイナビニュースに取り上げられた。

  110. 超高速・小電流のMRAMに道

    2016年3月22日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび、副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日経テクノロジーオンラインに取り上げられた。

  111. A New-structure Magnetic Memory Device Developed(Science Newsline Technology)

    2016年3月22日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび、副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがScience Newsline Technologyに取り上げられた。

  112. A New-structure Magnetic Memory Device Developed(Science Daily)

    2016年3月22日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび、副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがScience Dailyに取り上げられた。

  113. A New-structure Magnetic Memory Device Developed(Phys org)

    2016年3月22日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがPhys orgに取り上げられた。

  114. A New-structure Magnetic Memory Device Developed(Nanowerk)

    2016年3月22日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび、副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがNanowerkに取り上げられた。

  115. A New-structure Magnetic Memory Device Developed(Eurek Alert)

    2016年3月22日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび、副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがEurek Alertに取り上げられた。

  116. 東北大など、新構造磁気メモリ素子を開発

    2016年3月22日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび、副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日経プレスリリースに取り上げられた。

  117. 新構造磁気メモリ素子を開発～スピン軌道トルク磁化反転の第３の方式の動作を実証～

    2016年3月22日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび、副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがJ-Net21に取り上げられた。

  118. 平成27年度通研共同プロジェクト研究発表会

    2016年2月25日 ～

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    パネル展示「ＣＩＥＳコンソーシアム発集積システムの未来」 および「Smart Power Integrated Systems with Nano Materials on Silicon Technology」

  119. 仙台高専専攻特別講義

    2016年1月20日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センタ－(CIES)のメンバーが「スピントロニクスの研究開発最前線-集積回路応用に向けて」講義を実施

  120. 未踏の世界へ「新しい『磁性半導体』を開発 東北大学電気通信研究所長・大野英男さん」

    2016年1月14日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが毎日新聞に取り上げられた。

  121. 第77回東京大学物理学教室コロキウム

    2016年1月8日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センタ－(CIES)のメンバーが「スピントロニクス：物理から工学への道」講義を実施

  122. Team reveals the physics for the mechanism of slow change in microscopic magnetic structures (HighGeekly)

    2015年12月16日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが HighGeeklyに取り上げられた。

  123. 東北大、ミクロな磁気構造のゆっくりした変化に統一的な理解もたらす

    2015年12月16日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが Optronicsに取り上げられた。

  124. Physics for the mechanism of slow change in microscopic magnetic structures revealed (Online News Planet)

    2015年12月16日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが Online News Planetに取り上げられた。

  125. Physics for the mechanism of slow change in microscopic magnetic structures revealed (Science Newsline)

    2015年12月16日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが Science Newslineに取り上げられた。

  126. Physics for the mechanism of slow change in microscopic magnetic structures revealed (News United)

    2015年12月16日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがNews Unitedに取り上げられた。

  127. Team reveals the physics for the mechanism of slow change in microscopic magnetic structures (GeekJournal)

    2015年12月16日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがGeekJournalに取り上げられた。

  128. Physics for the mechanism of slow change in microscopic magnetic structures revealed (NVS24)

    2015年12月16日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがNVS24に取り上げられた。

  129. Physics for the mechanism of slow change in microscopic magnetic structures revealed (Newsheadlines)

    2015年12月16日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが Newsheadlinesに取り上げられた。

  130. Physics for the mechanism of slow change in microscopic magnetic structures revealed (Newstime365com)

    2015年12月16日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが Newstime365comに取り上げられた。

  131. Physics for the mechanism of slow change in microscopic magnetic structures revealed (eScience News)

    2015年12月16日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが eScience Newsに取り上げられた。

  132. 東北大、ミクロな磁気構造のゆっくりした変化に統一的な理解をもたらす

    2015年12月15日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが inforiginに取り上げられた。

  133. 東北大、ミクロな磁気構造のゆっくりした変化に統一的な理解もたらす

    2015年12月15日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが 日経速報ニュースに取り上げられた。

  134. 東北大学イノベーションフェア2015

    2015年12月9日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センタ－(CIES)として、国際産学共同研究による革新的省エネルギー集積エレクトロニクスの創出 材料・デバイスから回路・システムまでと題し、産学連携の推進を目的とする研究成果展示・紹介を実施した

  135. 東北大学 電気・情報 東京フォーラム2015

    2015年11月25日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センタ－(CIES)として、CIESコンソーシアム発集積システムの未来について展示を行った。

  136. 静大電子工学研50周年 式典や成果発表

    2015年11月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが 静岡新聞に取り上げられた。

  137. ノーベル賞有力 北海道ゆかりの4人

    2015年11月16日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが北海道新聞に取り上げられた。

  138. 次世代集積エレ、参入意欲を醸成 CIESなど

    2015年9月25日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日刊工業新聞に取り上げられた。

  139. 第1回 ACCELシンポジウム「トップサイエンスからトップイノベーションへ」

    2015年9月12日 ～

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    ACCEL研究代表者として登壇し、[科学は社会をどう変革するのか？トップサイエンスからトップイノベーションへ」のテーマで、パネルディスカッションを行った。

  140. 「スピントロニクス」って何？

    2015年7月30日 ～

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    特別イベント「知の広場」において受験生、保護者を対象にした文化講演会

  141. 「スピントロニクスの世界へようこそ！～次世代スピントロニクスメモリを体験しよう！～」

    2015年7月7日 ～

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    グループで実施している研究内容について主に高校生、大学生に説明した。

  142. MRAMは本命不在、MTJ技術の裾野には広がり

    2015年6月23日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日経テクノロジーon lineに取り上げられた。

  143. 日本欲借节能半导体夺回主导权

    2015年3月25日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが集微网，微信号:jiweinetに取り上げられた。

  144. 省エネ半導体で日本の復権を、東北大がフォーラム

    2015年3月23日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースがIPROSに取り上げられた。

  145. 省エネ半導体で日本の復権を、東北大がフォーラム

    2015年3月23日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日経テクノロジーオンライン  に取り上げられた。

  146. キーサイト、東北大との共同研究を元に次世代メモリ測定システム

    2015年3月21日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリの計測装置開発に関するニュースがニュースサイトに取り上げられた。

  147. Qualcommが語るSTT-MRAM、データセンターからウエアラブルまで

    2015年3月20日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが日経テクノロジーonlineに取り上げられた。

  148. 省エネ半導体で日本の復権を、東北大がフォーラム

    2015年3月20日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが日経テクノロジーonlineに取り上げられた。

  149. キーサイト、東北大との共同研究を元に次世代メモリ測定システムを製品化

    2015年3月19日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリの計測装置開発に関するニュースがlivedoor.newsに取り上げられた。

  150. 写真ニュース(1/1): キーサイト、東北大との共同研究を元に次世代メモリ測定システムを製品化

    2015年3月19日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリの計測装置開発に関するニュースがBIGLOBEニュースに取り上げられた。

  151. キーサイト、東北大との共同研究を元に次世代メモリ測定システムを製品

    2015年3月19日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリの計測装置開発に関するニュースがYahoo!ニュースに取り上げられた。

  152. キーサイト、東北大との共同研究を元に次世代メモリ測定システムを製品化

    2015年3月19日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリの計測装置開発に関するニュースがマイナビニュースに取り上げられた。

  153. CIES/キーサイト、STT-MRAM測定システムを製品

    2015年3月18日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリの計測装置開発に関するニュースがElectronic Journalに取り上げられた。

  154. Keysight Technologies Collaborates with Tohoku University on STT-MRAM Test Solution for Super Low-Power Electronic Systems

    2015年3月18日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリの計測装置開発に関するニュースがTHOMASNETに取り上げられた。

  155. インターンシップを通じた次世代エレクトロニクス高度人材育成セミナー

    2015年3月18日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターが主催し実施しているインターンシップ事業の報告会を行った。

  156. Keysight Technologies to launch an STT-MRAM test solution product developed in collaboration with Tohoku and the CIES

    2015年3月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリの計測装置開発に関するニュースがMRAM-Info.comに取り上げられた。

  157. 東北大とキーサイト・テクノロジー、次世代メモリーSTT－MRAM測定システムを製品化

    2015年3月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリの計測装置開発に関するニュースが日経プレスリリースに取り上げられた。

  158. 平成26年度共同プロジェクト研究発表会

    2015年2月23日 ～

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    パネル展示「国際産学連携研究による革新的省エネ集積エレクトロニクスの創出～材料、プロセス、デバイスからシステムまで～」

  159. Special Interview 若き研究・開発者への伝言 直面したことのない障壁に立ち向かいそれを乗り越えることこそ研究者の使命

    2015年2月4日 ～

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    遠藤がこれまでに取り組んできた研究・教育に関して、理系マイナビ２０１６のSpecial Interviewに取り上げられた。

  160. 大学解剖 東北大 実学の杜最先端走る

    2015年1月20日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日経産業新聞に取り上げられた。

  161. 大学解剖「実学の杜 最先端走る」

    2015年1月20日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日経産業新聞に取り上げられた。

  162. 北海道函館中部高等学校    2年生総合学習「出前授業」

    2014年12月4日 ～

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    スピントロニクスに関する研究内容について出前授業を行った。

  163. 東北大学イノベーションフェア2014

    2014年12月4日 ～

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    パネル展示及びプレゼンテーション「集積エレクトロニクスの世界的拠点を目指した国際産学連携研究」を行った 。

  164. 革新に挑む

    2014年11月4日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日刊工業新聞に取り上げられた。

  165. ノーベル賞を予想しよう！2014 物理学賞

    2014年10月7日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日本科学未来館に取り上げられた。

  166. ノーベル賞日本人受賞者は？

    2014年10月6日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがYahoo!ニュース（産経新聞配信）に取り上げられた。

  167. ノーベル賞日本人受賞者は？

    2014年10月6日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが産経新聞 東京に取り上げられた。

  168. ノーベル賞、今年は誰に？

    2014年10月5日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがNHK総合 おはよう日本に取り上げられた。

  169. くらしナビ・科学：ノーベル賞、6日から発表 日本の科学者受賞に期待

    2014年10月2日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが毎日新聞 に取り上げられた。

  170. 科学教育欄「全国理系 学び舎紀行」

    2014年9月9日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが電気新聞 に取り上げられた。

  171. 自然科学3分野 期待高まるノーベル賞

    2014年9月9日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日刊工業新聞 に取り上げられた。

  172. 東北大、FIRSTプログラムによるスピントロニクス関連の研究成果を発表

    2014年2月14日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日刊工業新聞Newsウェーブ に取り上げられた。

  173. インタビュー：11nm素子で世界初の動作確認

    2014年2月12日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが半導体産業新聞 に取り上げられた。

  174. 垂直磁化で大容量実現へ11nm素子で初の動作実証

    2014年2月12日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが半導体産業新聞 に取り上げられた。

  175. スピントロニクス活用し無線センサーの電池寿命を10倍に延ばす技術

    2014年2月11日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが日刊工業新聞Newsウェーブ に取り上げられた。

  176. 消費電力80分の１の半導体 ＮＥＣと東北大、磁石の性質利用

    2014年2月11日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが日経産業新聞 に取り上げられた。

  177. 消費電力を1/80に低減できるセンサー端末向け不揮発性マイコン、NECと東北大学が共同開発

    2014年2月10日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースがNikkeiBPnet に取り上げられた。

  178. FIRST研究成果ビジネスマッチングシンポジウム「動き出した最先端医療研究の実用化」 新素材・次世代集積回路の未来戦略

    2014年2月10日 ～

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    FIRST研究成果ビジネスマッチングシンポジウムにて研究成果展示

  179. 北海道学力向上推進事業 講演事業

    2014年2月5日 ～

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    北海道学力向上推進事業 講演事業にて、遠藤が副センター長を務める省エネルギー・スピントロニクス集積化システムセンターの大野センター長が研究成果発表を行った。

  180. 究極の記憶素子に応用 次世代電子スピン技術

    2014年2月3日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが日経産業新聞 に取り上げられた。

  181. 東北大学イノベーションフェア2014 産と学の最先端テクノロジーがつくる「新しい未来」

    2014年1月28日 ～

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    東北大学イノベーションフェアにて、研究成果展示を行った。

  182. 電子産業復興研究者ら探る

    2014年1月23日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが河北新報に取り上げられた。

  183. FIRST研究成果ビジネスマッチングシンポジウム「日本の電子産業、復活の狼煙」 新素材・次世代集積回路の未来戦略

    2014年1月22日 ～

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    FIRST研究成果ビジネスマッチングシンポジウムにて、遠藤が副センター長を務める省エネルギー・スピントロニクス集積化システムセンターの大野センター長が研究成果発表を行った。

  184. 新型PCメモリを開発 -起動時間の短縮と省エネを実現-

    2014年1月21日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが東北大学新聞に取り上げられた。

  185. 東北大・京大、２０ナノメートル素子の情報書き換え能力を確認－低消費電力で機能

    2013年12月27日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが日刊工業新聞に取り上げられた。

  186. 第4回つくばイノベーションアリーナ公開シンポジウム「つくば」から未来の産業へ

    2013年12月16日 ～

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    第4回つくばイノベーションアリーナ公開シンポジウムにて、研究成果展示を行った。

  187. 東北大、線幅20nmの磁壁移動メモリ素子の動作を実証

    2013年12月12日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがマイナビニュースに取り上げられた。

  188. 東北大、直径11nmサイズの磁気トンネル接合素子を作製

    2013年12月11日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがマイナビニュースに取り上げられた。

  189. 電流量1/100で動作 半導体メモリー素子開発 東北大

    2013年12月11日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが日経産業新聞に取り上げられた。

  190. 読みほぐし／＜本日のテーマ＞半導体開発で日米連携

    2013年12月10日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが日本経済新聞に取り上げられた。

  191. パソコン１～２秒で起動 東北大が新型メモリー

    2013年12月10日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが日本経済新聞に取り上げられた。

  192. 次世代メモリー研究拠点が開設／東北大に日米20社など結集

    2013年11月28日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが日本経済新聞に取り上げられた。

  193. 東北大、センター開所／産学連携 次世代磁気メモリ研究

    2013年11月28日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが河北新報に取り上げられた。

  194. 次世代半導体開発へ／日米20社、東北大拠点に

    2013年11月28日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが朝日新聞に取り上げられた。

  195. 東北大発メモリー革命／ＭＲＡＭ開発拠点始動／東芝出身教授を軸に日米20社強参画／黒子は東エレク

    2013年11月28日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが日本産業新聞に取り上げられた。

  196. 神奈川県立小田原高等学校 東北大大学進路講習会

    2013年11月26日 ～

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    微小磁石を用いた生体磁場センサの開発 －ナノテク材料から最先端機器 開発の方法－と題して講演を行った。

  197. 日米で次世代半導体／マイクロンなど20社超参加／ＤＲＡＭ置き換え／量産技術16年度めどに

    2013年11月24日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが日本経済新聞１面に取り上げられた。

  198. 東北大学 電気・情報 東京フォーラム2013

    2013年11月21日 ～

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    東北大学 電気・情報 東京フォーラム2013にて、研究成果展示を行った。

  199. 第13回 東北大学出前授業 仙台市立桜丘中学校

    2013年11月12日 ～

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    磁石の神秘 と題して講演を行った。

  200. 平成25年度 第2学年 大学・学問体験講座、福島県立安積黎明高等学校

    2013年11月6日 ～

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    磁石で考えるナノテクの世界と題して講演を行った。

  201. 産総研オープンラボ2013

    2013年11月1日 ～

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    産総研オープンラボ2013にて、研究成果展示を行った。

  202. 産総研オープンラボ2013

    2013年10月31日 ～

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    産総研オープンラボ2013にて、パネルディスカッションを行った。

  203. 東北大に産学連携拠点が始動

    2013年10月22日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが、３紙の新聞に取り上げられた。

  204. 東北大に産学連携拠点 次世代磁気メモリ開発

    2013年10月22日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが、３紙の新聞に取り上げられた。

  205. 読売テクノ・フォーラム研究交流会 日の丸半導体復活への道

    2013年10月16日 ～

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    読売テクノ・フォーラム研究交流会にて研究成果報告などを実施。

  206. スピントロニクスを用いた集積回路と省エネ社会への貢献

    2013年10月1日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが電子情報通信学会誌10に取り上げられた。

  207. 国内外を巻き込んだ産学連携研究拠点施設が竣工

    2013年10月1日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが、国立大学協会で取り上げられた。

  208. ナノ秒電流パルスによる磁壁の高制御性を実証

    2013年9月13日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが科学新聞に取り上げられた。

  209. 東北大、ナノ秒電流パルスによる磁壁の高い制御性を実証

    2013年8月23日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがOPTRONICSに取り上げられた。

  210. 東北大、強磁性細線中の磁壁をナノ秒電流パルスにより極めて高い確率で制御

    2013年8月21日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがマイナビニュースに取り上げられた。

  211. 超高速で演算 磁気素子を開発

    2013年8月20日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日本経済新聞に取り上げられた。

  212. 東北大、超高速で演算できる磁気素子を開発

    2013年8月19日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日本経済新聞 電子版に取り上げられた。

  213. 国内外を巻き込んだ産学連携研究拠点施設が竣工

    2013年8月1日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが、復興庁の復興事業事例集で取り上げられた。

  214. 日本のイノベーター 強磁性半導体の開発 日の丸半導体復活へ奮闘

    2013年7月24日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日経産業新聞に取り上げられた。

  215. 日本のイノベーター 強磁性半導体の開発 消費電力100分の1に

    2013年7月23日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日経産業新聞に取り上げられた。

  216. 「スピントロニクス素子と半導体集積回路の融合でナノテクノロジーを深化」

    2013年7月1日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが2013年版ものづくり白書（市販版）に取り上げられた。

  217. 「スピントロニクス技術を用いたロジックインメモリ集積回路の自動設計技術を開発」

    2013年7月1日 ～

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    東北大学広報誌「まなびの杜」にて研究概要掲載。

  218. J第77回半導体集積回路シンポジウム

    2013年7月1日 ～

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    第77回半導体集積回路シンポジウムにて、研究成果の発表を行った。

  219. 微小な磁気正確に測定

    2013年6月28日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日経産業新聞に取り上げられた。

  220. ＴＩＡ-nanoワークショップ

    2013年6月28日 ～

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    ＴＩＡ-nanoワークショップにて研究成果発表。

  221. ＴＩＡ-連携棟オープニングセレモニー

    2013年6月26日 ～

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    ＴＩＡ-連携棟オープニングセレモニーにて研究成果展示。

  222. 東北大、スピン流の定量的評価手法を確立

    2013年6月24日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがOPTRONICSに取り上げられた。

  223. 東北大、スピントロニクス材料中に流れるスピン流の定量的評価に成功a

    2013年6月21日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日経プレスリリース(日経テレコン21）に取り上げられた。

  224. 東北大、スピントロニクス材料中に流れるスピン流の定量的評価に成功

    2013年6月21日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがマイナビニュースに取り上げられた。

  225. NEC and Tohoku University developed a spintronics text-search chip that cuts power reduction by 99%

    2013年6月17日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがEcoseedに取り上げられた。

  226. NEC and Tohoku University developed a spintronics text-search chip that cuts power reduction by 99%

    2013年6月16日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがSpintronics-Info.comに取り上げられた。

  227. パナソニック・NEC、新回路技術でデータ処理を省電力化

    2013年6月11日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが化学工業日報に取り上げられた。

  228. 1メガNVRAM待機電力ゼロ実証 東北大・NEC

    2013年6月11日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日刊工業新聞に取り上げられた。

  229. Spintronics-based logic LSI for text search reduces power consumption

    2013年6月11日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがTMC Newsに取り上げられた。

  230. ネット検索 消費電力100分の1に

    2013年6月11日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日本経済新聞に取り上げられた。

  231. NECと東北大学、大容量ロジック混載用NVメモリの動作実証に成功

    2013年6月11日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがEDR, LLCに取り上げられた。

  232. NEC Corp : Tohoku University Develops World's First Nonvolatile Memory Applicable to L3 Cache

    2013年6月11日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが4-tradersに取り上げられた。

  233. Tohoku University develops world's first nonvolatile memory applicable to L3 cache

    2013年6月11日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがndividual comに取り上げられた。

  234. 消費電力1/100に！夢の不揮発ロジックの実用化へ前進

    2013年6月10日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがEE Timesに取り上げられた。

  235. 東北大とNEC,大容量ロジック混載用不揮発性メモリの動作実証に成功

    2013年6月10日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日経プレスリリースに取り上げられた。

  236. 東北大など、スピントロニクス論理を適用した検索用論理集積回路を試作

    2013年6月10日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがマイナビニュースに取り上げられた。

  237. 東北大学とNEC、文字検索処理の消費電力を1/100に低減できる不揮発性CAMを開発

    2013年6月10日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日経BP半導体リサーチ（Tech-on)に取り上げられた。

  238. 東北大学とNEC、SRAMと組み合わせて高速化したSTT-RAM技術を開発

    2013年6月10日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日経BP半導体リサーチ（Tech-on)に取り上げられた。

  239. 東北大学とNEC、消費電力を1/100に削減する集積回路を試作・・・

    2013年6月10日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがRBB TODAYに取り上げられた。

  240. Spintronics-based logic LSI for text search reduces power consumption

    2013年6月10日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが4-tradersに取り上げられた。

  241. インタビュー日本の頭脳 待機電力ゼロ半導体

    2013年4月23日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日経産業新聞 に取り上げられた。

  242. 第８回つくばナノテク拠点シンポジウム

    2013年3月6日 ～

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    第８回つくばナノテク拠点シンポジウムにて、研究成果の発表を行った。

  243. JST-CREST 「次世代エレクトロニクスデバイスの創出に資する革新材料・プロセス研究」領域 第二回公開シンポジウム

    2013年2月8日 ～

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    JST-CREST 「次世代エレクトロニクスデバイスの創出に資する革新材料・プロセス研究」領域 第二回公開シンポジウムにて、研究成果の発表を行った。

  244. CREST「次世代エレクトロニクスデバイスの創出に資する革新材料・プロセス研究」第一回公開シンポジウム：物質の魅力的な性質を切り拓く

    2013年2月8日 ～

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    CREST「次世代エレクトロニクスデバイスの創出に資する革新材料・プロセス研究」第一回公開シンポジウム：物質の魅力的な性質を切り拓くにて、研究成果の発表を行った。

  245. 東北大学イノベーションフェア2013

    2013年1月17日 ～

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    遠藤研での研究開発動向を、本学主催のイノベーションフェアーで発表することで、広く本学の高い技術力をアピールした。

  246. セミコン・ジャパン2012

    2012年12月8日 ～

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    遠藤研で研究開発している技術を、アジア最大の半導体技術展で発表し、本学のポテンシャルを広く社会に情報発信した。

  247. JST CREST×さきがけ ジョイントワークショップ

    2012年10月26日 ～

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    JST CREST×さきがけ ジョイントワークショップにて、研究成果の発表を行った。

  248. 東北大に産学連携拠点 次世代磁気メモリ開発

    2012年8月25日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが、３紙の新聞に取り上げられた。

  249. 次世代半導体メモリ研究 東北大に最先端拠点

    2012年8月25日 ～

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの発足に関するニュースが、５紙の新聞に取り上げられた。

  250. 東北大学 電気・情報系 新専攻設立記念講演会

    2012年7月31日 ～

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    東北大学 電気・情報系 新専攻設立記念講演会2012にて、「３次元構造が導く次世代グリーンLSI技術」と題して、研究成果の発表を行った。

  251. SEMICON JAPAN

    2011年12月8日 ～

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    SEMICON JAPANにて、「スピントロニクスメモリの現状とその展開」と題して、招待講演を行った。

  252. スピントロニクスメモリの製造技術開発を開始

    2011年12月6日 ～

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    遠藤と東京エレクトロンが締結したスピントロニクスメモリの集積化技術とその製造技術開発の共同研究の締結のニュースが、５紙の新聞に取り上げられた。

  253. 600MHzの世界最高速の不揮発性回路の動作に成功

    2011年12月5日 ～

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    国際学会であるIEDM２０１１で発表した論文の成果が、３紙の新聞に取り上げられた。

  254. CREST「次世代エレクトロニクスデバイスの創出に資する革新材料・プロセス研究」第一回公開シンポジウム：物質の魅力的な性質を切り拓く

    2011年11月25日 ～

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    CREST「次世代エレクトロニクスデバイスの創出に資する革新材料・プロセス研究」第一回公開シンポジウム：物質の魅力的な性質を切り拓くにて、研究成果の発表を行った。

  255. 東北大学 電気・情報 東京フォーラム 2011

    2011年11月18日 ～

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    東北大学 電気・情報 東京フォーラム2011にて、「３次元構造が導く次世代グリーンLSI技術」と題して、研究成果の発表を行った。

  256. 東北大学 電気・情報 東京フォーラム2011

    2011年11月18日 ～

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    東北大学 電気・情報 東京フォーラム2011にて、「パワー半導体と知的電力制御技術が拓く快適な省エネ社会」と題して、講演を行った。

  257. 待機電力ゼロ集積回路の開発に成功

    2011年6月29日 ～

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    国際学会であるVLSI Sympで発表した論文の成果が、５紙の新聞に取り上げられた。

  258. 7th Annual SEMATECH Symposium Japan

    2011年6月22日 ～

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    7th Annual SEMATECH Symposium Japanにて、「3D CMOS Devices –Why do we need them and challenges」と題して、招待講演を行った。

  259. セミコンジャパン－応用物理学会特別シンポジウム－半導体テクノロジーの最先端～最先端研究開発支援プログラム採択30課題より～

    2010年12月2日 ～

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    セミコンジャパン－応用物理学会特別シンポジウム－半導体テクノロジーの最先端～最先端研究開発支援プログラム採択30課題より～にて、「省エネルギー・スピントロニクス論理集積回路の研究開発－スピントロニクス集積回路のインパクト－」と題して、講演を行った。

  260. JST イノベーションフォーラム２０１０

    2010年10月18日 ～

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    JST イノベーションフォーラム２０１０にて、「構造融合・機能融合によるシリコンテクノロジーの新展開」と題して、講演を行った。

  261. 電気学会「シリコンナノデバイス集積化技術調査専門委員会」

    2010年7月16日 ～

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    電気学会「シリコンナノデバイス集積化技術調査専門委員会」において「3次元構造と新機能融合が開く新しいシリコン集積回路」と題して招待講演を行うと共に、インタラクティブ・セッションにパネリストとして参加した。

  262. 仙台市国際産学連携フェローに就任

    2010年7月6日 ～

  263. 東北大学 省エネルギー・スピントロニクス集積化システムセンター キックオフシンポジウム

    2010年5月25日 ～

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    東北大学 省エネルギー・スピントロニクス集積化システムセンター キックオフシンポジウムにおいて「スピントロニクス集積回路のインパクト」と題して講演を行うと共に、インタラクティブ・セッションにパネリストとして参加した。

  264. The International Technology Roadmap for Semiconductors

    2010年4月6日 ～

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    The International Technology Roadmap for Semiconductorsにて、「Spin Transfer Torque MRAM (SPRAM) and its applications」と題して講演を行い、本学の研究活動の一端を情報発信した。

  265. JSTイノベーションプラザ宮城講演会

    2010年3月2日 ～

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    JSTイノベーションプラザ宮城講演会において「世界2大半導体拠点の動向と戦略を探る！－CNSE：米国ニューヨーク州アルバニーナノテク拠点」と題して招待講演を行うと共に、インタラクティブ・セッションにパネリストとして参加した。

  266. 第二回東北大学国際産学連携シンポジウム

    2010年2月22日 ～

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    第二回東北大学国際産学連携シンポジウムにて、「ナノ時代エレクトロニクスを切り開く縦型MOSFETと3次元半導体集積回路技術」と題して、講演を行った。

  267. SEMICON Korea

    2010年2月3日 ～

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    SEMICON Koreaにて、「Impact of Vertical Structured Devices and Spintronic Devices for Future Nano LSI」と題して招待講演を行い、啓蒙活動を行った。

  268. SEMICON Korea

    2010年2月3日 ～

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    SEMICON Koreaにて、「Impact of Vertical Structured Devices and Spintronic Devices for Future Nano LSI」と題して、招待講演を行った。

  269. 東北大学 電気・情報 東京フォーラム2009

    2009年11月18日 ～

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    東北大学 電気・情報 東京フォーラム2009にて、「３次元構造が切り拓く新概念Ｓｉ集積回路」と題して、講演を行った。

  270. JST イノベーションフォーラム２００９

    2009年10月14日 ～

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    JST イノベーションフォーラム２００９にて、「Robustで環境にやさしいシリコンナノエレクトロニクスを目指して」と題して、講演を行った。

  271. 基調講演（JSTフォーラム）

    2009年3月17日 ～

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    JSTフォーラムにおいて「記憶の未来を支える新しいメモリ技術」と題して招待講演を行うと共に、インタラクティブ・セッションにパネリストとして参加した。

  272. 招待講演 （学振１５１委員会 講演会）

    2008年9月19日 ～

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    学振１５１委員会「環境・エネルギー材料研究と省電力ナノエレクトロニクス」研究会にて、「縦型不揮発性メモリへの挑戦：低消費電力とナノ材料」と題する招待講演を行う。

  273. 東北大学イノベーションフェア２００７

    2007年2月1日 ～

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    「Robustなナノスケール半導体デバイス・集積回路への挑戦」と題して、電気通信研究所からの唯一の出展として、本研究室での研究成果の中から超微細デバイス・３次元構造デバイスなどの先端デバイスに関する研究成果を中心に出展を行うと共に、セミナーでも口頭発表してきた。

  274. 招待講演（セミコンジャパン2006）

    2006年12月7日 ～

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    Semicon Japan２００６にて、「メモリ－、フラッシュ微細化技術について」と題して招待講演を行った。

  275. メモリ新時代

    2006年8月30日 ～

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    東北大学と㈱GENUSIONの共同研究の成果が、“低コスト・高速書き込みの新型NORフラッシュ”の記事にて紹介された。

  276. 高速書き込みNOR型フラッシュメモリ

    2006年7月4日 ～

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    東北大学と㈱GENUSIONの共同研究の成果が、“高速書き込みNOR型フラッシュメモリ”の記事にて紹介された。

  277. 100Mバイト/秒で書ける新型フラッシュに沸く

    2006年7月3日 ～

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    日経エレクトロニクス7月3日号にて“100Mバイト/秒で書ける新型フラッシュに沸く”と題して、東北大学と㈱GENUSIONの共同研究の研究成果として半導体のオリンピックといわれる「2006 Symposium on VLSI Technology」で発表した内容が紹介された。

  278. 招待講演（大阪大学大学院主催 21 世紀COE「原子論的生産技術の創出拠点」ワークショップ）

    2006年5月 ～

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    大阪大学大学院主催の21 世紀COE「原子論的生産技術の創出拠点」ワークショップにて、「次世代シリコン集積回路に求められる新構造デバイス技術」と題する講演を行い、学外において、遠藤の専門分野である半導体集積回路の教育活動を行った。

  279. 公開講座（筑波大学）

    2006年3月 ～

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    筑波大学の「最先端LSIシステム工学特論」の講義を担当し、遠藤の専門分野である半導体集積回路の教育活動を学外において行った。

  280. 招待講演（国際技術セミナーFEOL Enablers for Advanced Memory Scaling）

    2005年12月 ～

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    東京エレクトロン㈱主催の技術セミナーFEOL Enablers for Advanced Memory Scalingにて、「DRAM and Flash Memory Technologies based on 3-dimensional structures」と題して講演を行った。

  281. 公開講義（筑波大学）

    2005年11月 ～

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    筑波大学の「最先端LSIシステム工学特論」の講義を担当し、遠藤の専門分野である半導体集積回路の教育活動を学外において行った。

  282. 公開講義（筑波大学）

    2005年10月 ～

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    筑波大学の「最先端LSIシステム工学特論」の講義を担当し、遠藤の専門分野である半導体集積回路の教育活動を学外において行った。

  283. 招待講演（アジレント・テクノロジー㈱主催 技術セミナー）

    2005年10月 ～

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    アジレント・テクノロジー㈱主催の技術セミナーにて、「Siナノデバイスを牽引する縦型トランジスタ技術とその評価手法」と題して講演を行った。

  284. 基調講演（JSTフォーラム）

    2005年5月 ～

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    JSTフォーラム第22期第1回において「トランジスタ技術―“材料か、構造か”」と題して講演を行うと共に、インタラクティブ・セッションにパネリストとして参加した。

  285. 光通信用の超高速回路MOSシリコンで実現

    2000年2月18日 ～

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    通信・放送機構の「光通信の超高速化・効率化・長寿命化のための研究開発」（プロジェクトリーダー：西沢 潤一）にて研究フェローとして行った研究の研究成果が報道された。

  286. シリコンで光通信用分配回路

    2000年2月9日 ～

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    通信・放送機構の「光通信の超高速化・効率化・長寿命化のための研究開発」（プロジェクトリーダー：西沢 潤一）にて研究フェローとして行った研究の研究成果が報道された。

  287. 高性能のMOSシリコン集積回路開発

    2000年2月9日 ～

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    通信・放送機構の「光通信の超高速化・効率化・長寿命化のための研究開発」（プロジェクトリーダー：西沢 潤一）にて研究フェローとして行った研究の研究成果が報道された。

  288. OH!バンデス

    2000年2月8日 ～

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    通信・放送機構の「光通信の超高速化・効率化・長寿命化のための研究開発」（プロジェクトリーダー：西沢 潤一）にて研究フェローとして行った研究の研究成果が報道された。

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メディア報道 463

  1. スピントロニクスハンドブック～基礎から応用まで～

    NTS

    2023年5月23日

  2. スピントロニクスハンドブック～基礎から応用まで～

    新電力ネット

    2023年5月23日

    メディア報道種別: インターネットメディア

  3. UPWARDS for the Future（半導体の未来に向けた人材育成と研究開発のための日米大学パートナーシップ）を創設

    PRTIMES

    2023年5月22日

  4. 「日米大学パートナーシップUPWARDS for the Future」覚書を締結

    東北大学ニュース

    2023年5月22日

  5. IBMやGoogleなど、日米の大学に290億円 量子・半導体

    日本経済新聞

    2023年5月21日

  6. 日米による画期的な教育パートナーシップの立ち上げ

    駐日米国大使館プレスリリース

    2023年5月21日

  7. UPWARDS for the Future（半導体の未来に向けた人材育成と 研究開発のための日米大学パートナーシップ）を創設

    マイクロンプレスリリース

    2023年5月21日

  8. スピントロニクスハンドブック－基礎から応用まで

    ヨドバシ

    2023年5月16日

  9. スピントロニクスハンドブック 基礎から応用まで

    楽天ブックス

    2023年5月16日

    メディア報道種別: インターネットメディア

  10. スピントロニクスハンドブック ～基礎から応用まで～

    イプロスものづくり

    2023年5月16日

  11. スピントロニクスハンドブック 基礎から応用まで

    SHOSEN ONLINE

    2023年5月16日

    メディア報道種別: インターネットメディア

  12. スピントロニクスハンドブック 基礎から応用まで

    honto

    2023年5月16日

    メディア報道種別: インターネットメディア

  13. スピントロニクスハンドブック: 基礎から応用まで

    amazon

    2023年5月16日

    メディア報道種別: インターネットメディア

  14. 東経連が官学と戦略会議開催、新興連携など意見交換

    日本経済新聞電子版

    2023年4月25日

  15. 【大学】特許総合力ランキング トップ3は東京大学、東北大学、大阪大学

    Patent Result

    2023年4月24日

  16. 東北の半導体産業 人材育成に力

    朝日新聞デジタル

    2023年4月15日

  17. 国際シンポジウム 「DX×半導体×モノづくりが切り拓く私たちの未来」報告

    TFC×TEL協働プログラム

    2023年4月12日

  18. 東北大学連携視察ツアーを開催

    LINK-J

    2023年4月10日

  19. 半導体人材不足の裏で「圧倒的」求人数、無策の30年を取り戻せるか

    日経クロステック

    2023年4月10日

  20. スピントロニクスでこれまで見えなかったものをみる！東北大学工学部が紡ぐ未来への物語

    東北大学工学部ホームページ

    2023年3月25日

    メディア報道種別: その他

  21. Sächsisch-japanische Kompetenzschau zur Mikroelektronik

    all-electronics

    2023年2月17日

    メディア報道種別: インターネットメディア

  22. 【3月15日 名城大学×東北大学 特別シンポジウム】ノーベル賞候補のトップ研究者3氏が、大学と産業界の未来を熱く語り合う

    河北新報 ONLINE

    2023年2月16日

    メディア報道種別: インターネットメディア

  23. 【特集】ティアンドエス Research Memo（2）：トータルソリューションを提供する独立系ソフトウェア受託開発企業（1）

    Kabutan

    2023年2月16日

    メディア報道種別: インターネットメディア

  24. 【特集】ティアンドエス Research Memo（8）：顧客ファースト、オンリーワン技術、経営基盤強化の3本柱

    Kabutan

    2023年2月13日

    メディア報道種別: インターネットメディア

  25. Sächsisch-japanischer Workshop zu Mikroelektronik: Auftakt für verstärkte Zusammenarbeit

    medienservice.sachsen

    2023年2月9日

    メディア報道種別: インターネットメディア

  26. 半導体人材育成、東北も本腰 学生や社会人向け講座始動

    日本経済新聞 電子版

    2023年1月30日

    メディア報道種別: インターネットメディア

  27. 東北大学が6重界面磁気トンネル接合素子、1nm世代ルールに適合

    日経クロステック

    2023年1月6日

    メディア報道種別: インターネットメディア

  28. Japan's Tohoku University grows as dream location for chip researchers

    NIKKEI Asia

    2023年1月1日

    メディア報道種別: インターネットメディア

  29. 半導体テクノロジシンポジウム 画期的な技術、産学官金で共創

    日本経済新聞 電子版

    2022年12月26日

    メディア報道種別: インターネットメディア

  30. Xnm世代プロセスに適合するiPMA Hexa-MTJを開発

    Yahoo!ニュース

    2022年12月20日

    メディア報道種別: インターネットメディア

  31. 社会的なインパクトの大きさに高評価、最優秀賞は名工大のEV充電器技術

    日経クロステック

    2022年12月19日

    メディア報道種別: インターネットメディア

  32. 「記憶」の遺伝子を継ぐ ミスター半導体の子どもたち

    日本経済新聞 電子版

    2022年12月18日

    メディア報道種別: インターネットメディア

  33. 永岡桂子文部科学大臣記者会見録（令和4年12月16日）

    YouTube

    2022年12月16日

    メディア報道種別: インターネットメディア

  34. Ｐコンピューター実現へ大きな一歩 確率動作スピン素子と半導体回路を組み合わせ

    科学新聞

    2022年12月16日

    メディア報道種別: 新聞・雑誌

  35. 量子級計算、小型機器で 東北大など、実用化へ技術

    日本経済新聞 電子版

    2022年12月13日

    メディア報道種別: インターネットメディア

  36. Xnm世代プロセスに適合するiPMA Hexa-MTJを開発

    IT media

    2022年12月12日

    メディア報道種別: インターネットメディア

  37. 【東北大学】確率動作スピン素子を用いた高性能・省電力「P」コンピューターを実証

    HPC Wire Japan

    2022年12月12日

  38. Xnm 世代プロセスに適合する iPMA Hexa-MTJ を開発

    TechEyes online

    2022年12月12日

    メディア報道種別: インターネットメディア

  39. CoFeBとMgOの界面数を6重へ Xnm世代プロセスに適合するiPMA Hexa-MTJを開発

    EE Times Japan

    2022年12月12日

    メディア報道種別: インターネットメディア

  40. Researchers Develop a Scaled-up Spintronic Probabilistic Computer

    sciencesprings

    2022年12月10日

    メディア報道種別: インターネットメディア

  41. Researchers Develop Scaled-up Spintronic Probabilistic Computer

    ACM TECHNEWS

    2022年12月9日

    メディア報道種別: インターネットメディア

  42. 機械学習や組合せ最適化に適した高性能／省電力「P」コンピューターを開発 東北大学ら

    fabcross

    2022年12月8日

    メディア報道種別: インターネットメディア

  43. 東北大、スピンとFPGAを用いて高性能・省電力「P」コンピュータを実証

    Rakuten Infoseek News

    2022年12月8日

    メディア報道種別: インターネットメディア

  44. 東北大、スピンとFPGAを用いて高性能・省電力「P」コンピュータを実証

    マイナビニュース

    2022年12月8日

    メディア報道種別: インターネットメディア

  45. Scientists developed a scaled-up version of a probabilistic computer

    Teche Xplorist

    2022年12月8日

    メディア報道種別: インターネットメディア

  46. 25-nm iPMA Hexa-MTJ technology for scalable eFlash type STT-MRAM

    News8Plus

    2022年12月7日

    メディア報道種別: インターネットメディア

  47. Researchers to Showcase 25-nm iPMA Hexa-MTJ Technology for Scalable eFlash Type STT-MRAM

    ACM TechNews

    2022年12月7日

    メディア報道種別: インターネットメディア

  48. Researchers develop a scaled-up spintronic probabilistic computer

    Eurek Alert!

    2022年12月7日

    メディア報道種別: インターネットメディア

  49. Researchers Develop a Scaled-up Spintronic Probabilistic Computer

    .asia research news

    2022年12月7日

    メディア報道種別: インターネットメディア

  50. Researchers develop a scaled-up spintronic probabilistic computer

    Tech Xplore

    2022年12月7日

    メディア報道種別: インターネットメディア

  51. 東北大、確率動作スピン素子を用いた高性能・省電力「P」コンピューターを実証

    日本経済新聞 電子版

    2022年12月7日

    メディア報道種別: インターネットメディア

  52. 25-nm iPMA Hexa-MTJ technology for scalable eFlash type STT-MRAM

    Tech Xplore

    2022年12月7日

    メディア報道種別: インターネットメディア

  53. "Researchers to Showcase 25 nm iPMA Hexa-MTJ Technology for Scalable eFlash Type STT-MRAM

    .asia research news

    2022年12月7日

  54. 東北大、６重界面の磁気トンネル接合素子開発 260℃ハンダ工程で書き換え耐性1000万回

    日刊工業新聞 電子版

    2022年12月7日

    メディア報道種別: インターネットメディア

  55. Researchers to showcase 25 nm iPMA Hexa-MTJ technology for scalable eFlash type STT-MRAM

    Eurek Alert!

    2022年12月6日

    メディア報道種別: インターネットメディア

  56. 「半導体サプライチェーンは同盟国内で」と自民甘利氏、経済安保確立へ

    日経クロステック

    2022年12月5日

    メディア報道種別: インターネットメディア

  57. Researchers to Showcase 25 nm iPMA Hexa-MTJ Technology for Scalable eFlash Type STT-MRAM

    reddit.

    2022年12月5日

  58. Researchers to Showcase 25 nm iPMA Hexa-MTJ Technology for Scalable eFlash Type STT-MRAM

    The national tribune

    2022年12月5日

    メディア報道種別: インターネットメディア

  59. Researchers to Showcase 25 nm iPMA Hexa-MTJ Technology for Scalable eFlash Type STT-MRAM

    Mirage news

    2022年12月5日

    メディア報道種別: インターネットメディア

  60. 東北大、「6重界面界面垂直型強磁性磁気トンネル接合素子(iPMA Hexa-MTJ)」を開発

    日本経済新聞 電子版

    2022年12月5日

    メディア報道種別: インターネットメディア

  61. 東北大、28日に半導体技術シンポ 東京・赤坂で開催

    日刊工業新聞 電子版

    2022年11月25日

    メディア報道種別: インターネットメディア

  62. 東北大、半導体シンポ 28日開催

    日本経済新聞電子版

    2022年11月22日

    メディア報道種別: インターネットメディア

  63. 東北大学が半導体シンポ 産業基盤復活へ産学連携

    日本経済新聞電子版

    2022年11月21日

    メディア報道種別: インターネットメディア

  64. 東北大学がスピントロニクス研究を加速、半導体の消費電力を100分の1に

    日経クロステック

    2022年11月21日

    メディア報道種別: インターネットメディア

  65. 東北大、半導体の消費電力100分の1に MRAM研究加速

    日経テックフォーサイト

    2022年11月14日

    メディア報道種別: インターネットメディア

  66. 東北大学が着々と進めるリベンジ振興策

    週刊 東洋経済

    2022年11月12日

    メディア報道種別: 新聞・雑誌

  67. 九州に負けじと動く東北､半導体の振興で再挑戦-好機を逃すまいと企業や教育機関が連携を強化-

    東洋経済 ONLINE

    2022年11月9日

    メディア報道種別: インターネットメディア

  68. 仙台に半導体再興の芽 東北大学発スタートアップが成長

    日経産業新聞

    2022年10月31日

    メディア報道種別: 新聞・雑誌

  69. サーマルカメラをアイリスと開発 東北大発新興パワースピン- 4年後めど投入 自社設計の半導体搭載 -

    日本経済新聞電子版

    2022年10月27日

    メディア報道種別: インターネットメディア

  70. 東北大学発新興、アイリスとサーマルカメラを研究開発へ

    日本経済新聞電子版

    2022年10月26日

    メディア報道種別: インターネットメディア

  71. 神戸大学などがMRAM用素子の特性予測、材料探索効率化

    日経XTECH

    2022年10月6日

    メディア報道種別: インターネットメディア

  72. 次世代パワエレへ材料進化

    電子デバイス産業新聞

    2022年10月6日

    メディア報道種別: 新聞・雑誌

  73. Spintronics enters the mainstream

    Nature

    2022年10月

    メディア報道種別: 新聞・雑誌

  74. 粒子加速装置にも半導体化の波、急速充電器の課題に挑む研究も

    日経クロステック

    2022年9月16日

    メディア報道種別: インターネットメディア

  75. 神戸大と東北大、スピントロニクス向け強磁性合金材料と二次元物質間の異種結晶界面の状態を第一原理計算で予測

    日本経済新聞Web版

    2022年9月6日

    メディア報道種別: インターネットメディア

  76. From bits to p-bits: One step closer to probabilistic computing

    Science Daily

    2022年8月29日

    メディア報道種別: インターネットメディア

  77. From bits to p-bits: one step closer to probabilistic computing

    Eurek Alert

    2022年8月28日

    メディア報道種別: インターネットメディア

  78. TSMCが次世代不揮発性メモリの研究成果を大量放出

    PC Watch

    2022年7月29日

    メディア報道種別: インターネットメディア

  79. 東北大学発のスピントロニクス技術ベンチャー「パワースピン」、営業体制などを強化

    マイナビニュース

    2022年6月29日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  80. ＴＳＭＣが新開発拠点 不足する半導体人材 争奪戦も…

    2022年6月24日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  81. 多田プレス工業ら4社、神奈川県の企業誘致施策で県内に本社・工場を新設

    オートメーション新聞

    2022年6月15日

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  82. シリコンアイランド 争奪1200人（下） 半導体人材 どう育成

    日本経済新聞Web版

    2022年6月10日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  83. 実学尊重で企業と接点 東北大学 国際集積エレクトロニクス研究開発センター長 遠藤哲郎氏

    日本経済新聞Web版

    2022年6月10日

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  84. 半導体人材育成「企業はビジョン語れ」 教育者に聞く

    日本経済新聞Web版

    2022年6月9日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  85. 神奈川県内に4社が本社・工場新設 県の誘致策利用

    日本経済新聞Web版

    2022年6月6日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  86. 田中副大臣がNanoTerasu（次世代放射光施設）の愛称披露式に出席し、東北大学を視察

    文部科学省

    2022年6月6日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  87. カーボンニュートラル社会に貢献するパワーエレクトロニクス技術

    MAGNETICS JAPAN

    2022年6月1日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  88. 未来のコンピューティングの姿を変えうるもの スピントロニクス、東北大CIESの挑戦（2）

    日経BP

    2022年5月24日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  89. 半導体のゲームチェンジャーとなるか スピントロニクス、東北大CIESの挑戦（1）

    日経BP

    2022年5月17日

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  90. 日本半導体復活に向け次世代研究・育成拠点、東大など３大学採択

    日経クロステック

    2022年4月18日

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  91. 次世代X-nics半導体創生拠点形成事業採択結果を公表 文部科学省

    eduon!

    2022年4月17日

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  92. 革新的半導体集積回路の創生に向けた拠点形成事業に東京大学ほか採択

    先端教育

    2022年4月13日

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  93. 次世代X-nics半導体創生拠点形成事業における採択結果の決定について

    文部科学省

    2022年4月12日

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  94. 文科省、次世代半導体の研究開発拠点に東大・東北大・東工大を選定…研究費を集中的に支援

    読売新聞オンライン

    2022年4月12日

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  95. 稲盛財団、東北大・深見教授らに研究助成

    日刊工業新聞電子版

    2022年3月24日

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  96. 東北大深見氏、京大藤田氏を支援 研究費１億円―稲盛財団

    Yahoo! Japanニュース

    2022年3月18日

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  97. 稲盛財団、1億円助成のフェローに東北大・深見氏ら

    日本経済新聞電子版

    2022年3月18日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  98. 次世代超高密度MRAM記録層実現への新たな道筋

    ブルカージャパン X線事業部ニュース

    2022年3月8日

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  99. ファンデルワールス力で異種結晶界面の結合に成功、次世代MRAMへの利用に期待、東北大など

    ５ちゃんねる

    2022年3月4日

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  100. ファンデルワールス力で異種結晶界面の結合に成功、次世代MRAMへの利用に期待

    Mapionニュース

    2022年3月3日

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  101. Unveiling Chemisorbed Crystallographically Heterogeneous Graphene/FePd Interface

    MIRAGE LATEST NEWS

    2022年3月3日

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  102. 東北大ら、ファンデルワールス力で異種界面結合

    Optonics online

    2022年3月2日

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  103. 東北大など、ファンデルワールス力により異なる結晶界面を「つよく・しなやか」に結合できることを発見

    日本経済新聞プレスリリース

    2022年3月2日

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  104. 次世代メモリーMRAMは20年戦略 遠藤哲郎東北大教授 テクノロジストの時代

    日本経済新聞電子版

    2022年3月1日

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  105. 東北大発新興、省電力の半導体設計事業で首都圏に拠点

    日本経済新聞電子版

    2022年1月31日

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  106. 常識を覆す半導体メモリー「MRAM」でゲームチェンジ狙う。東北大発ベンチャーの勝算

    Yahooニュース

    2022年1月24日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  107. 【ディープテックを追え】常識を覆す半導体メモリー、ＭＲＡＭとは？

    ニュースイッチ

    2022年1月17日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  108. Latest Emerging Memory Developments At 2021 IEDM And MRAM Forum Including In Memory Computing

    Forbes

    2021年12月27日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  109. 書き込み10ナノ秒以下 磁気トンネル接合素子 オングストローム世代対応

    日刊工業新聞

    2021年12月16日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  110. 東北大とJST、オングストローム世代半導体製造技術での磁気抵抗メモリ基盤技術を確立

    日本経済新聞 電子版

    2021年12月14日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  111. Magnetic Tunnel Junction Technology for the Angstrom Semiconductor Era

    EurekAlert!

    2021年12月14日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  112. Researchers from Tohoku University developed the world's smallest STT-MRAM MTJ

    MRAM-info

    2021年12月14日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  113. Magnetic Tunnel Junction Technology for Angstrom Semiconductor Era

    MIRAGE NEWS

    2021年12月14日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  114. 東北大など、ニューロンとシナプスの機能が一体化したスピン素子技術を開発

    マイナビニュース

    2021年12月2日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  115. 東北大とJST、ニューロンとシナプスの機能が一体化されたスピントロニクス素子技術を開発

    日本経済新聞 電子版

    2021年11月30日

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  116. Memristive spintronic neurons: Combining two cognitive computing nano-elements into one

    EurekAlert!

    2021年11月29日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  117. New discovery opens the way for brain-like computers

    Science Daily

    2021年11月29日

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  118. 東北大学発ベンチャーでスピントロニクス技術とパワーエレクトロニクス技術の社会実装の加速化を目指すパワースピン、資金調達を実施

    Kabutan

    2021年11月19日

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  119. サブナノメートルのトランジスタ技術や8Gbitの大容量強誘電体メモリなどが登場するIEDM 2021

    PC Watch

    2021年11月16日

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  120. 半導体開発で産業育成を 東北大教授が講演

    釧路新聞

    2021年10月31日

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  121. Hexagonal boron nitride as a tunnel barrier for ferromagnetic tunnel junctions

    Nano Werk

    2021年8月27日

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  122. Advanced Ferromagnetic Tunnel Junction Using Two-dimensional Hexagonal-BN

    mirage news

    2021年8月26日

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  123. MTJ素子の障壁材料に二次元物質を利用、1000％のTMR比を確認

    EE Times Japan

    2021年8月25日

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  124. 強磁性トンネル接合素子の障壁材料における二次元物質の可能性、東北大が調査

    マイナビニュース

    2021年8月23日

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  125. 東北大、CoとNの原子の相対位置関係により二次元物質と強磁性金属の界面の混成軌道による界面垂直磁気異方性強化を発見

    日本経済新聞 電子版

    2021年8月20日

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  126. 消費電力50分の1 次世代メモリー「MRAM」普及へ

    日本経済新聞 電子版

    2021年7月19日

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  127. 経営ひと言／東北大学・遠藤哲郎教授「コア技術必要」

    日刊工業新聞 電子版

    2021年6月22日

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  128. STT-MRAM向け記憶素子、書き換え耐性6000億回超 東北大

    日刊工業新聞 電子版

    2021年6月9日

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  129. New magnetic tunnel junction quad tech provides endurance and reliable data retention

    The Hack Posts

    2021年6月2日

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  130. Higher endurance and dependable information storage: A brand new STT-MRAM Quad know-how

    Electrical Daily News

    2021年6月2日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  131. BETTER ENDURANCE AND RELIABLE DATA RETENTION: A NEW STT-MRAM QUAD TECHNOLOGY (ENGINEERING)

    Uncover Reality

    2021年6月2日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  132. Meilleure endurance et r?tention fiable des donn?es : une nouvelle technologie STT-MRAM Quad

    The Press Free

    2021年6月2日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  133. 東北大、1桁nm世代のプロセスデザインルールに適合するQuad-MTJを開発

    IDEMA 日本HDD協会

    2021年6月2日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  134. 1桁ナノメートル世代の集積化技術での10年以上のデータ保持と1兆回に到達する書き換え耐性を有する低消費電力MRAM技術の開発に成功

    NanotechJapan

    2021年6月1日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  135. 10年以上のデータ保持と1兆回に到達する書き換え耐性を有する低消費電力 MRAM技術の開発に成功

    日本の研究.com

    2021年6月1日

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  136. Better Endurance and Reliable Data Retention: A New STT-MRAM Quad Technology

    MIRAGE News

    2021年6月1日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  137. 東北大、10年以上のデータ保持と1兆回に到達する書き換え耐性を有する低消費電力 MRAM技術の開発に成功

    日本経済新聞 電子版

    2021年6月1日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  138. 生産、高まる国内回帰論 海外集中リスク膨らむ

    日本経済新聞 電子版

    2021年6月1日

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  139. 半導体産業、勝者交代も 普及期迎えるスピントロニクス東北大学教授 遠藤哲郎氏

    日本経済新聞 電子版

    2021年6月1日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  140. 半導体産業、勝者交代も

    日経産業新聞

    2021年5月31日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  141. S'pore, Japan researchers find new way to turn Wi-Fi signals into power

    THE STRAITS TIMES

    2021年5月25日

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  142. Wi-Fi電波で発電 充電不要スマホの実用化も期待

    47NEWS

    2021年5月24日

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  143. 東北大、スピントロニクス原理活用

    河北新報

    2021年5月24日

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  144. 【スピントロニクス】東北大学電気通信研究所の深見教授・大野教授 シンガポール国立大学との共同研究によりWi-Fiの電波で発電する技術開発

    加工技術研究会

    2021年5月22日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  145. Wi-Fi」を吸収して充電できる装置が登場

    ナゾロジー

    2021年5月22日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  146. Wireless and Battery Free Spintronic Energy Harvester

    OFF GRID ENERGY INDEPENDENCE

    2021年5月21日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  147. Tap a signal as an energy source, which can result in over-WiFi. ? Science Inquirer

    jiotorme

    2021年5月21日

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  148. Wi-Fiの2.4GHz帯電波で発電、東北大らが開発

    EE Times Japan

    2021年5月21日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  149. Wi-Fiの電波で発電するスピントロニクス技術を開発

    河北新報ONLINE NEWS

    2021年5月21日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  150. 捨てられる電波

    日刊工業新聞

    2021年5月21日

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  151. WiFi Signals Could Power Small Electronics Without Any Batteries

    The Energy Bulletin

    2021年5月20日

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  152. Wi-Fi電波で発電できる！東北大などが素子を開発

    gooニュース

    2021年5月20日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  153. WiFi Signals Could Power Small Electronics Without Any Batteries

    OILPRICE.com

    2021年5月19日

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  154. TAPPING SIGNALS AS AN ENERGY SOURCE IS POSSIBLE EXCESS WIFI.

    SCIENTIFIC INQUIRER

    2021年5月19日

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  155. NUS team harvests WiFi signals to power electronics

    IndiaEducationDiary.com

    2021年5月19日

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  156. NUS engineers harvest WiFi signals to power small electronics

    Bioengineer.org

    2021年5月18日

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  157. 東北大、Wi-Fiの電波で発電するスピントロニクス技術を開発

    日本経済新聞 電子版

    2021年5月18日

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  158. 東北大学のスピントロニクスMRAMは、新たな段階に突入した

    電子デバイス産業新聞

    2021年5月7日

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  159. 電子デバイス産業新聞「第1回セミコンニューウェーブ2021」

    電子デバイス産業新聞

    2021年4月19日

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  160. 東北大学、Pビット素子の状態更新を100倍高速に

    EE Times Japan

    2021年3月23日

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  161. Demonstrating World’s Fastest Spintronics p-bit

    MIRAGE

    2021年3月19日

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  162. 東北大が1秒間に1億回の動作が可能な「確率ビット素子」の開発に成功

    マイナビニュース

    2021年3月19日

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  163. Demonstrating the world's fastest spintronics p-bit

    EurekAlert!

    2021年3月18日

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  164. Non-Volatile Memory Market to Witness Huge Growth by 2026 | ROHM Co. Ltd, STMicroelectronics NV, Maxim Integrated Products Inc., Fujitsu Ltd

    KSU | The Sentinel Newspaper

    2021年3月1日

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  165. IEDM 2020 - テーマは「より良い将来のための革新的デバイス」

    マイナビニュースTECH+

    2021年2月3日

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  166. 世界最小磁気トンネル接合素子の高性能動作を実証 ～超大容量・低消費電力・高性能不揮発性メモリ開発を加速～

    Alpha Galileo

    2020年12月11日

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  167. 萩生田文科相が東北大訪問、産学連携の現場視察

    河北新報 ONLINE NEWS

    2020年12月10日

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  168. 直径2.3nmの新構造形状磁気異方性MTJ素子を開発

    EE Times

    2020年12月10日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  169. 東北大，最小・高性能磁気トンネル接合素子を開発

    OPTRONICS

    2020年12月8日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  170. World’s Smallest High-performance Magnetic Tunnel Junction

    MIRAGE

    2020年12月8日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  171. The world's smallest high-performance magnetic tunnel junction

    Science Daily

    2020年12月8日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  172. オンライン開催のIEDM 2020、次世代半導体開発の最新成果を喰らい尽くす

    PC.Watch

    2020年12月5日

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  173. Non-Volatile Memory Market - Growth, Trends, Forecasts (2020 - 2025)

    ReportLinler

    2020年11月20日

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  174. T&Sと東北大、次世代半導体の実用化へ研究開発

    日本経済新聞電子版

    2020年11月4日

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  175. 2020 IEEE IEDM To Highlight Innovative Devices for a Better Future

    semiconductor-digest.com

    2020年9月10日

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  176. 66th IEDM will be held virtually Dec 12-16

    Electronics Weekly

    2020年9月10日

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  177. MRAMの低消費電力化が地球環境を守る

    PROトロン Vol. 7

    2020年8月3日

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  178. 電子スピン使い記録用チップ

    日経産業新聞

    2020年7月14日

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  179. 「電子スピン」メモリー電力1000分の1

    日経XTECH

    2020年6月30日

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  180. 東北大学、Quad-MTJで高速動作などを確認

    Yahoo! ニュース

    2020年6月19日

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  181. 東北大、SOT-MTJ素子を用いた不揮発メモリチップの試作・実証に成功

    日本経済新聞電子版

    2020年6月15日

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  182. 東北大、STT-MRAMの車載応用を可能にする高速かつ高信頼な微細磁気トンネル接合(MTJ)素子の実証動作に成功

    日本経済新聞電子版

    2020年6月14日

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  183. MRAMがついに表舞台に、2024年に市場が2000億円規模へ

    日経XTECH

    2020年5月26日

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  184. AIブームで進?する第4次“熱危機”、スピン利用で消費電?が1000分の1に

    日経XTECH

    2020年5月25日

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  185. SRAMとDRAMを代替へ AIでは1/1000の省エネに

    日経エレクトロニクス２０２０年６月号

    2020年5月19日

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  186. 東北大学イノベーターズカンファレンス 東北大・遠藤氏が講演 書き換え耐性の重要性説く

    電子デバイス産業新聞

    2019年12月12日

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  187. 特許発案吹雪の中で

    河北新報

    2019年12月1日

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  188. 自動車、5Gなど最新トレンド網羅

    電子デバイス産業新聞

    2019年10月10日

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  189. ビックデータ時代 需要増

    河北新報

    2019年10月10日

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  190. CIES MTJを高温で動作 自動車などにも適用可

    電子デバイス産業新聞

    2019年7月11日

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  191. 東北大と高輝度光科学研究センター、STT-MRAM用極薄MgOトンネル障壁膜の化学結合状態の微視的変化の観測に成功

    日本経済新聞電子版

    2019年6月27日

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  192. 150℃でも十分な熱安定性を実現：東北大学、車載用途に対応可能なMTJ技術を開発

    IT Media

    2019年6月17日

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  193. 東北大学、車載用途に対応可能なMTJ技術を開発

    EE Times Japan

    2019年6月17日

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  194. 東北大、150℃の耐環境下でデータ保持時間を100万倍に延ばせる1Xnm世代向け高信頼MTJの開発に成功

    日本経済新聞電子版

    2019年6月12日

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  195. 省エネ社会構築目指す

    河北新報

    2019年5月22日

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  196. 東北大新キャンパスのイノベーション創出戦略とは

    日経×TECH

    2019年5月15日

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  197. 東北大学はスピントロニクスマイコン開発しAIチップで世界最先行

    電子デバイス産業新聞ウェブサイト

    2019年5月10日

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  198. 高速動作のまま桁違いの低消費電力化、東北大学が不揮発性マイコン開発 電源や電池なしでの動作を目指す

    日経×TECH

    2019年4月17日

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  199. 東北大、ニューロンとシナプスの動作を再現する変幻自在なスピントロニクス素子を開発

    日本経済新聞電子版

    2019年4月16日

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  200. ニッポン半導体の本格活動は新型メモリーの開発ラッシュにあり

    Yahoo JAPAN ニュース

    2019年4月4日

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  201. MRAMはマイコンやプロセッサへの集積化で超低消費電力の威力を発揮

    semiconportal

    2019年4月3日

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  202. 電源切っても記録保持/東北大、省電力マイコン開発

    電気新聞

    2019年3月22日

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  203. スピントロニクス技術を用いた高性能・超低消費電力マイコン開発

    科学新聞

    2019年3月15日

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  204. 実用化迫るスピントロニクス、チップ性能向上の壁挑む、微細化・省電力期待高く

    日経産業新聞

    2019年3月15日

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  205. 【世界初】高性能と超低消費電力を両立する不揮発マイコンを実証

    宮崎日日新聞

    2019年3月8日

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  206. 電池レスで駆動 高性能不揮発マイコン

    電子デバイス産業新聞

    2019年3月7日

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  207. 【PC Watch】東北大 「不揮発性マイコン」発実証

    SankeiBiz

    2019年3月5日

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  208. 東北大の研究者ら、高性能・低消費電力の不揮発性マイコンを開発

    財形新聞

    2019年2月23日

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  209. Deavelopment of nonvolatile spintronics-based 50uW microcontroller until operating at 200MHz

    Bioengineer.org

    2019年2月21日

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  210. 世界に先駆け、200MHｚで50μW以下の高性能・低消費電力スピントロニクス不揮発マイコンを実証

    EurekAlert!

    2019年2月20日

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  211. スピントロニクス集積回路技術を用いて、高性能（動作周波数200MHz)と超低消費電力（平均電力50μW以下）を両立する不揮発マイコンを世界で初めて実証

    J-Net21

    2019年2月19日

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  212. 東北大、スピントロニクスで高性能/低消費電力MCUを開発

    OPTRONICS ON LINE

    2019年2月19日

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  213. 東北大、バッテリなしで動作するIoT向け不揮発性マイコンを世界初実証

    PC Watch

    2019年2月19日

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  214. マイコン、電池不要-東北大、顔認証の演算可能

    日本経済新聞

    2019年2月19日

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  215. Researchers design 128mb STT-MRAM

    DX news.com

    2019年1月14日

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  216. Researchers develop 128Mb STT-MRAM with World's Fastest Write Speed for Embeddeed

    POP YARD

    2019年1月10日

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  217. Researchers develop workd's fastest write speed for embedded memory

    TRINITY IT es

    2019年1月7日

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  218. WORLD'S FASTEST STT-MRAM

    Always Researching

    2019年1月6日

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  219. Researchers Develop 128Mb STT-MRAM

    IConnect007

    2019年1月2日

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  220. Researchers develop 128Mb STT-MRAM with World's Fastest Write Speed for Embeddeed Memory

    HP Cwire

    2019年1月2日

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  221. 「卓越大学院」始動

    日刊工業新聞

    2018年10月11日

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  222. 《ビジョン》遠藤哲郎センター長 研究現場も国際化必須(日本経済新聞電子版)

    日本経済新聞電子版

    2018年6月27日

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  223. 東北大学国際集積エレクトロニクス研究開発センター 企業が賄う共同研究(日本経済新聞)

    日本経済新聞

    2018年6月27日

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  224. 東北大学国際集積エレクトロニクス研究開発センター 企業が賄う共同研究(日刊工業新聞電子版)

    日刊工業新聞電子版

    2018年6月27日

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  225. STT-MRAMの開発効率向上と量産化に寄与

    bp-Affairs

    2018年5月22日

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  226. 新型メモリー 量産後押し アドバンテスト・東北大 良品率を改善

    日経産業新聞

    2018年5月22日

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  227. メモリー新技術 容量100万倍以上

    日本経済新聞

    2018年5月21日

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  228. アドバンテスト、次世代メモリの歩留まり率向上と高性能化の実証実験に成功(株ライン)

    株ライン

    2018年5月21日

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  229. アドバンテスト、次世代メモリの歩留まり率向上と高性能化の実証実験に成功(Yahoo!Japanファイナンス)

    Yahoo!Japanファイナンス

    2018年5月21日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  230. 当社メモリ・テスト・システムを用いたSTT-MRAMの歩留まり率向上と高性能化の実証実験に成功(BtoBプラットフォーム業界チャネル)

    BtoBプラットフォーム業界チャネル

    2018年5月18日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  231. 当社メモリ・テスト・システムを用いたSTT-MRAMの歩留まり率向上と高性能化の実証実験に成功(ADVANTEST)

    ADVANTEST

    2018年5月18日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  232. アドバンテストと東北大CIES、次世代メモリ「STT-MRAM」の歩留まり率向上と高性能化の実証実験に成功

    日本経済新聞電子版

    2018年5月18日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  233. STT-MRAM用テスト装置、測定が2万倍高速に

    EE Times Japan

    2018年5月17日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  234. 反応性エッチングプロセスの開発による磁気ランダムアクセスメモリ（STT-MRAM）の高性能化と歩留まり率の向上の両立に世界で初めて成功

    日本の研究.com

    2018年5月15日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  235. キーサイト・テクノロジー合同会社との共同開発の成果により、STT-MRAMの信頼性評価（データ保持時間＝10年）を1.7秒（従来比2万倍の高速化）で可能にする新測定システムの実証に成功

    日本の研究.com

    2018年5月15日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  236. アドバンテスト社製メモリテスターを用いて,300mm ウェハ全面における平均値で 磁気ランダムアクセスメモリ(STT-MRAM)の歩留まり率の向上(91%から 97%)と、高速動作特性の向上を実証する実験に成功

    日本の研究.com

    2018年5月15日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  237. STT－MRAMの高性能化と高歩留まりを両立させる技術を開発 東北大と東京エレクトロン

    fab cross for エンジニア

    2018年5月15日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  238. 東北大、反応性イオンエッチングプロセスの開発による磁気ランダムアクセスメモリの高性能化と歩留まり率の向上の両立に成功

    日本経済新聞電子版

    2018年5月14日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  239. 東北大、アドバンテスト社製メモリテスターを用いて磁気ランダムアクセスメモリの歩留まり率の向上と高性能化を実証

    日本経済新聞電子版

    2018年5月14日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  240. 混載用途でMRAMの実用化目前 新方式で大容量化の道開く

    電子デバイス産業新聞

    2018年4月20日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  241. MRAMは商品化と10nmの限界を極める研究の2本立て

    semiconportal

    2018年4月4日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  242. 組み込みMRAMを今年末にファウンドリ2社が生産開始

    semiconportal

    2018年3月23日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  243. Tohoku University Center for Innovative Integrated Electronic Systems/ 4th CIES Technology Forum

    GLOBALFOUNDRIES

    2018年3月21日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  244. Meeting Announcements 4th CIES Technology Forum

    EurekAlert!

    2018年3月13日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  245. Public Release 4th CIES Technology Forum

    EurekAlert!

    2018年3月13日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  246. 東北大、最小直径3.8nmの高性能磁気トンネル接合素子を開発

    グローバルネット

    2018年2月26日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  247. 磁気トンネル接合素子，未踏の一桁ナノメートル領域で動作実現 ～超大容量・低消費電力・高性能不揮発性メモリの実現に道筋～(ナノテクノロジープラットフォーム)

    ナノテクノロジープラットフォーム

    2018年2月23日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  248. STT-MRAM新技術 線寬3分之1、記憶容量100倍

    DIGITIMES

    2018年2月22日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  249. Unprecedented single-digit-nanometer magnetic tunnel junction demonstrated (felixfacts)

    felixfacts

    2018年2月22日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  250. Unprecedented single-digit-nanometer magnetic tunnel junction demonstrated (Jpralves.net)

    Jpralves.net

    2018年2月22日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  251. Unprecedented single-digit-nanometer magnetic tunnel junction demonstrated (15minutenews)

    15minutenews

    2018年2月21日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  252. Unprecedented single-digit-nanometer magnetic tunnel junction demonstrated (Product Design & Development)

    Product Design & Development

    2018年2月21日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  253. Unprecedented single-digit-nanometer magnetic tunnel junction demonstrated (Phys.org)

    Phys.org

    2018年2月21日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  254. Unprecedented single-digit-nanometer magnetic tunnel junction demonstrated (Long Room)

    Long Room

    2018年2月20日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  255. Unprecedented single-digit-nanometer magnetic tunnel junction demonstrated (Asia Research news)

    Asia Research news

    2018年2月20日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  256. Unprecedented single-digit-nanometer magnetic tunnel junction demonstrated (ScienceDaily)

    ScienceDaily

    2018年2月20日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  257. Unprecedented single-digit-nanometer magnetic tunnel junction demonstrated (EurekAlert!)

    EurekAlert!

    2018年2月19日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  258. 超大容量・低消費電力・高性能不揮発性メモリの実現に道筋

    bp-Affairs

    2018年2月19日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  259. 磁気トンネル接合素子、直径3.8nmで動作確認(EE Times Japan)

    EE Times Japan

    2018年2月19日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  260. 磁石の性質使う新メモリー 容量DRAMの10倍

    日本経済新聞

    2018年2月19日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  261. 磁気トンネル接合素子、直径3.8nmで動作確認(IT Media)

    IT Media

    2018年2月19日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  262. 記憶容量、DRAMの10倍以上へ 東北大が新素子

    日本経済新聞 電子版

    2018年2月17日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  263. 【ＭＲＡＭ】記憶容量、ＤＲＡＭの１０倍以上へ 東北大が新素子(２NN)

    ２NN

    2018年2月17日

    メディア報道種別: テレビ・ラジオ番組

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  264. 東北大，最小直径3.8nmまでの磁気トンネル接合素子を開発

    OPTRONICS ONLINE

    2018年2月16日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  265. 未踏の一桁ナノメートルサイズでも熱安定性と電流誘起磁化反転を両立――東北大、磁気トンネル接合素子の新方式を提案

    fabcross for エンジニア

    2018年2月16日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  266. 磁気トンネル接合素子、未踏の一桁ナノメートル領域で動作実現～超大容量・低消費電力・高性能不揮発性メモリの実現に道筋～(日本の研究.com)

    日本の研究.com

    2018年2月15日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  267. 磁気トンネル接合素子、未踏の一桁ナノメートル領域で動作実現～超大容量・低消費電力・高性能不揮発性メモリの実現に道筋～(ECO Mart)

    ECO Mart

    2018年2月15日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  268. 磁気トンネル接合素子、未踏の一桁ナノメートル領域で動作実現(テック・アイ技術情報研究所)

    テック・アイ技術情報研究所

    2018年2月14日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  269. 磁気トンネル接合素子、未踏の一桁ナノメートル領域で動作実現～超大容量・低消費電力・高性能不揮発性メモリの実現に道筋～(科学技術振興機構（ＪＳＴ）)

    科学技術振興機構（ＪＳＴ）

    2018年2月14日

    メディア報道種別: その他

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  270. 磁気トンネル接合素子、未踏の一桁ナノメートル領域で動作実現(内閣府)

    内閣府

    2018年2月14日

    メディア報道種別: その他

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  271. 磁気トンネル接合素子、未踏の一桁ナノメートル領域で動作実現～超大容量・低消費電力・高性能不揮発性メモリの実現に道筋～(はてなブックマーク)

    はてなブックマーク

    2018年2月14日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  272. 東北大、磁気トンネル接合素子の新方式提案し世界最小となる一桁ナノメートルサイズでの動作実証に成功

    日本経済新聞 電子版

    2018年2月14日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  273. 2018 MAGNETICS SOCIETY IEEE FELLOW INDUCTEES

    IEEE MAGNETICS

    2018年1月1日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  274. Tohoku University and Keysight Technologies Inc. release test solution product for MTJ(Mihanmag)

    Mihanmag

    2017年11月8日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  275. Keysight Technologies announces a new MRAM test platform designed in collaboration with Tohoku University

    MRAM-info

    2017年11月8日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  276. 次世代メモリSTT-MRAMのMTJ特性評価ソリューションを製品化

    EurecAlert! Science News

    2017年11月8日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  277. Tohoku University collaborates with Keysight Technologies Inc. on STT-MRAM test solution

    EurecAlert! Science News

    2017年11月8日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  278. JOINING FORCES TO CREATE A NEW ERA OF ELECTRONICS

    Nature Inside View

    2017年11月2日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  279. インタビュー記事「MRAMと拠点構築で内閣総理大臣賞」

    電子デバイス産業新聞

    2017年11月2日

    メディア報道種別: テレビ・ラジオ番組

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    遠藤が受賞したMRAMと拠点構築で内閣総理大臣賞にかかる報道が電子デバイス産業新聞よりなされた。

  280. High-Throughput 1 ns Pulsed IV Memory Test Solution

    All about TEST

    2017年10月11日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  281. トップランナー「電子のスピンでコンピューター革命」電子がもつ磁石の性質を利用する「スピントロニクス」

    Newton

    2017年9月27日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  282. Charakterisierung von neuen Speichertechnologien

    All about TEST

    2017年9月27日

    メディア報道種別: テレビ・ラジオ番組

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  283. 日本人4年連続なるか ノーベル賞発表迫る

    日刊工業新聞

    2017年9月22日

    メディア報道種別: テレビ・ラジオ番組

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  284. Keysight Technologies Announces High-Throughput 1 ns Pulsed IV Memory Test Solution-Accelerates Development, Commercialization of New Memory, Including STT-MRAM(Electronics Media)

    Electronics Media

    2017年9月22日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  285. Keysight Technologies Announces High-Throughput 1 ns Pulsed IV Memory Test Solution-Accelerates Development, Commercialization of New Memory, Including STT-MRAM(Signal Integrity Journal)

    Signal Integrity Journal

    2017年9月18日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  286. Test solution accelerates new memory development

    Keysight Technologies

    2017年9月18日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  287. 新時代を切り開くAIチップの本命は？(日経テクノロジーオンライン)

    日経テクノロジーオンライン

    2017年9月1日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  288. 新時代を切り開くAIチップの本命は？(日経エレクトロニクス)

    日経エレクトロニクス

    2017年9月1日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  289. 科学リサーチフロント「集積回路 省エネの切り札」

    読売新聞夕刊

    2017年8月24日

    メディア報道種別: テレビ・ラジオ番組

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  290. 科学リサーチフロント「電子の磁力で省エネ」(読売新聞夕刊)

    読売新聞夕刊

    2017年8月3日

    メディア報道種別: テレビ・ラジオ番組

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  291. 東北大を訪問 産学拠点視察 文科相

    河北新報

    2017年7月27日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  292. 不揮発性メモリで、電力のイノベーションを起こす

    Top Researchers

    2017年7月11日

    メディア報道種別: テレビ・ラジオ番組

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  293. スピン軌道トルクによる高速磁化反転とその応用

    応用物理7号

    2017年7月10日

    メディア報道種別: テレビ・ラジオ番組

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している研究開発のニュースが応用物理??に取り上げられた。

  294. AI/IoT時代を支える基軸新デバイスを創出 CIESは社会実装を見据えた新局面に突入(日経テクノロジーオンライン)

    日経テクノロジーオンライン

    2017年6月1日

    メディア報道種別: テレビ・ラジオ番組

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  295. AI/IoT時代を支える基軸新デバイスを創出 CIESは社会実装を見据えた新局面に突入(日経エレクトロニクス)

    日経エレクトロニクス

    2017年6月1日

    メディア報道種別: テレビ・ラジオ番組

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  296. 平成２９年度全国発明表彰 受賞者の発表について

    公益社団法人 発明協会

    2017年5月25日

    メディア報道種別: テレビ・ラジオ番組

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    遠藤が受賞した全国発明表彰 21世紀発明奨励賞にかかる報道が発明協会よりなされた。

  297. 東北大、成果に応じ評価 産学共同研究の博士学生 企業資金で支援

    日刊工業新聞

    2017年4月13日

    メディア報道種別: テレビ・ラジオ番組

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  298. まずは混載フラッシュ代替、GLOBALFOUNDRIESのMRAM戦略

    日経テクノロジーオンライン

    2017年3月22日

    メディア報道種別: テレビ・ラジオ番組

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  299. 平成28年度(第14回)内閣府産学官連携功労者表彰 内閣総理大臣賞受賞「産学官連携チームで集積エレクトロニクスの未来を築く」第3回「劣勢に立たされていた“日の丸半導体”は復活するか?」

    Science Portal

    2017年1月23日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  300. 平成28年度(第14回)内閣府産学官連携功労者表彰内閣総理大臣賞受賞「産学官連携チームで集積エレクトロニクスの未来を築く」第2回「日本に適したオープン・イノベーションの在り方とは?」

    Science Portal

    2017年1月13日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  301. 産学官連携によるオープンイノベーション拠点の確立と成果―第14回産学官連携功労者表彰「内閣総理大臣賞」を受賞して―(OHM)

    OHM 2017年1月号

    2017年1月5日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  302. 平成28年度(第14回)内閣府産学官連携功労者表彰 内閣総理大臣賞受賞「産学官連携チームで集積エレクトロニクスの未来を築く」(Science Portal)

    Science Portal

    2016年12月22日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  303. 産学共創のステージへ（１）幕上がる『ＯＰＥＲＡ』

    日刊工業新聞

    2016年11月29日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  304. 世界に通用する産業創る

    日刊工業新聞

    2016年11月29日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  305. 世界のトップ企業が集まる最先端R＆D拠点を日本に 遠藤 哲郎氏（東北大学 国際集積エレクトロニクス研究開発センター センター長）(日経エレクトロニクス)

    日経エレクトロニクス

    2016年11月20日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  306. 世界のトップ企業が集まる最先端R＆D拠点を日本に 遠藤 哲郎氏（東北大学 国際集積エレクトロニクス研究開発センター センター長）

    日経テクノロジーonline

    2016年11月18日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  307. Semiconductor Collaboration Recognized For Successful Public Private Partnership Read more from Asian Scientist(Asian Scientist Magazine)

    Asian Scientist Magazine

    2016年11月1日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  308. IoT高性能化の切り札 超高速不揮発メモリ

    セラミックス

    2016年11月1日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  309. 日本支えた半導体の衰退 政府支援の研究拠点を

    日経産業新聞

    2016年10月31日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  310. R&D collaboration in integrated electronic systems receives top award(scienmag)

    scienmag

    2016年10月19日

    メディア報道種別: その他

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  311. R&D collaboration in integrated electronic systems receives top award(Peer Appraisals)

    Peer Appraisals

    2016年10月19日

    メディア報道種別: その他

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  312. R&D collaboration in integrated electronic systems receives top award(HiTechDays.com)

    HiTechDays.com

    2016年10月19日

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  313. R&D collaboration in integrated electronic systems receives top award(I Want Hololens)

    I Want Hololens

    2016年10月19日

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  314. R&D collaboration in integrated electronic systems receives top award(regator)

    regator

    2016年10月19日

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  315. R&D collaboration in integrated electronic systems receives top award(Primeur Weekly)

    Primeur Weekly

    2016年10月18日

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  316. R&D collaboration in integrated electronic systems receives top award(EurekAlert)

    EurekAlert

    2016年10月18日

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  317. 先輩の技術融合(日刊工業新聞)

    日刊工業新聞

    2016年9月27日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  318. スピントロニクスLSI、見えてきた実用化(日刊工業新聞 電子版)

    日刊工業新聞 電子版

    2016年9月26日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  319. 待機電力ゼロ、実用化目前(日刊工業新聞)

    日刊工業新聞

    2016年9月23日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  320. 産学官連携の代表的な功労者の表彰【分野別】

    キャリアパーク

    2016年9月21日

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  321. 東北大、東エレ、キーサイトが、産学官連携の総理大臣賞を受賞(日経エレクトロニクス)

    日経エレクトロニクス

    2016年9月16日

    メディア報道種別: その他

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  322. 東北大ら，内閣総理大臣賞を受賞

    OPTRONICS ONLINE

    2016年9月2日

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  323. 内閣府、産学官連携功労者表彰者の文部科学大臣賞に東北大学教授3人を選出(日経BP 知財Awareness)

    日経BP 知財Awareness

    2016年9月1日

    メディア報道種別: その他

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  324. 電子機器大幅省電力化 東北大教授らに最高賞

    河北新報オンライン

    2016年8月27日

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  325. 東北大・遠藤教授ら総理大臣賞 電子機器省電力化に貢献

    河北新報

    2016年8月27日

    メディア報道種別: その他

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  326. 電子機器大幅省電力化 東北大教授らに最高賞

    47news

    2016年8月27日

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  327. 東北大・遠藤教授ら総理大臣賞 電子機器省電力化に貢献(河北新報)

    河北新報

    2016年8月27日

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  328. 産学連携の「総理大臣賞」を東北大、東京エレクトロン、キーサイトが受賞した理由

    株ライン

    2016年8月26日

    メディア報道種別: その他

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  329. 産学連携の総理大臣賞が東北大、東京エレクらに輝いた理由

    日経テクノロジーオンライン

    2016年8月26日

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  330. 第14回産学官連携功労者表彰における受賞者が決定しました

    J-net21 中小企業ビジネス支援サイト

    2016年8月23日

    メディア報道種別: その他

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  331. 産学官功労者表彰、総理大臣賞に東北大学の遠藤教授ら

    大学ジャーナルオンライン

    2016年8月23日

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  332. Tokyo Electron Receives Prime Minister's Award in Citation of Merit for Industry-Academia-Government Collaboration (TEL FSI Inc)

    wn.com

    2016年8月22日

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  333. Tokyo Electron : Receives Prime Minister's Award in Citation of Merit for Industry-Academia-Government Collaboration

    4-Traders

    2016年8月22日

    メディア報道種別: その他

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  334. 総理大臣賞に東北大学など?内閣府が産学官連携功労者１４件表彰

    日刊工業新聞

    2016年8月22日

    メディア報道種別: その他

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  335. 第14回産学官連携功労者表彰において内閣総理大臣賞を受賞

    キーサイト

    2016年8月22日

    メディア報道種別: その他

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  336. 東京エレクトロン、産学官連携功労者表彰で内閣総理大臣賞受賞

    東京エレクトロン

    2016年8月22日

    メディア報道種別: その他

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  337. NEDOプロジェクトの成果が内閣総理大臣賞などを受賞

    NEDO

    2016年8月19日

    メディア報道種別: その他

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道がなされた。

  338. 第14回産学官連携功労者表彰における受賞者が決定しました

    東北経済産業局

    2016年8月19日

    メディア報道種別: その他

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    遠藤が受賞した産学官連携功労者表彰 内閣総理大臣賞にかかる報道が東北経済産業局よりなされた。

  339. 超省エネの磁気メモリー開発-日の丸半導体 復活挑む

    日経産業新聞

    2016年6月23日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  340. 半導体ＦＰＧＡ、高速処理・省電力で 東北大・ＮＥＣが開発

    日本経済新聞

    2016年6月20日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  341. Magnetic domain wall creep

    MaterialsToday

    2016年5月23日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  342. 2Mb STT-MRAMのセル面積を歩留り維持し30％縮小(Yahoo Japan)

    Yahoo Japan

    2016年5月19日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  343. 2Mb STT-MRAMのセル面積を歩留り維持し30％縮小(EE Times Japan)

    EE Times Japan

    2016年5月19日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  344. 2Mb STT-MRAMのセル面積を歩留り維持し30％縮小(NEWS EXPRESS)

    NEWS EXPRESS

    2016年5月19日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  345. STT-MRAMでセル面積を30％縮小する新技術を実証(日経テクノロジーonline)

    日経テクノロジーonline

    2016年5月19日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  346. STT-MRAMでセル面積を30％縮小する新技術を実証(Nikkei BP net)

    Nikkei BP net

    2016年5月18日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  347. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent (Sci24.com)

    Sci24.com

    2016年5月18日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  348. STT-MRAMでセル面積を30％縮小する新技術を実証(イプロス製造業)

    イプロス製造業

    2016年5月18日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  349. 東北大、２メガビット磁気ランダムアクセスメモリー（STT－MRAM）の実証実験に成功

    日経プレスリリース

    2016年5月17日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  350. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent (Science Daily)

    Science Daily

    2016年5月17日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  351. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent ((e)Science News)

    (e)Science News

    2016年5月17日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  352. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(worldwidenews365)

    worldwidenews365

    2016年5月17日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  353. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(globalnewsmagzine)

    globalnewsmagzine

    2016年5月17日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  354. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(regator)

    regator

    2016年5月17日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  355. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(Heart Glows)

    Heart Glows

    2016年5月17日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  356. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(NEWS UNITED)

    NEWS UNITED

    2016年5月17日

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  357. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(I Want Hololens)

    I Want Hololens

    2016年5月17日

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  358. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(Science Newsline Technology)

    Science Newsline Technology

    2016年5月17日

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  359. Reducing 30% Chip Area of STT-MRAM while Increasing Memory Bit Yield by 70%(HOT NEWS TECHNOLOGY)

    HOT NEWS TECHNOLOGY

    2016年5月17日

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  360. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(iconnect007)

    iconnect007

    2016年5月17日

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  361. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(newsblock)

    newsblock

    2016年5月17日

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  362. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(bizdailies)

    bizdailies

    2016年5月17日

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  363. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(ooyuz)

    ooyuz

    2016年5月17日

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  364. New Technology Reduces 30 Percent Chip Area Of STT MRAM While Increasing Memory Bit yield by 70 percent(All OF The Internet)

    All Of The Internet

    2016年5月17日

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  365. New technology reduces 30 percent chip area of STT-MRAM while increasing memory bit yield by 70 percent(PHYS ORG)

    PHYS ORG

    2016年5月17日

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  366. Technology Reduces 30 Percent Chip Area of STT-MRAM While Increasing Memory Bit Yield By 70 Percent(Electronics Component News)

    Electronic Component News

    2016年5月17日

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  367. MTJ stacking process shrinks STT-MRAM die size

    newelectronics

    2016年5月17日

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  368. Researchers develop a way to increase STT-MRAM density by placing MTJs directly on the via(BEFORE IT'S NEWS)

    BEFORE IT'S NEWS

    2016年5月17日

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  369. Researchers develop a way to increase STT-MRAM density by placing MTJs directly on the via(MRAMinfo)

    MRAM-info

    2016年5月17日

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  370. 省エネ半導体実用化へ 消費電力100分の１に

    日経産業新聞

    2016年4月25日

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  371. 世代メモリー 18年にも 国内AI研究連携も

    日経産業新聞

    2016年4月25日

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  372. 2期目を迎えた東北大CIESセンター

    semiconportal

    2016年4月6日

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  373. 記憶速く電流1/5

    日経産業

    2016年3月30日

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  374. The magnetic appeal of spin-orbit memory

    Asian Scientist

    2016年3月28日

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  375. 東北大学ら、MRAMにおける第3のスピン軌道トルク磁化反転方式を開発

    PC Watch

    2016年3月23日

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  376. 東北大、超高速・低消費電力集積回路を実現する新構造磁気メモリ素子を開発

    マイナビニュース

    2016年3月23日

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  377. A New-structure Magnetic Memory Device Developed(R&D Magazine)

    R&D Magazine

    2016年3月22日

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  378. A New-structure Magnetic Memory Device Developed(Science Newsline Technology)

    Science Newsline Technology

    2016年3月22日

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  379. A New-structure Magnetic Memory Device Developed(Nanowerk)

    Nanowerk

    2016年3月22日

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  380. A New-structure Magnetic Memory Device Developed(Eurek Alert)

    Eurek Alert

    2016年3月22日

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  381. 東北大など、新構造磁気メモリ素子を開発

    日経プレスリリース

    2016年3月22日

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  382. 新構造磁気メモリ素子を開発～スピン軌道トルク磁化反転の第３の方式の動作を実証

    J-Net21

    2016年3月22日

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  383. 超高速・小電流のMRAMに道

    日経テクノロジーオンライン

    2016年3月22日

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  384. Team reveals the physics for the mechanism of slow change in microscopic magnetic structures (HighGeekly)

    HighGeekly

    2015年12月16日

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  385. 東北大、ミクロな磁気構造のゆっくりした変化に統一的な理解もたらす

    Optronics

    2015年12月16日

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  386. Physics for the mechanism of slow change in microscopic magnetic structures revealed (eScience News)

    Science Newsline

    2015年12月16日

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  387. Physics for the mechanism of slow change in microscopic magnetic structures revealed (eScience News)

    News United

    2015年12月16日

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  388. Physics for the mechanism of slow change in microscopic magnetic structures revealed (eScience News)

    eScience News

    2015年12月16日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  389. 東北大、ミクロな磁気構造のゆっくりした変化に統一的な理解をもたらす

    inforigin

    2015年12月15日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  390. 静大電子工学研50周年 式典や成果発表

    静岡新聞

    2015年11月17日

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  391. ノーベル賞有力 北海道ゆかりの4人

    北海道新聞

    2015年11月16日

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  392. MRAMは本命不在、MTJ技術の裾野には広がり

    日経テクノロジーon line

    2015年6月23日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  393. 省エネ半導体で日本の復権を、東北大がフォーラム

    IPROS

    2015年3月23日

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  394. キーサイト、東北大との共同研究を元に次世代メモリ測定システム

    マイナビニュース

    2015年3月21日

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  395. 省エネ半導体で日本の復権を、東北大がフォーラム

    日経テクノロジーonline

    2015年3月20日

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  396. キーサイト、東北大との共同研究を元に次世代メモリ測定システムを製品化

    BIGLOBEニュース

    2015年3月19日

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  397. キーサイト、東北大との共同研究を元に次世代メモリ測定システムを製品

    Yahoo!ニュース

    2015年3月19日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  398. キーサイト、東北大との共同研究を元に次世代メモリ測定システムを製品化

    マイナビニュース

    2015年3月19日

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  399. CIES/キーサイト、STT-MRAM測定システムを製品

    Electronic Journal

    2015年3月18日

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  400. Keysight Technologies Collaborates with Tohoku University on STT-MRAM Test Solution for Super Low-Power Electronic Systems

    THOMASNET

    2015年3月18日

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  401. Keysight Technologies to launch an STT-MRAM test solution product developed in collaboration with Tohoku and the CIES

    MRAM-Info.com

    2015年3月17日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  402. 東北大とキーサイト・テクノロジー、次世代メモリーSTT－MRAM測定システムを製品化

    日経プレスリリース

    2015年3月17日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  403. 大学解剖 東北大 実学の杜最先端走る

    日経産業新聞

    2015年1月20日

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  404. 大学解剖「実学の杜 最先端走る」

    日経産業新聞

    2015年1月20日

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  405. ノーベル賞日本人受賞者は？

    産経新聞東京

    2014年10月6日

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  406. ノーベル賞日本人受賞者は？

    Yahoo!ニュース

    2014年10月6日

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  407. ノーベル賞、今年は誰に？

    NHK総合 おはよう日本

    2014年10月5日

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  408. 科学教育欄「全国理系 学び舎紀行」

    電気新聞

    2014年9月9日

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  409. 自然科学3分野 期待高まるノーベル賞

    日刊工業新聞

    2014年9月9日

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  410. 東北大、FIRSTプログラムによるスピントロニクス関連の研究成果を発表

    マイナビニュース

    2014年2月14日

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  411. 垂直磁化で大容量実現へ11nm素子で初の動作実証

    半導体産業新聞

    2014年2月12日

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  412. スピントロニクス活用し無線センサーの電池寿命を10倍に延ばす技術

    日刊工業新聞Newsウェーブ

    2014年2月11日

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  413. 消費電力80分の１の半導体 ＮＥＣと東北大、磁石の性質利用

    日経産業新聞

    2014年2月11日

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  414. 消費電力を1/80に低減できるセンサー端末向け不揮発性マイコン、NECと東北大学が共同開発

    NikkeiBPnet

    2014年2月10日

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  415. 究極の記憶素子に応用 次世代電子スピン技術

    日経産業新聞

    2014年2月3日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  416. 電子産業復興研究者ら探る

    河北新報

    2014年1月23日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  417. 東北大・京大、２０ナノメートル素子の情報書き換え能力を確認－低消費電力で機能

    日刊工業新聞

    2013年12月27日

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  418. 東北大、直径11nmサイズの磁気トンネル接合素子を作製

    マイナビニュース

    2013年12月11日

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  419. 電流量1/100で動作 半導体メモリー素子開発 東北大

    日経産業新聞

    2013年12月11日

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  420. 読みほぐし／＜本日のテーマ＞半導体開発で日米連携

    日本経済新聞

    2013年12月10日

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  421. パソコン１～２秒で起動 東北大が新型メモリー

    日本経済新聞

    2013年12月10日

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  422. 次世代メモリー研究拠点が開設／東北大に日米20社など結集

    日本経済新聞

    2013年11月28日

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  423. 東北大、センター開所／産学連携 次世代磁気メモリ研究

    河北新報

    2013年11月28日

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  424. 次世代半導体開発へ／日米20社、東北大拠点に

    朝日新聞

    2013年11月28日

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  425. 東北大発メモリー革命／ＭＲＡＭ開発拠点始動／東芝出身教授を軸に日米20社強参画／黒子は東エレク

    日本産業新聞

    2013年11月28日

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  426. 日米で次世代半導体／マイクロンなど20社超参加／ＤＲＡＭ置き換え／量産技術16年度めどに

    日本経済新聞

    2013年11月24日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  427. 東北大に産学連携拠点 次世代磁気メモリ開発

    日経産業新聞

    2013年10月22日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  428. 東北大に産学連携拠点 次世代磁気メモリ開発

    日本経済新聞

    2013年10月22日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  429. ナノ秒電流パルスによる磁壁の高制御性を実証

    科学新聞

    2013年9月13日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  430. 東北大、強磁性細線中の磁壁をナノ秒電流パルスにより極めて高い確率で制御

    マイナビニュース

    2013年8月21日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  431. 超高速で演算 磁気素子を開発

    日本経済新聞

    2013年8月20日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  432. 東北大、超高速で演算できる磁気素子を開発

    日本経済新聞電子版

    2013年8月19日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  433. 日本のイノベーター 強磁性半導体の開発 日の丸半導体復活へ奮闘

    日経産業新聞

    2013年7月24日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  434. 日本のイノベーター 強磁性半導体の開発 消費電力100分の1に

    日経産業新聞

    2013年7月23日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  435. スピントロニクス素子と半導体集積回路の融合でナノテクノロジーを深化

    2013年版ものづくり白書

    2013年7月1日

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  436. 微小な磁気正確に測定

    日経産業新聞

    2013年6月28日

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  437. 東北大、スピン流の定量的評価手法を確立

    OPTRONICS

    2013年6月24日

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  438. 東北大、スピントロニクス材料中に流れるスピン流の定量的評価に成功a

    日経プレスリリース

    2013年6月21日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  439. 東北大、スピントロニクス材料中に流れるスピン流の定量的評価に成功

    マイナビニュース

    2013年6月21日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  440. NEC and Tohoku University developed a spintronics text-search chip that cuts power reduction by 99%

    Spintronics-Info.com

    2013年6月16日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  441. NEC Corp : Tohoku University Develops World's First Nonvolatile Memory Applicable to L3 Cache

    4-traders

    2013年6月13日

    メディア報道種別: テレビ・ラジオ番組

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  442. Spintronics-based logic LSI for text search reduces power consumption

    TMC News

    2013年6月11日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが取り上げられた。

  443. Tohoku University develops world's first nonvolatile memory applicable to L3 cache

    Individual com

    2013年6月11日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがndividual comに取り上げられた。

  444. 1メガNVRAM待機電力ゼロ実証 東北大・NEC

    日刊工業新聞

    2013年6月11日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日刊工業新聞に取り上げられた。

  445. ネット検索 消費電力100分の1に

    日本経済新聞

    2013年6月11日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日本経済新聞に取り上げられた。

  446. 東北大とNEC,大容量ロジック混載用不揮発性メモリの動作実証に成功

    日経プレスリリース

    2013年6月10日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日経プレスリリースに取り上げられた。

  447. 東北大とNEC,大容量ロジック混載用不揮発性メモリの動作実証に成功

    マイナビニュース

    2013年6月10日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがマイナビニュースに取り上げられた。

  448. 東北大学とNEC、文字検索処理の消費電力を1/100に低減できる不揮発性CAMを開発

    日経BP半導体リサーチ

    2013年6月10日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが日経BP半導体リサーチ（Tech-on)に取り上げられた。

  449. 東北大学とNEC、消費電力を1/100に削減する集積回路を試作・・・

    RBB TODAY

    2013年6月10日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースがRBB TODAYに取り上げられた。

  450. Spintronics-based logic LSI for text search reduces power consumption

    4-traders

    2013年6月10日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターおよび副センター長を務める省エネルギー・スピントロニクス集積化システムセンターにて展開している磁気メモリに関するニュースが4-tradersに取り上げられた。

  451. 東北大に産学連携拠点 次世代磁気メモリ開発

    日経新聞

    2012年8月25日

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターにて展開している磁気メモリに関するニュースが、３紙の新聞に取り上げられた。

  452. 次世代半導体メモリ研究 東北大に最先端拠点

    日経新聞

    2012年8月25日

    メディア報道種別: テレビ・ラジオ番組

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    遠藤がセンター長を務める国際集積エレクトロニクス研究開発センターの発足に関するニュースが、５紙の新聞に取り上げられた。

  453. スピントロニクスメモリの製造技術開発を開始

    半導体産業新聞

    2011年12月6日

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    遠藤と東京エレクトロンが締結したスピントロニクスメモリの集積化技術とその製造技術開発の共同研究の締結のニュースが、５紙の新聞に取り上げられた。

  454. 600MHzの世界最高速の不揮発性回路の動作に成功

    半導体産業新聞

    2011年12月6日

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    国際学会であるIEDM２０１１で発表した論文の成果が、３紙の新聞に取り上げられた。

  455. 待機電力ゼロ集積回路の開発に成功

    半導体産業新聞

    2011年6月29日

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    国際学会であるVLSI Sympで発表した論文の成果が、５紙の新聞に取り上げられた。

  456. 仙台市国際産学連携フェローに就任

    2010年7月6日

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  457. メモリ新時代

    半導体産業新聞

    2006年8月30日

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    東北大学と㈱GENUSIONの共同研究の成果が、“低コスト・高速書き込みの新型NORフラッシュ”の記事にて紹介された

  458. 高速書き込みNOR型フラッシュメモリ

    日経産業新聞

    2006年7月4日

    メディア報道種別: テレビ・ラジオ番組

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    東北大学と㈱GENUSIONの共同研究の成果が、“高速書き込みNOR型フラッシュメモリ”の記事にて紹介された。

  459. 100Mバイト/秒で書ける新型フラッシュに沸く

    日経エレクトロニクス

    2006年7月3日

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    日経エレクトロニクス7月3日号にて“100Mバイト/秒で書ける新型フラッシュに沸く”と題して、東北大学と㈱GENUSIONの共同研究の研究成果として半導体のオリンピックといわれる「2006 Symposium on VLSI Technology」で発表した内容が紹介された。

  460. シリコンで光通信用分配回路

    日経産業新聞

    2000年2月9日

    メディア報道種別: テレビ・ラジオ番組

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    通信・放送機構の「光通信の超高速化・効率化・長寿命化のための研究開発」（プロジェクトリーダー：西沢 潤一）にて研究フェローとして行った研究の研究成果が報道された。

  461. 高性能のMOSシリコン集積回路開発

    河北新報

    2000年2月9日

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    通信・放送機構の「光通信の超高速化・効率化・長寿命化のための研究開発」（プロジェクトリーダー：西沢 潤一）にて研究フェローとして行った研究の研究成果が報道された。

  462. ニュース7

    NHK

    2000年2月8日

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    通信・放送機構の「光通信の超高速化・効率化・長寿命化のための研究開発」（プロジェクトリーダー：西沢 潤一）にて研究フェローとして行った研究の研究成果が報道された。

  463. ニュース(15:00,18:00,20:45の計三回）

    NHK BS

    2000年2月8日

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    通信・放送機構の「光通信の超高速化・効率化・長寿命化のための研究開発」（プロジェクトリーダー：西沢 潤一）にて研究フェローとして行った研究の研究成果が報道された。

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その他 22

  1. 世界の知を呼び込むIT/輸送システム分野融合型エレクトロニクス技術の創出

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    IT分野の基盤技術とAIとパワーデバイスなどの技術を融合させて輸送システム領域へと展開を図る産学共同研究プログラム。

  2. 半導体集積デバイス向け二次元電子・スピン材料研究拠点

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    東北大学をハブ機関として、日本からは東京大学と筑波大学、英国からはケンブリッジ大学、フランスからはパリ南大学が参画し、二次元電子ガス中のスピン現象などの研究を推進し、将来の二次元電子やスピントロニクスの新規材料の探査研究を行う。

  3. 無充電で長時間使用できる究極のエコIT機器の実現

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    全ての階層で、不揮発性をベースとする最先端のスピントロニクス物理を駆使して、IT機器の電力使用量を劇的に減らし、充電ストレスのないエコ社会を実現する。

  4. 縦型BC-MOSFET による三次元集積工学と応用展開

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    CRESTで開発縦型トランジスターが持つ特徴を最大限生かし、ワーキングメモリーを中心にさまざまな集積回路への応用に向けた研究開発を行います。

  5. GaN双方向電力変換機器の研究開発「

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    GaNベースのパワーデバイスを用いて、双方向電力変換機器を開発する。

  6. 国際産学連携集積エレクトロニクス研究開発拠点の構築と宮城発イノベーションの促進

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    国際産学連携コンソーシアムの構築を行い、国際産学連携研究を推進する。

  7. 省エネ社会へ向けた磁気トンネル接合素子とその量産技術の開発

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    磁気トンネル接合素子とその量産技術の開発を産学連携にて行う。

  8. Vertical Device and its Process

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    縦型デバイスに関する研究、ならびに、その製造技術について研究する。

  9. 低消費電力・スピントロニクス論理集積回路の開発

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    スピントロニクス技術とCMOS技術の融合により、超低消費電力の論理集積回路を開発すると共に、本技術分野の拠点形成を目指す。

  10. 縦型ボディーチャネルＭＯＳＦＥＴとその集積プロセスの開発

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    研究代表者が提案してきた縦型ボディーチャネルＭＯＳＦＥＴのデバイス・回路技術を研究開発すると共に、その集積プロセスの研究開発を行う。

  11. 縦型構造の電荷蓄積膜方式セルを積層した超高密度不揮発性半導体メモリの製造技術の開発

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    縦型構造の電荷蓄積膜方式セルを積層した超高密度不揮発性半導体メモリの製造技術を開発する。

  12. 高速データ書き込み性能を有する超大容量3次元構造不揮発性半導体メモリの開発

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    近年、情報通信データ量は飛躍的に増大しており、更なる超高速・大容量化が望まれる不揮発性半導体メモリに関する研究開発である。 現在使用されているNAND型フラッシュメモリーでは、更なる大容量データ書き込み時の速度対応が困難である。申請者らが開発した「多段縦型構造トランジスタ技術」と「Ｂ４ーHE(Back Bias assisted Band to Band tunneling induced Hot Electron)フラッシュメモリ技術」を融合し、低電力・高速書込み性能を有する三次元大容量半導体不揮発性メモリ技術を開発する。

  13. デバイス特性揺らぎにRobustな２０ＧＨｚ動作超高速ロジック回路の開発

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    本研究では、提案してきたCurrent Control-MOS Current Mode Logic（CC-MCML）回路という独自技術を用いて、MOSFETのデバイス特性揺らぎが顕在化してくるナノスケール世代（30nmテクノロジーノード以下）においても、ロジック回路を２０GHｚ動作速度にて安定に動作させることができる革新的でRobustなロジック回路技術を、回路シミュレータにて開発する。このCC-MCML回路は、従来のCMOS回路・MCML回路と比較して、動作温度変動やデバイス特性揺らぎに起因する信号バラツキを1/10以下にまで抑制できる。

  14. 高機能・超低消費電力コンピューチィングのためのデバイス・システム基盤技術の研究開発

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    世界をリードするナノスピン材料創成・磁性体極微細加工技術の研究開発を基軸に，スピンデバイスを活用する革新的な高速・不揮発性メモリインロジックとテラビット級次世代垂直記録技術による超高速大容量ストレージシステムを開発し，次世代の高機能・超低消費電力コンピューティングデバイス・システムの基盤技術を確立する。

  15. Vertical Field Effect Device and its Process

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    将来のナノスケール時代の半導体集積回路を実現するためには、現在の平面MOSFETに対して飛躍的に集積度が高められ且つその電気的特性が向上できる新しいスイッチング素子が待望されている。この認識に立ち、本共同研究では、ナノスケール世代の次世代高性能トランジスタとして、遠藤が１９９７年に提案した縦型トランジスタを本共同研究では取り上げ、そのデバイス、製造プロセスに関する物理的諸現象に対する原理的科学的解明を行っている。縦型トランジスタのデバイス特性の高性能化を実現する諸現象の解明を東北大学が、製造プロセスの高性能化を実現する諸現象の解明をスタンフォード大学が担当している。

  16. 高駆動・低電圧動作なオーミック接合・基板接地型有機トランジスタの設計

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    現在の有機トランジスタは、その動作電圧が数十Ｖに達し、駆動力も移動度が１cm2/Vs程度と小さいために、既存エレクトロニクス技術との集積化において整合性に乏しく、大きな課題である。 本試験では、提案し開発してきた有機トランジスタのデバイス設計理論に基づき、新デバイス構造であるオーミック接合・基板接地型有機トランジスタの提案を行った。本提案技術により、５Ｖ～１０Ｖまでの低電圧動作化と、従来の１０倍の高駆動力化が期待される。また、この試験結果では、有機トランジスタのデバイス設計理論の確立も目指し、高性能有機トランジスタに向けた材料設計指針に資する。

  17. ２０ＧＨｚ動作を目指す超高速ロジック回路技術の開発

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    本研究では、遠藤が提案したDynamic Feedback-MOS Current Mode Logic（DF-MCML）回路という独自技術を用いて、現在５ＧＨz程度にとどまっているロジック回路の動作速度を２０GHｚにまで向上させる革新的な低消費電力ロジック回路技術を回路シミュレータにて開発した。このDF-MCML回路は、従来のCMOS回路と比較して、動作温度変動やデバイス特性ばらつきに起因する信号バラツキ耐性に非常に優れているため、２０GHｚ帯域高速動作ロジックＩＣをシリコンMOS（Si-MOS）集積回路にて安価且つ安定に供給できるようにするための基盤技術を構築した。

  18. 有機／有機ヘテロエピタキシーを利用した高品質有機半導体薄膜の作製

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    現在の有機トランジスタは、その動作電圧が数十Ｖに達し、駆動力も移動度が１cm2/Vs程度と小さいために、既存エレクトロニクス技術との集積化において整合性に乏しく、大きな課題である。 本試験では、有機トランジスタを低電圧で動作させるためのデバイス設計理論とその駆動力を向上させるためのデバイス設計理論を提案した。本提案技術により、数十Vの動作電圧を５Ｖ～１０Ｖにまでの低電圧化させることに成功した。また、その駆動力の向上にも成功した。

  19. ３０ＧＨｚ動作集積回路用シリコン超高速ＭＯＳ回路技術の開発

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    本研究では、代表研究者が発案したDynamic Feedback-MCML（DF-MCML）回路技術を用いて３０GHｚ動作集積回路用のシリコン超高速MOS回路技術を回路シミュレーターによって開発する。さらに、このDF-MCML回路は、従来のCMOS回路やMCML回路と比較して、飛躍的に動作温度変動やデバイス特性ばらつきに対する耐性に優れ、且つ微小信号に対する感度性に優れていることを示す。

  20. 立体チャネルMOSFET・縦型MOSFETによる駆動力向上・ゲート制御性向上・特性ばらつき抑制技術に関する先導調査

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    hp32以降に要求される駆動力の向上・ゲート制御性の向上・特性ばらつきの抑制等に対し大きな効果が期待できる縦型MOSFET技術にて、その要求を実現するために新規に必要とされる材料・プロセス(プロセスインテグレーション、装置コンセプトを含む)・評価分析・デバイス・回路・TCADの各技術を、従来のバルクMOSFET技術との整合性・融合性に留意しながら構築する。この技術は、FINFETやTri-Gate等の立体チャネルMOSFETにも広く展開できる。

  21. ナノ構造デバイス材料技術に関する研究

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    本共同研究では、今まで研究・構築してきた「新規ナノ構造デバイスのデバイス設計技術、その回路技術、及び、新ナノ構造デバイスの評価・解析技術等」に、早稲田大学の「ナノ素子構造設計に関わる微細加工技術、材料設計技術等」を融合させることで、提案してきた新規ナノ構造デバイスの優位性を実験的に解明する。 また、本共同研究で開発される種々のナノ加工技術、ナノ材料設計技術、ナノ構造デバイス設計技術、ナノデバイスの評価・解析技術は、多くのナノマテリアルサイエンスやナノデバイス研究分野に大きな貢献をすることが期待される。

  22. ３次元デバイスを用いた高機能通信用集積回路の研究開発

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    本研究では、３次元型デバイスを用いた高機能通信用集積回路システムを研究開発する。３次元シリコン集積回路を用いることにより、従来の１０００倍以上の高速かつ低消費電力の通信用集積回路を実現し、現在の通信システムの機能を決定している集積回路の性能を飛躍的に向上させることを目的とする。

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