東北大学研究者紹介

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ハニユウ　タカヒロ

羽生　貴弘

Takahiro Hanyu

所属

電気通信研究所　計算システム基盤研究部門　新概念ＶＬＳＩシステム研究室

職名

教授

学位

工学博士（東北大学）

researchmap

https://researchmap.jp/read0168375

J-GLOBAL ID

200901015971474624

所属学協会 4

応用物理学会

2009年3月～継続中
情報処理学会

1986年8月～継続中
電子情報通信学会

1984年8月～継続中
米国電気電子工学会(The Institute of Electrical and Electronics Engineers)

研究キーワード 3

デバイスモデル
新概念VLSI
不揮発性ロジックインメモリアーキテクチャ

研究分野 3

情報通信 / 計算科学 / ダイハード・コンピューティング
情報通信 / ソフトコンピューティング / 不揮発性ロジック
情報通信 / 計算機システム / 知能集積システム

受賞 17

ネクストジェネレーション部門賞

2024年10月　CEATEC AWARD2024　CMOS/スピントロニクス融合AI半導体設計技術
優秀論文賞

2024年5月　米国電気電子工学会コンピュータ協会　MTJベース量子化ニューラルネットワークハードウェアの書込みエネルギーの緩和
研究会優秀若手講演賞

2018年5月　電子情報通信学会集積回路研究会　"時系列特徴を用いたチップ内データ転送エラー訂正手法とその可能性"
文部科学大臣表彰科学技術賞（研究部門）

2015年4月　文部科学省　"不揮発性ロジックインメモリ集積回路の研究"
Best Paper Award Finalist

2014年5月　IEEE ASYNC 2014　"A Compact Soft-Error Tolerant Asynchronous TCAM Based on a Transistor/Magnetic-Tunnel-Junction Hybrid Dual-Rail Word Structure"
論文賞

2012年9月　SSDM 2012　"High-Density and Low-Power Nonvolatile Static Random Access Memory Using Spin-Transfer-Torque Magnetic Tunnel Junction"
Best Paper Award

2010年7月　IEEE ISVLSI 2010　"Accurate Asynchronous Network-on-Chip Simulation Based on a Delay-Aware Model"
優秀論文賞

2010年5月　電子情報通信学会　"TMR ロジックに基づくルックアップテーブル回路とその瞬時復帰可能FPGA への応用"
市村学術賞貢献賞

2010年4月　（財）新技術開発財団　"不揮発性ロジックインメモリ集積回路の開発"
優秀論文賞（JJAP論文賞）

2009年9月　応用物理学会　"Standby-Power-Free Compact Ternary Content-Addressable Memory Cell Chip Using Magnetic Tunnel Junction Devices"
University LSI Design Contest Special Feature Award

2007年1月　ASP-DAC 2007　"Implementation of a Standby-Power-Free CAM Based on Complementary Ferroelectric-Capacitor Logic"
優秀ポスター賞

2002年11月　2002年システムLSIワークショップ　"強誘電体デバイスを用いた低電力ロジックインメモリVLSIの構成"
審査員特別賞

2002年6月　2002年度(第９回)ＬＳＩデザイン・オブ・ザ・イヤー　強誘電体デバイスを用いたシステムLSI構築技術
坂井記念特別賞

2000年5月　（社）情報処理学会　"フローティングゲートMOSパストランジスタ論理に基づく多値ロジックインメモリVLSI"
Distinctive Contribution Award

1988年5月　IEEE ISMVL　"Quaternary Gate Array for Pattern Matching and its Application to Knowledge Information Processing System"
丹羽記念賞

1988年2月　丹羽記念会　"４値論理に基づくnMOS画像処理プロセッサの構成と試作"
Award for Excellence

1986年5月　IEEE ISMVL　"Implementation of Quaternary NMOS Integrated Circuits for Pipelined Image Processing"

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論文 542

Design of an FPGA-based emulator for rapidly prototyping a nonvolatile system-on-a-chip 査読有り

Daisuke Suzuki, Takahiro Hanyu

Japanese Journal of Applied Physics　64　(4)　04SP06-04SP06　2025年4月1日
出版者・発行元： IOP Publishing
DOI： 10.35848/1347-4065/adba6d 　

ISSN：0021-4922

eISSN：1347-4065

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Abstract This paper presents a field-programmable gate array (FPGA)-based emulator for rapidly prototyping a non-volatile (NV)-FPGA-based system on chip (SoC) where an FPGA, a central processing unit, and other peripheral modules are integrated into a single chip to address the difficulty in estimating the usefulness of an NV-FPGA-based SoC on a target system. By mimicking the NV-memory device as a sequential logic circuit, a virtual NV-FPGA SoC is implemented on a commercial FPGA board, and its system-level functional verification is performed. As a typical design example, the proposed hardware is implemented on a Digilent Basys 3 board. A fundamental arithmetic logic circuit is implemented on the NV-FPGA, and its logical behavior is the same as that of the original circuit, and NV-logic-specific functions, i.e. store and recall operations are successfully confirmed. Additionally, a 96.3% power reduction is estimated by the NV-FPGA SoC compared to that of a volatile FPGA SoC system under 1.83% of activity ratio.
Design of an Intermittent-Computing-Oriented Nonvolatile Register With a Switching-Probability-Aware Store-and-Verify Scheme 査読有り

Masanori Natsui, Takahiro Hanyu

IEEE Access　13　38104-38114　2025年3月7日
出版者・発行元： Institute of Electrical and Electronics Engineers (IEEE)
DOI： 10.1109/access.2025.3546590 　

eISSN：2169-3536
GPU-accelerated simulated annealing based on p-bits with real-world device-variability modeling

Naoya Onizawa, Takahiro Hanyu

Scientific Reports　15　(1)　2025年2月19日
出版者・発行元： Springer Science and Business Media LLC
DOI： 10.1038/s41598-025-90520-3 　

eISSN：2045-2322
Error-Tolerance-Aware Write-Energy Reduction of MTJ-Based Quantized Neural Network Hardware 査読有り

Ken ASANO, Masanori NATSUI, Takahiro HANYU

IEICE Transactions on Information and Systems　E107.D　(8)　958-965　2024年8月1日
出版者・発行元： Institute of Electronics, Information and Communications Engineers (IEICE)
DOI： 10.1587/transinf.2023lop0007 　

ISSN：0916-8532

eISSN：1745-1361
Enhanced convergence in p-bit based simulated annealing with partial deactivation for large-scale combinatorial optimization problems

Naoya Onizawa, Takahiro Hanyu

Scientific Reports　14　(1)　2024年1月16日
出版者・発行元： Springer Science and Business Media LLC
DOI： 10.1038/s41598-024-51639-x 　

eISSN：2045-2322

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Abstract This article critically investigates the limitations of the simulated annealing algorithm using probabilistic bits (pSA) in solving large-scale combinatorial optimization problems. The study begins with an in-depth analysis of the pSA process, focusing on the issues resulting from unexpected oscillations among p-bits. These oscillations hinder the energy reduction of the Ising model and thus obstruct the successful execution of pSA in complex tasks. Through detailed simulations, we unravel the root cause of this energy stagnation, identifying the feedback mechanism inherent to the pSA operation as the primary contributor to these disruptive oscillations. To address this challenge, we propose two novel algorithms, time average pSA (TApSA) and stalled pSA (SpSA). These algorithms are designed based on partial deactivation of p-bits and are thoroughly tested using Python simulations on maximum cut benchmarks that are typical combinatorial optimization problems. On the 16 benchmarks from 800 to 5000 nodes, the proposed methods improve the normalized cut value from 0.8 to 98.4% on average in comparison with the conventional pSA.
Stochastic Simulated Quantum Annealing for Fast Solution of Combinatorial Optimization Problems

Naoya Onizawa, Ryoma Sasaki, Duckgyu Shin, Warren J. Gross, Takahiro Hanyu

IEEE Access　12　102050-102060　2024年
出版者・発行元： Institute of Electrical and Electronics Engineers (IEEE)
DOI： 10.1109/access.2024.3431540 　

eISSN：2169-3536
Stochastic Implementation of Simulated Quantum Annealing on PYNQ

Taiga Kubuta, Duckgyu Shin, Naoya Onizawa, Takahiro Hanyu

2023 International Conference on Field Programmable Technology (ICFPT)　2023年12月12日
出版者・発行元： IEEE
DOI： 10.1109/icfpt59805.2023.00042 　
Error-Sensitivity-Aware Write-Energy Optimization for an MTJ-Based Binarized Neural Network

Ken Asano, Masanori Natsui, Takahiro Hanyu

2023 30th IEEE International Conference on Electronics, Circuits and Systems (ICECS)　2023年12月4日
出版者・発行元： IEEE
DOI： 10.1109/icecs58634.2023.10382768 　
Improving Stochastic Quantum-Like Annealing Based on Rerandomization

Ryoma Sasaki, Duckgyu Shin, Naoya Onizawa, Takahiro Hanyu

2023 30th IEEE International Conference on Electronics, Circuits and Systems (ICECS)　2023年12月4日
出版者・発行元： IEEE
DOI： 10.1109/icecs58634.2023.10382735 　
Challenge of Energy-Efficient Edge-AI Accelerator Architecture Using Nonvolatile Logic 査読有り

Natsui Masanori, Takako Yasuhiro, Tamakoshi Akira, Hanyu Takahiro

2023 International Symposium on Nonlinear Theory and Its Applications (NOLTA2023)　263-264　2023年9月

DOI： 10.34385/proc.76.B2L-36 　
Design of an Error-Tolerant Nonvolatile Register for Energy-Aware Intermittent Computing

Kaede Sakai, Masanori Natsui, Takahiro Hanyu

2023 IEEE 66th International Midwest Symposium on Circuits and Systems (MWSCAS)　2023年8月6日
出版者・発行元： IEEE
DOI： 10.1109/mwscas57524.2023.10405935 　
Design of a nonvolatile-register-embedded RISC-V CPU with software-controlled data-retention and hardware-acceleration functions

Masanori Natsui, Keisuke Sakamoto, Takahiro Hanyu

Memories - Materials, Devices, Circuits and Systems　4　100035-100035　2023年7月
出版者・発行元： Elsevier BV
DOI： 10.1016/j.memori.2023.100035 　

ISSN：2773-0646
Local Energy Distribution Based Hyperparameter Determination for Stochastic Simulated Annealing

Naoya Onizawa, Kyo Kuroki, Duckgyu Shin, Takahiro Hanyu

IEEE Open Journal of Signal Processing　1-11　2023年
出版者・発行元： Institute of Electrical and Electronics Engineers (IEEE)
DOI： 10.1109/ojsp.2023.3329756 　

eISSN：2644-1322
Self-Adaptive Gate Control for Efficient Escape from Local Minimum Energy on Invertible Logic

Naoya Onizawa, Koji Yano, Seiichi Shin, Hiroyuki Fujita, Takahiro Hanyu

IEEE Access　11　1-1　2023年
出版者・発行元： Institute of Electrical and Electronics Engineers (IEEE)
DOI： 10.1109/access.2023.3272867 　

eISSN：2169-3536
Memory-Efficient FPGA Implementation of Stochastic Simulated Annealing

Duckgyu Shin, Naoya Onizawa, Warren J. Gross, Takahiro Hanyu

IEEE Journal on Emerging and Selected Topics in Circuits and Systems　13　(1)　1-1　2023年
出版者・発行元： Institute of Electrical and Electronics Engineers (IEEE)
DOI： 10.1109/jetcas.2023.3243260 　

ISSN：2156-3357

eISSN：2156-3365
Fast Solving Complete 2000-Node Optimization Using Stochastic-Computing Simulated Annealing

Kota Katsuki, Duckgyu Shin, Naoya Onizawa, Takahiro Hanyu

2022 29th IEEE International Conference on Electronics, Circuits and Systems (ICECS)　2022年10月24日
出版者・発行元： IEEE
DOI： 10.1109/icecs202256217.2022.9971124 　
Dynamic activation of power-gating-switch configuration for highly reliable nonvolatile large-scale integrated circuits

Fangcen Zhong, Masanori Natsui, Takahiro Hanyu

JAPANESE JOURNAL OF APPLIED PHYSICS　61　(SC)　2022年5月

DOI： 10.35848/1347-4065/ac461a 　

ISSN：0021-4922

eISSN：1347-4065
CMOS Invertible Logic: Bidirectional operation based on the probabilistic device model and stochastic computing

Naoya Onizawa, Takahiro Hanyu

IEEE Nanotechnology Magazine　16　(1)　33-46　2022年2月
出版者・発行元： Institute of Electrical and Electronics Engineers (IEEE)
DOI： 10.1109/mnano.2021.3126094 　

ISSN：1932-4510

eISSN：1942-7808
Fast-Converging Simulated Annealing for Ising Models Based on Integral Stochastic Computing

Naoya Onizawa, Kota Katsuki, Duckgyu Shin, Warren J. Gross, Takahiro Hanyu

IEEE Transactions on Neural Networks and Learning Systems　1-7　2022年
出版者・発行元： Institute of Electrical and Electronics Engineers (IEEE)
DOI： 10.1109/tnnls.2022.3159713 　

ISSN：2162-237X

eISSN：2162-2388
Scalable Hardware Architecture for Invertible Logic with Sparse Hamiltonian Matrices

Naoya Onizawa, Akira Tamakoshi, Takahiro Hanyu

2021 IEEE Workshop on Signal Processing Systems (SiPS)　2021年10月
出版者・発行元： IEEE
DOI： 10.1109/sips52927.2021.00047 　
Design automation of invertible logic circuit from a standard hdl description

Makoto Kato, Naoya Onizawa, Takahiro Hanyu

Journal of Applied Logics　8　(5)　1311-1333　2021年6月1日
出版者・発行元： College Publications
ISSN：2631-9829 2631-9810
Design of an energy-efficient binarized convolutional neural network accelerator using a nonvolatile field-programmable gate array with only-once-write shifting

Daisuke Suzuki, Takahiro Oka, Takahiro Hanyu

Japanese Journal of Applied Physics　60　2021年5月1日
出版者・発行元： IOP Publishing Ltd
DOI： 10.35848/1347-4065/abe682 　

ISSN：1347-4065 0021-4922
High Convergence Rates of CMOS Invertible Logic Circuits Based on Many-Body Hamiltonians

Naoya Onizawa, Takahiro Hanyu

2021 IEEE International Symposium on Circuits and Systems (ISCAS)　2021年5月
出版者・発行元： IEEE
DOI： 10.1109/iscas51556.2021.9401278 　
Design of a highly reliable nonvolatile flip-flop incorporating a common-mode write error detection capability

Masanori Natsui, Gensei Yamagishi, Takahiro Hanyu

Japanese Journal of Applied Physics　60　(SB)　SBBB02-SBBB02　2021年5月1日
出版者・発行元： IOP Publishing
DOI： 10.35848/1347-4065/abdcb0 　

ISSN：0021-4922

eISSN：1347-4065
Dual-Port SOT-MRAM Achieving 90-MHz Read and 60-MHz Write Operations under Field-Assistance-Free Condition

Masanori Natsui, Akira Tamakoshi, Hiroaki Honjo, Toshinari Watanabe, Takashi Nasuno, Chaoliang Zhang, Takaho Tanigawa, Hirofumi Inoue, Masaaki Niwa, Toru Yoshiduka, Yasuo Noguchi, Mitsuo Yasuhira, Yitao Ma, Hui Shen, Shunsuke Fukami, Hideo Sato, Shoji Ikeda, Hideo Ohno, Tetsuo Endoh, Takahiro Hanyu

IEEE Journal of Solid-State Circuits　56　(4)　1116-1128　2021年4月

DOI： 10.1109/JSSC.2020.3039800 　

ISSN：0018-9200

eISSN：1558-173X
Hardware Acceleration of Large-Scale CMOS Invertible Logic Based on Sparse Hamiltonian Matrices

Naoya Onizawa, Akira Tamakoshi, Takahiro Hanyu

IEEE Open Journal of Circuits and Systems　2　782-791　2021年
出版者・発行元： Institute of Electrical and Electronics Engineers (IEEE)
DOI： 10.1109/ojcas.2021.3116584 　

eISSN：2644-1225
Sparse Random Signals for Fast Convergence on Invertible Logic

Naoya Onizawa, Makoto Kato, Hitoshi Yamagata, Koji Yano, Seiichi Shin, Hiroyuki Fujita, Takahiro Hanyu

IEEE Access　9　62890-62898　2021年
出版者・発行元： Institute of Electrical and Electronics Engineers (IEEE)
DOI： 10.1109/access.2021.3072048 　

eISSN：2169-3536
Multi-Context TCAM-Based Selective Computing: Design Space Exploration for a Low-Power NN

Ren Arakawa, Naoya Onizawa, Jean-Philippe Diguet, Takahiro Hanyu

IEEE Transactions on Circuits and Systems I: Regular Papers　68　(1)　67-76　2021年1月
出版者・発行元： Institute of Electrical and Electronics Engineers (IEEE)
DOI： 10.1109/tcsi.2020.3030104 　

ISSN：1549-8328

eISSN：1558-0806
Design and Evaluation of a Synthesizable Standard-Cell-Based Nonvolatile FPGA

Daisuke Suzuki, Takahiro Hanyu

Proceedings of The International Symposium on Multiple-Valued Logic　2020-　194-199　2020年11月1日
出版者・発行元： IEEE Computer Society
DOI： 10.1109/ISMVL49045.2020.000-6 　

ISSN：0195-623X
Memristive Computational Memory Using Memristor Overwrite Logic (MOL)

Khaled Alhaj Ali, Mostafa Rizk, Amer Baghdadi, Jean-Philippe Diguet, Jalal Jomaah, Naoya Onizawa, Takahiro Hanyu

IEEE Transactions on Very Large Scale Integration (VLSI) Systems　28　(11)　2370-2382　2020年11月
出版者・発行元： Institute of Electrical and Electronics Engineers (IEEE)
DOI： 10.1109/tvlsi.2020.3011522 　

ISSN：1063-8210

eISSN：1557-9999
High-Throughput/Low-Energy MTJ-Based True Random Number Generator Using a Multi-Voltage/Current Converter

Naoya Onizawa, Shogo Mukaida, Akira Tamakoshi, Hitoshi Yamagata, Hiroyuki Fujita, Takahiro Hanyu

IEEE Transactions on Very Large Scale Integration (VLSI) Systems　28　(10)　2171-2181　2020年10月
出版者・発行元： Institute of Electrical and Electronics Engineers (IEEE)
DOI： 10.1109/tvlsi.2020.3005413 　

ISSN：1063-8210

eISSN：1557-9999
Dual-Port Field-Free SOT-MRAM Achieving 90-MHz Read and 60-MHz Write Operations under 55-nm CMOS Technology and 1.2-V Supply Voltage 査読有り

M. Natsui, A. Tamakoshi, H. Honjo, T. Watanabe, T. Nasuno, C. Zhang, T. Tanigawa, H. Inoue, M. Niwa, T. Yoshiduka, Y. Noguchi, M. Yasuhira, Y. Ma, H. Shen, S. Fukami, H. Sato, S. Ikeda, H. Ohno, T. Endoh, T. Hanyu

VLSI Symposium　2020-June　2020年6月

DOI： 10.1109/VLSICircuits18222.2020.9162774 　
Design of an Energy-Efficient True Random Number Generator Based on Triple Read-Write Data-Stream Multiplexing of MTJ Devices 査読有り

A. Tamakoshi, N. Onizawa, H. Yamagata, H. Fujita, T. Hanyu

Proc. 18th IEEE International New Circuits and Systems Conference (NEWCAS)　2020年6月
Impact of MTJ-based nonvolatile circuit techniques for energy-efficient binary neural network hardware 査読有り

Masanori Natsui, Tomoki Chiba, Takahiro Hanyu

Japanese Journal of Applied Physics　59　(5)　050602-050602　2020年5月1日
出版者・発行元： IOP Publishing
DOI： 10.35848/1347-4065/ab82ae 　

ISSN：0021-4922

eISSN：1347-4065
Design of a cost-efficient controller for realizing a data-shift-minimized nonvolatile field-programmable gate array

Daisuke Suzuki, Takahiro Hanyu

Japanese Journal of Applied Physics　59　2020年4月1日
出版者・発行元： Institute of Physics Publishing
DOI： 10.35848/1347-4065/ab70ac 　

ISSN：1347-4065 0021-4922
Training Hardware for Binarized Convolutional Neural Network Based on CMOS Invertible Logic

Duckgyu Shin, Naoya Onizawa, Warren J. Gross, Takahiro Hanyu

IEEE Access　8　188004-188014　2020年
出版者・発行元： Institute of Electrical and Electronics Engineers (IEEE)
DOI： 10.1109/access.2020.3029576 　

eISSN：2169-3536
In-Hardware Training Chip Based on CMOS Invertible Logic for Machine Learning 国際誌国際共著査読有り

N. Onizawa, S. C. Smithson, B. H. Meyer, W. J. Gross, T. Hanyu

IEEE Trans. on Circuits and Syst. I Reg. Papers　67　(5)　1541-1550　2020年
出版者・発行元：
DOI： 10.1109/TCSI.2019.2960383 　

ISSN：1549-8328

eISSN：1558-0806
Design of an MTJ-based Nonvolatile Multi-context Ternary Content-Addressable Memory 査読有り

N. Onizawa, R. Arakawa, T. Hanyu

Journal of Applied Logics　7　(1)　89-105　2020年1月
Fast Hardware-based Learning Algorithm for Binarized Perceptron Using CMOS Invertible Logic 査読有り

N. Onizawa, D. Shin, T. Hanyu

Journal of Applied Logics　7　(1)　41-58　2020年1月
First demonstration of field-free SOT-MRAM with 0.35 ns write speed and 70 thermal stability under 400℃ thermal tolerance by canted SOT structure and its advanced patterning/SOT channel technology 査読有り

International Electron Device Meeting　2019-December　2019年12月

DOI： 10.1109/IEDM19573.2019.8993443 　

ISSN：0163-1918
Multi-Context TCAM-Based Selective Computing Architecture for a Low-Power NN 国際誌査読有り

R. Arakawa, N. Onizawa, T. Hanyu

Proc. 26th IEEE International Conference on Electrocnis, Circuits & Systems (ICECS) 2019　117-118　2019年11月

DOI： 10.1109/ICECS46596.2019.8964869 　
FPGA Implementation of Binarized Perceptron Learning Hardware Using CMOS Invertible Logic 国際誌査読有り

D. Shin, N. Onizawa, T. Hanyu

Proc. 26th IEEE International Conference on Electrocnis, Circuits & Systems (ICECS) 2019,　115-116　2019年11月

DOI： 10.1109/ICECS46596.2019.8965097 　
A Design Framework for Invertible Logic 査読有り

N. Onizawa, K. Nishino, S. C. Smithson, B. H. Meyer, W. J. Gross, H. Yamagata, H. Fujita, T. Hanyu

Proc. 53rd Asilomar Conference on Signals, Systems, and Computers　2019年11月
出版者・発行元：
DOI： 10.1109/ieeeconf44664.2019.9048700 　
Stochastic-Computing Based Branware LSI Towards an Intelligence Edge 招待有り査読有り

N. Onizawa, W. J. Gross, T. Hanyu

Proc. 26th IEEE International Conference on Electrocnis, Circuits & Systems (ICECS) 2019,　2019年11月
MTJ-Based Nonvolatile Logic-in-Memory Circuit with Feedback-Type Equal-Resistance Sensing Mechanism for Ternary Neural Network Hardware

Masanori Natsui, Takahiro Hanyu

2019 IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference, S3S 2019　2019年10月14日
出版者・発行元： Institute of Electrical and Electronics Engineers Inc.
DOI： 10.1109/S3S46989.2019.9320674 　
Design of an Energy-Efficient Controller for Realizing a Data-Shift-Minimized Nonvolatile FPGA 査読有り

鈴木大輔, 羽生貴弘

525-526　2019年9月
Efficient CMOS Invertible Logic Using Stochastic Computing 査読有り

S. Smithson, N. Onizawa, B. H. Meyer, W. J. Gross, T. Hanyu

IEEE Trans. on Circuits and Syst. I Reg. Papers　66　(6)　2263-2274　2019年6月

DOI： 10.1109/TCSI.2018.2889732 　
Design of a Current-Mode Linear-Sum-Based Bitcounting Circuit with an MTJ-Based Compensator for Binarized Neural Networks

Tomoki Chiba, Masanori Natsui, Takahiro Hanyu

Proceedings of The International Symposium on Multiple-Valued Logic　2019-　91-96　2019年5月1日
出版者・発行元： IEEE Computer Society
DOI： 10.1109/ISMVL.2019.00024 　

ISSN：0195-623X
Design of a highly reliable, high-speed MTJ-based lookup table circuit using fractured logic-in-memory structure 査読有り

鈴木大輔, 羽生貴弘

58　(SB)　SBBB10~1-SBBB10~7　2019年4月
12.1 An FPGA-Accelerated Fully Nonvolatile Microcontroller Unit for Sensor-Node Applications in 40nm CMOS/MTJ-Hybrid Technology Achieving 47.14μW Operation at 200MHz

Masanori Natsui, Daisuke Suzuki, Akira Tamakoshi, Toshinari Watanabe, Hiroaki Honjo, Hiroki Koike, Takashi Nasuno, Yitao Ma, Takaho Tanigawa, Yasuo Noguchi, Mitsuo Yasuhira, Hideo Sato, Shoji Ikeda, Hideo Ohno, Tetsuo Endoh, Takahiro Hanyu

Digest of Technical Papers - IEEE International Solid-State Circuits Conference　2019-February　202-204　2019年3月6日

DOI： 10.1109/ISSCC.2019.8662431 　

ISSN：0193-6530
Brain-inspired computing

Naoya Onizawa, Warren J. Gross, Takahiro Hanyu

Stochastic Computing: Techniques and Applications　185-199　2019年2月18日
出版者・発行元： Springer International Publishing
DOI： 10.1007/978-3-030-03730-7_10 　
Design of an energy-efficient XNOR gate based on MTJ-based nonvolatile logic-in-memory architecture for binary neural network hardware

Masanori Natsui, Tomoki Chiba, Takahiro Hanyu

Japanese Journal of Applied Physics　58　2019年
出版者・発行元： Institute of Physics Publishing
DOI： 10.7567/1347-4065/aafb4d 　

ISSN：1347-4065 0021-4922
A 47.14-µW 200-MHz MOS/MTJ-Hybrid Nonvolatile Microcontroller Unit Embedding STT-MRAM and FPGA for IoT Applications. 査読有り

Masanori Natsui, Daisuke Suzuki, Akira Tamakoshi, Toshinari Watanabe, Hiroaki Honjo, Hiroki Koike, Takashi Nasuno, Yitao Ma, Takaho Tanigawa, Yasuo Noguchi, Mitsuo Yasuhira, Hideo Sato, Shoji Ikeda, Hideo Ohno, Tetsuo Endoh, Takahiro Hanyu

J. Solid-State Circuits　54　(11)　2991-3004　2019年

DOI： 10.1109/JSSC.2019.2930910 　

ISSN：0018-9200

eISSN：1558-173X
Circuit optimization technique of nonvolatile logic-in-memory based lookup table circuits using magnetic tunnel junction devices 査読有り

Daisuke Suzuki, Takahiro Oka, Takahiro Hanyu

Microelectronics Journal　83　39-49　2019年1月

DOI： 10.1016/j.mejo.2018.10.013 　
A Fully Nonvolatile Microcontroller Unit with Embedded STT-MRAM and FPGA-Based Accelerator for Sensor-Node Applications in 40nm CMOS/MTJ-Hybrid Technology 査読有り

M. Natsui, D. Suzuki, A. Tamakoshi, T. Watanabe, H. Honjo, H. Koike, T. Nasuno, Y. Ma, T. Tanigawa, Y. Noguchi, M. Yasuhira, H. Sato, S. Ikeda, H. Ohno, T. Endoh, T. Hanyu

IEEE Journal of Solid State Circuits　54　(11)　2991-3004　2019年

DOI： 10.1109/JSSC.2019.2930910 　

ISSN：0018-9200

eISSN：1558-173X
Design of MTJ-Based nonvolatile logic gates for quantized neural networks

Masanori Natsui, Tomoki Chiba, Takahiro Hanyu

Microelectronics Journal　82　13-21　2018年12月1日
出版者・発行元： Elsevier Ltd
DOI： 10.1016/j.mejo.2018.10.005 　

ISSN：0026-2692
Recent Trends in MTJ-Based Nonvolatile FPGA

Daisuke Suzuki, Takahiro Hanyu

CSRN-Osaka Annual Workshop　2018年12月
Study of Stochastic Invertible Multiplier Designs 査読有り

K. Nishino, S. Smituhson, N. Onizawa, B. H. Myer, W. J. Gross, H. Yamagata, H. Fujita, T. Hanyu

Proc. IEEE International Conference on Electronics, Circuits & Systems (ICECS) 2018　649-650　2018年12月
MTJ-Based Asynchronous Circuits for Re-Initialization Free Computing against Power Failures 査読有り

N. Onizawa, M. Imai, T. Yoneda, T. Hanyu

Microelectronics Journal　82　46-61　2018年12月

DOI： 10.1016/j.mejo.2018.10.012 　
Networked Power-Gated MRAMs for Memory-Based Computing 査読有り

J.-P. Diguet, N. Onizawa, M. Rizk, M. J. Sepulveda, A. Baghdadi, T. Hanyu

IEEE Trans. on Very Large Scale Integration (VLSI) Systems,　26　(12)　2696-2708　2018年12月

DOI： 10.1109/TVLSI.2018.2856458 　
Application of Stochastic Computing in Brainware 招待有り査読有り

W. J. Gross, N. Onizawa, K. Matsumiya, T. Hanyu

Nonlinear Theory and Its Applications, IEICE,　E9-N　(4)　406-422　2018年10月

DOI： 10.1587/nolta.9.406 　
A High-Read-Margin MTJ-Based Fracturable Lookup Table Circuit Using a Series-NMOS-Resistance-Reduced Logic-in-Memory Structure 査読有り

Daisuke Suzuki, Takahiro Hanyu

Extended Abstracts of 2018 International Conference on Solid State Devices and Materials (SSDM2018)　117-118　2018年9月
書込み回数最小化に基づく省エネルギー不揮発Lookup Table回路の構成

岡貴弘, 鈴木大輔, 羽生貴弘

平成30年度電気関係学会東北支部連合大会講演論文集　1E16　2018年9月
An Accuracy/Energy-Flexible Configurable Gabor-Filter Chip Based on Stochastic Computation with Dynamic Voltage-Frequency-Length Scaling 査読有り

Naoya Onizawa, Daisaku Katagiri, Kazumichi Matsumiya, Warren J. Gross, Takahiro Hanyu

IEEE Journal on Emerging and Selected Topics in Circuits and Systems (JETCAS)　8　(3)　444-453　2018年9月

DOI： 10.1109/JETCAS.2018.2844329 　
Systematic intrusion detection technique for an in-vehicle network based on time-series feature extraction

Hiroki Suda, Masanori Natsui, Takahiro Hanyu

Proceedings of The International Symposium on Multiple-Valued Logic　2018-　56-61　2018年7月19日
出版者・発行元： IEEE Computer Society
DOI： 10.1109/ISMVL.2018.00018 　

ISSN：0195-623X
低電力・高性能な不揮発MCU実現に向けた要素回路IPの開発

鈴木大輔, 羽生貴弘

ImPACT佐橋プログラム公開成果報告会　128-129　2018年6月
低電力・高性能な不揮発MCU実現に向けた自律制御型パワーゲーティング技術

鈴木大輔, 羽生貴弘

ImPACT佐橋プログラム公開成果報告会　126-127　2018年6月
MTJ-based nonvolatile logic LSI for ultra low-power and highly dependable computing 査読有り

Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

China Semiconductor Technology International Conference 2018, CSTIC 2018　1-4　2018年5月29日
出版者・発行元： Institute of Electrical and Electronics Engineers Inc.
DOI： 10.1109/CSTIC.2018.8369189 　
MTJ ベース多機能不揮発Lookup Table 回路の設計

鈴木大輔, 岡貴弘, 羽生貴弘

信学技報, RECONF2018-12　59-64　2018年5月
Design of a Low-Power MTJ-Based True Random Number Generator Using a Multi-Voltage/Current Converter 査読有り

S. Mukaida, N. Onizawa, T. Hanyu

48th International Symposium on Multiple-Valued Logic (ISMVL)　156-161　2018年5月
High-Precision Stochastic State-Space Digital Filters Based on Minimum Roundoff Noise Structure 査読有り

Shunsuke Koshita, Naoya Onizawa, Masahide Abe, Takahiro Hanyu, Masayuki Kawamata

Proceedings of IEEE International Symposium on Circuits and Systems　2018年5月

DOI： 10.1109/ISCAS.2018.8351186 　
Design of a magnetic-tunnel-junction-oriented nonvolatile lookup table circuit with write-operation-minimized data shifting 査読有り

Daisuke Suzuki, Takahiro Hanyu

Japanese Journal of Applied Physics　57　(4)　2018年4月1日
出版者・発行元： Japan Society of Applied Physics
DOI： 10.7567/JJAP.57.04FE09 　

ISSN：1347-4065 0021-4922
Design of a memory-access controller with 3.71-times-enhanced energy efficiency for Internet-of-Things-oriented nonvolatile microcontroller unit 査読有り

Masanori Natsui, Takahiro Hanyu

Japanese Journal of Applied Physics　57　(4)　2018年4月1日
出版者・発行元： Japan Society of Applied Physics
DOI： 10.7567/JJAP.57.04FN03 　

ISSN：1347-4065 0021-4922
Design of stochastic asymmetric compensation filters for auditory signal processing 査読有り

Naoya Onizawa, Shunsuke Koshita, Shuichi Sakamoto, Masayuki Kawamata, Takahiro Hanyu

2017 IEEE Global Conference on Signal and Information Processing, GlobalSIP 2017 - Proceedings　2018-　1315-1319　2018年3月7日
出版者・発行元： Institute of Electrical and Electronics Engineers Inc.
DOI： 10.1109/GlobalSIP.2017.8309174 　
MTJ素子を用いた高度演算機能を有する不揮発LUT回路の構成

鈴木大輔, 羽生貴弘

2018年電子情報通信学会総合大会講演論文集　58-58　2018年3月
Minimum Power Supply Asynchronous Circuits for Re-initialization Free Computing 査読有り

M. Imai, N. Onizawa, T. Hanyu, T. Yoneda

21st Workshop on Synthesis And System Integration of Mixed Information Technologies　283-288　2018年3月
Energy-Efficient MTJ-Based Nonvolatile FPGA Using Self-Terminated Power-Gating Scheme 査読有り

Daisuke Suzuki, Takahiro Hanyu

Kick-off Symposium for World Leading Research Centers -Materials Science and Spintronics-　135-135　2018年2月
Design of a Multi-Functional MTJ-Based FPGA for an Ultra-Low-Power IoT Applications

Daisuke Suzuki, Takahiro Hanyu

Kick-off Symposium for World Leading Research Centers -Materials Science and Spintronics-　136-136　2018年2月
MTJ-Based Nonvolatile FPGA for Brainware LSI Platform

Daisuke Suzuki, Takahiro Hanyu

Abstracts of The 5th International Symposium on Brainware LSI　3-3　2018年2月
Design of an MTJ-Based Nonvolatile LUT Circuit with a Data-Update Minimized Shift Operation for an Ultra-Low-Power FPGA 査読有り

Daisuke Suzuki, Takahiro Hanyu

Proceedings of 26th ACM/SIGDA International Symposium on Field-Programmable Gate Arrays (FPGA 2018)　291-291　2018年2月
不揮発FPGAを用いた脳型情報処理アクセラレータの構成

鈴木大輔, 羽生貴弘

信学会第２種研究会「多値論理とその応用」予稿集　45-50　2018年1月
A Generalized Stochastic Implementation of the Disparity Energy Model for Depth Perception 査読有り

K. Boga, F. Leduc-Primeaur, N. Onizawa, K. Matsumiya, T. Hanyu, W. J. Gross

Journal of Signal Processing Systems (JSPS)　90　(5)　709-725　2018年

DOI： 10.1007/s11265-016-1197-3 　
An Area/Power-Aware 32-channel compressive gammachirp filterbank chip based on hybrid stochastic/binary computation 査読有り

Naoya Onizawa, Shunsuke Koshita, Shuichi Sakamoto, Masayuki Kawamata, Takahiro Hanyu

Nonlinear Theory and Its Applications, IEICE　E9-N　(4)　406-422　2018年

DOI： 10.1587/nolta.9.423 　
MTJ-based Asynchronous Circuits for Re-initialization Free Computing against Power Failures 査読有り

Naoya Onizawa, Masashi Imai, Takahiro Hanyu, Tomohiro Yoneda

Proceedings - International Symposium on Asynchronous Circuits and Systems　2017-　118-125　2017年11月3日
出版者・発行元： IEEE Computer Society
DOI： 10.1109/ASYNC.2017.11 　

ISSN：1522-8681
Area/Energy-Efficient Gammatone Filters Based on Stochastic Computation 査読有り

Naoya Onizawa, Shunsuke Koshita, Shuichi Sakamoto, Masahide Abe, Masayuki Kawamata, Takahiro Hanyu

IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS　25　(10)　2724-2735　2017年10月

DOI： 10.1109/TVLSI.2017.2687404 　

ISSN：1063-8210

eISSN：1557-9999
VLSI Implementation of Deep Neural Network Using Integral Stochastic Computing 査読有り

Arash Ardakani, Francois Leduc-Primeau, Naoya Onizawa, Takahiro Hanyu, Warren J. Gross

IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS　25　(10)　2688-2699　2017年10月

DOI： 10.1109/TVLSI.2017.2654298 　

ISSN：1063-8210

eISSN：1557-9999
Energy-Efficient High-Performance Nonvolatile VLSI Processor with a Temporary-Data Reuse Technique 査読有り

M. Natsui, T. Hanyu

2017 International Conference on Solid State Devices and Materials (SSDM2017)　977-978　2017年9月
Design of an MTJ-Oriented Nonvolatile Lookup Table Circuit with Write-Operation Minimizing 査読有り

Daisuke Suzuki, Takahiro Hanyu

2017 International Conference on Solid State Devices and Materials (SSDM2017)　195-196　2017年9月
Accuracy/Energy-Flexible Stochastic Configurable 2D Gabor Filter with Instant-on Capability 査読有り

N. Onizawa, K. Matsumiya, W. J. Gross, T. Hanyu

43rd European Solid-State Circuit Conference (ESSCIRC)　43-46　2017年9月

DOI： 10.1109/ESSCIRC.2017.8094521 　
NoC-MRAM architecture for memory-based computing: Database-search case study 査読有り

M. Rizk, J-Ph. Diguet, N. Onizawa, A. Baghdadi, M. J. Sepulveda, Y. Akgul, V. Gripon, T. Hanyu

Proceedings - 2017 IEEE 15th International New Circuits and Systems Conference, NEWCAS 2017　309-312　2017年8月11日
出版者・発行元： Institute of Electrical and Electronics Engineers Inc.
DOI： 10.1109/NEWCAS.2017.8010167 　
Evaluation of reinitialization-free nonvolatile computer systems for energy-harvesting Internet of things applications 査読有り

Naoya Onizawa, Akira Tamakoshi, Takahiro Hanyu

JAPANESE JOURNAL OF APPLIED PHYSICS　56　(8)　0802B7-1-0802B7-7　2017年8月

DOI： 10.7567/JJAP.56.0802B7 　

ISSN：0021-4922

eISSN：1347-4065
Energy-Efficient and Highly-Reliable Nonvolatile FPGA Using Self-Terminated Power-Gating Scheme 査読有り

Daisuke Suzuki, Takahiro Hanyu

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E100D　(8)　1618-1624　2017年8月

DOI： 10.1587/transinf.2016LOP0015 　

ISSN：1745-1361
High-Accuracy and Area-Efficient Stochastic FIR Digital Filters Based on Hybrid Computation 査読有り

Shunsuke Koshita, Naoya Onizawa, Masahide Abe, Takahiro Hanyu, Masayuki Kawamata

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E100D　(8)　1592-1602　2017年8月

DOI： 10.1587/transinf.2016LOP0011 　

ISSN：1745-1361
Evaluation of Stochastic Cascaded IIR Filters 査読有り

Naoya Onizawa, Shunsuke Koshita, Shuichi Sakamoto, Masayuki Kawamata, Takahiro Hanyu

Proceedings of The International Symposium on Multiple-Valued Logic　224-229　2017年6月30日
出版者・発行元： IEEE Computer Society
DOI： 10.1109/ISMVL.2017.25 　

ISSN：0195-623X
Challenge of Spintronics-Based Nonvolatile VLSI Processor with a Sudden Power-Outage Resilient In-Processor Checkpointing 招待有り

Takahiro Hanyu

2017 Spintronics Workshop on LSI　3　2017年6月
Origin of variation of shift field via annealing at 400◦C in a perpendicular-anisotropy magnetic tunnel junction with [Co/Pt]-multilayers based synthetic ferrimagnetic reference layer 査読有り

Takahiro Hanyu, Tetsuo Endoh, Daisuke Suzuki, Hiroki Koike, Yitao Ma, Naoya Onizawa, Masanori Natsui, Shoji Ikeda, Hideo Ohno

AIP Advances　7　(5)　055913-1-055913-5　2017年5月

DOI： 10.1063/1.4973946 　

ISSN：2158-3226
Challenge of MOS/MTJ-Hybrid Nonvolatile VLSI Processor for IoE Applications 招待有り

Takahiro Hanyu

Emerging Technologies of Communications, Microsystems, Optoelectronics and Sensors 2017 (ETCMOS 2017)　2017年5月
MTJ-Based Nonvolatile FPGA; the Present and the Future Technology Trends 招待有り

Daisuke Suzuki, Takahiro Hanyu

26th International Workshop on Post-Binary ULSI Systems　2　2017年5月
Sudden Power-Outage Resilient In-Processor Checkpointing for Energy-Harvesting Nonvolatile Processors 査読有り

Naoya Onizawa, Akira Mochizuki, Akira Tamakoshi, Takahiro Hanyu

IEEE TRANSACTIONS ON EMERGING TOPICS IN COMPUTING　5　(2)　151-163　2017年4月

DOI： 10.1109/TETC.2016.2604083 　

ISSN：2168-6750
Design of a variation-resilient single-ended non-volatile six-input lookup table circuit with a redundant-magnetic tunnel junction-based active load for smart Internet-of-things applications 査読有り

D. Suzuki, M. Natsui, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

Electronics Letters　53　(7)　456-458　2017年3月30日
出版者・発行元： Institution of Engineering and Technology
DOI： 10.1049/el.2016.4233 　

ISSN：0013-5194
Soft/write-error-resilient CMOS/magnetic tunnel junction nonvolatile flip-flop based on majority-decision shared writing

Onizawa Naoya, Hanyu Takahiro

Jpn. J. Appl. Phys.　56　(4)　04CF12　2017年3月21日
出版者・発行元： Institute of Physics
DOI： 10.7567/JJAP.56.04CF12 　

ISSN：0021-4922

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A soft/write-error-resilient nonvolatile flip-flop (NVFF) using three-terminal magnetic tunnel junctions (MTJs) is presented. The proposed NVFF exploits a redundant structure with a majority bit implicitly stored, which is tolerant to soft errors including both single-event transients (SETs) and single-event upsets (SEUs). For write-error resilience, all the bits of the redundant MTJs are written using the majority bit with a shared write-current path, exhibiting 1-bit soft-error correction and 1-bit write-error masking. In addition, the shared writing scheme reduces the number of write-current paths to one-third of that with a redundant NVFF with 1-bit soft/write-error masking. Using 65 nm CMOS/MTJ technologies, the proposed NVFF achieves a few orders-of-magnitude reduction in the failure in time (FIT), a 31% reduction in the transistor count, and a 65% reduction in the write energy in comparison with the redundant NVFF.
Design of a variation-resilient single-ended non-volatile six-input lookup table circuit with a redundant-magnetic tunnel junction-based active load for smart Internet-of-things applications 査読有り

D. Suzuki, M. Natsui, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

ELECTRONICS LETTERS　53　(7)　2017年3月

DOI： 10.1049/el.2016.4233 　

ISSN：0013-5194

eISSN：1350-911X
A spin transfer torque magnetoresistance random access memory-based high-density and ultralow-power associative memory for fully data-adaptive nearest neighbor search with current-mode similarity evaluation and time-domain minimum searching 査読有り

Yitao Ma, Sadahiko Miura, Hiroaki Honjo, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

Japanease Journal of Applied Physics　56　(4S)　04CF08　2017年3月
出版者・発行元： Japan Society of Applied Physics
DOI： 10.7567/jjap.56.04cf08 　

ISSN：0021-4922

eISSN：1347-4065
A Soft/Write-Error Resilient CMOS/MTJ Nonvolatile Flip-Flop Based on Majority-Decision Shared Writing 査読有り

Naoya Onizawa, Takahiro Hanyu

Japanese Journal of Applied Physics　56　(4S)　04CF12-1-04CF12-6　2017年3月
Fabrication of an MTJ-Based Nonvolatile Logic-in-Memory LSI with Content-Aware Write Error Masking Scheme Achieving 92% Storage Capacity and 79% Power Reduction 査読有り

Masanori Natsui, Akira Tamakoshi, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

Japanese Journal of Applied Physics　56　(4S)　04CN01-1-04CN01-5　2017年3月
Design of a Low-Power Nonvolatile Flip-Flop Using 3-Terminal Magnetic-Tunnel-Junction-Based Self-Terminated Mechanism 査読有り

Daisuke Suzuki, Takahiro Hanyu

Japanese Journal of Applied Physics　56　(4S)　04CN06-1-04CN06-5　2017年3月
出版者・発行元： Institute of Physics
DOI： 10.7567/JJAP.56.04CN06 　

ISSN：0021-4922

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A nonvolatile flip-flop (NV-FF) using a three-terminal magnetic tunnel junction (3T-MTJ)-based self-terminated mechanism is proposed for a low-power logic LSI while maintaining almost the same performance as a conventional CMOS-based logic LSI. The use of a self-terminated mechanism, which continuously monitors the change in MTJ resistance, makes it possible not only to minimize the write energy consumption for the 3T-MTJ device but also to ensure a reliable write. Moreover, since the write current path is separated from the read current path in the 3T-MTJ device, the sensing circuit and the write driver are individually optimized, which makes it possible to minimize the performance overhead due to additional components. As a result, the write energy of the proposed NV-FF is reduced by 69% with a small performance overhead compared with that of a conventional NV-FF using a worst-case-oriented writing scheme.
Challenge of Spintronics-Device-Based Non-volatile Logic-in-Memory Architecture for Internet-of-Things Applications 招待有り

T. Hanyu

BIT's 3rd Annual World Congress of Smart Materials-2017　262　2017年3月
Fabrication of a magnetic-tunnel-junction-based nonvolatile logic-in-memory LSI with content-aware write error masking scheme achieving 92% storage capacity and 79% power reduction

Natsui Masanori, Tamakoshi Akira, Endoh Tetsuo, Ohno Hideo, Hanyu Takahiro

Jpn. J. Appl. Phys.　56　(4)　04CN01　2017年2月16日
出版者・発行元： Institute of Physics
DOI： 10.7567/JJAP.56.04CN01 　

ISSN：0021-4922

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A magnetic-tunnel-junction (MTJ)-based video coding hardware with an MTJ-write-error-rate relaxation scheme as well as a nonvolatile storage capacity reduction technique is designed and fabricated in a 90 nm MOS and 75 nm perpendicular MTJ process. The proposed MTJ-oriented dynamic error masking scheme suppresses the effect of write operation errors on the operation result of LSI, which results in the increase in an acceptable MTJ write error rate up to 7.8 times with less than 6% area overhead, while achieving 79% power reduction compared with that of the static-random-access-memory-based one.
脳型計算に基づく車載ネットワークの不正侵入検出法

須田拓樹, 夏井雅典, 羽生貴弘

電気関係学会東北支部連合大会講演論文集　2017　60-60　2017年
出版者・発行元：電気関係学会東北支部連合大会実行委員会
DOI： 10.11528/tsjc.2017.0_60 　
Three-Terminal MTJ-Based Nonvolatile Logic Circuits with Self-Terminated Writing Mechanism for Ultra-Low-Power VLSI Processor 招待有り査読有り

Takahiro Hanyu, Daisuke Suzuki, Naoya Onizawa, Masanori Natsui

PROCEEDINGS OF THE 2017 DESIGN, AUTOMATION & TEST IN EUROPE CONFERENCE & EXHIBITION (DATE)　548-553　2017年

DOI： 10.23919/DATE.2017.7927048 　

ISSN：1530-1591
Beyond MRAM: Nonvolatile Logic-in-Memory VLSI 査読有り

Takahiro Hanyu, Tetsuo Endoh, Shoji Ikeda, Tadahiko Sugibayashi, Naoki Kasai, Daisuke Suzuki, Masanori Natsui, Hiroki Koike, Hideo Ohno

Introduction to Magnetic Random-Access Memory　199-229　2016年11月26日
出版者・発行元： wiley
DOI： 10.1002/9781119079415.ch7 　
A Self-Terminated One-Phase Write Driver for Complementary-MTJ Based Memory Cells 査読有り

Daisuke Suzuki, Takahiro Hanyu

61th Annual Conference on Magnetism & Magnetic Materials (MMM)　554　2016年11月
Standby-Power-Free Integrated Circuits Using MTJ-Based VLSI Computing 査読有り

Takahiro Hanyu, Tetsuo Endoh, Daisuke Suzuki, Hiroki Koike, Yitao Ma, Naoya Onizawa, Masanori Natsui, Shoji Ikeda, Hideo Ohno

PROCEEDINGS OF THE IEEE　104　(10)　1844-1863　2016年10月

DOI： 10.1109/JPROC.2016.2574939 　

ISSN：0018-9219

eISSN：1558-2256
Highly Reliable MTJ-Based Nonvolatile Logicin-Memory LSI with Content-Aware Write Error Masking Scheme 査読有り

M.Natsui, A.Tamakoshi, T.Endoh, H.Ohno, T.Hanyu

International Conference on Solid State Devices and Materials (SSDM)　B-2-03　77-78　2016年9月26日
A Compact and Ultra-Low-Power STT-MRAMBased Associative Memory for Nearest Neighbor Search with Full Adaptivity of Template Data Format Employing Current-Mode Similarity Evaluation and Time-Domain Minimum Searching 査読有り

Y.Ma, S.Miura, H.Honjo, S.Ikeda, T.Hanyu, H.Ohno, T.Endoh

International Conference on Solid State Devices and Materials (SSDM)　B-2-06　83-84　2016年9月26日
Analog-to-Stochastic Converter Using Magnetic Tunnel Junction Devices for Vision Chips 査読有り

Naoya Onizawa, Daisaku Katagiri, Warren J. Gross, Takahiro Hanyu

IEEE TRANSACTIONS ON NANOTECHNOLOGY　15　(5)　705-714　2016年9月

DOI： 10.1109/TNANO.2015.2511151 　

ISSN：1536-125X

eISSN：1941-0085
Highly Reliable MTJ-Based Motion-Vector Prediction Unit with Dynamic Write Error Masking Scheme 査読有り

Masanori Natsui, Akira Tamakoshi, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

Proc. of 2016 International Conference on Solid State Devices and Materials　77-78　2016年9月
A Soft/Write-Error Resilient CMOS/MTJ Nonvolatile Flip-Flop Based on Majority-Decision Shared Writing 査読有り

Naoya Onizawa, Takahiro Hanyu

Proc. of 2016 International Conference on Solid State Devices and Materials　79-80　2016年9月
A Self-Terminated Energy-Efficient Nonvolatile Flip-Flop Using 3-terminal Magnetic Tunnel Junction Device 査読有り

Daisuke Suzuki, Takahiro Hanyu

Proc. of 2016 International Conference on Solid State Devices and Materials　911-912　2016年9月
Stochastic behavior-considered VLSI CAD environment for MTJ/MOS-hybrid microprocessor design 査読有り

M. Natsui, A. Tamakoshi, A. Mochizuki, H. Koike, H. Ohno, T. Endoh, T. Hanyu

Proceedings - IEEE International Symposium on Circuits and Systems　2016-　1878-1881　2016年7月29日
出版者・発行元： Institute of Electrical and Electronics Engineers Inc.
DOI： 10.1109/ISCAS.2016.7538938 　

ISSN：0271-4310
An Overview of Nonvolatile Emerging Memories-Spintronics for Working Memories 査読有り

Tetsuo Endoh, Hiroki Koike, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno

IEEE JOURNAL ON EMERGING AND SELECTED TOPICS IN CIRCUITS AND SYSTEMS　6　(2)　109-119　2016年6月

DOI： 10.1109/JETCAS.2016.2547704 　

ISSN：2156-3357
Power-Gated Single-Track Asynchronous Circuits Using Three-Terminal MTJ-Based Nonvolatile Devices for Energy Harvesting Systems 査読有り

T. Yoneda, N. Onizawa, M. Imai, T. Hanyu

22nd IEEE International Symposium on Asynchronous Circuits and Systems (ASYNC) Fresh Idea Track　9-10　2016年5月
A 600-μW Ultra-Low-Power Associative Processor for Image Pattern Recognition Employing MTJ-Based Nonvolatile Memories with Autonomic Intelligent Power-Gating (IPG) Scheme 査読有り

Yitao Ma, Sadahiko Miura, Hiroaki Honjo, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endo

Japanese Journal of Applied Physics (JJAP)　55　(4)　04EF15-1-04EF15-11　2016年4月

DOI： 10.7567/JJAP.55.04EF15 　

ISSN：0021-4922

eISSN：1347-4065
Hardware Implementation of Associative Memories Based on Multiple-Valued Sparse Clustered Networks 査読有り

Naoya Onizawa, Hooman Jarollahi, Takahiro Hanyu, Warren J. Gross

IEEE JOURNAL ON EMERGING AND SELECTED TOPICS IN CIRCUITS AND SYSTEMS　6　(1)　13-24　2016年3月

DOI： 10.1109/JETCAS.2016.2528721 　

ISSN：2156-3357
スピントロニクスのデバイス応用招待有り査読有り

遠藤哲郎, 小池洋紀, 池田正二, 羽生貴弘, 大野英男

電子情報通信学会論文誌 C　J99-C　(1)　1-9　2016年1月14日
Approximate Computingに基づく脳型LSIの高精度・省電力・省面積実装技術の一考察

加藤健太郎, 夏井雅典, 羽生貴弘

電気関係学会東北支部連合大会講演論文集　2016　40-40　2016年
出版者・発行元：電気関係学会東北支部連合大会実行委員会
DOI： 10.11528/tsjc.2016.0_40 　
Evaluation of Soft-Delay-Error Effects in Content-Addressable Memory 査読有り

N. Onizawa, N. Sakimura, R. Nebashi, T. Sugibayashi, T. Hanyu

JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING　26　(1-2)　125-140　2016年

ISSN：1542-3980

eISSN：1542-3999
Gammatone Filter Based on Stochastic Computation 査読有り

Naoya Onizawa, Shunsuke Koshita, Shuichi Sakamoto, Masahide Abe, Masayuki Kawamata, Takahiro Hanyu

2016 IEEE INTERNATIONAL CONFERENCE ON ACOUSTICS, SPEECH AND SIGNAL PROCESSING PROCEEDINGS　1036-1040　2016年

DOI： 10.1109/ICASSP.2016.7471833 　

ISSN：1520-6149
Energy-Efficient and Highly-Reliable Nonvolatile FPGA Using Self-Terminated Power-Gating Scheme 査読有り

Daisuke Suzuki, Takahiro Hanyu

2016 IEEE 46TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL 2016)　5-10　2016年

DOI： 10.1109/ISMVL.2016.50 　

ISSN：0195-623X
Context-Based Error Correction Scheme Using Recurrent Neural Network for Resilient and Efficient Intra-Chip Data Transmission 査読有り

Naoto Sugaya, Masanori Natsui, Takahiro Hanyu

2016 IEEE 46TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL 2016)　72-77　2016年

DOI： 10.1109/ISMVL.2016.42 　

ISSN：0195-623X
Realization of FIR Digital Filters Based on Stochastic/Binary Hybrid Computation 査読有り

Shunsuke Koshita, Naoya Onizawa, Masahide Abe, Takahiro Hanyu, Masayuki Kawamata

2016 IEEE 46TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL 2016)　223-228　2016年

DOI： 10.1109/ISMVL.2016.40 　

ISSN：0195-623X
Stochastic Behavior-Considered VLSI CAD Environment for MTJ/MOS-Hybrid Microprocessor Design 査読有り

M. Natsui, A. Tamakoshi, A. Mochizuki, H. Koike, H. Ohno, T. Endoh, T. Hanyu

2016 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS)　1878-1881　2016年

DOI： 10.1109/ISCAS.2016.7538938 　

ISSN：0271-4302
Redundant STT-MTJ-Based Nonvolatile Flip-Flops for Low Write-Error-Rate Operations 査読有り

Naoya Onizawa, Takahiro Hanyu

2016 14TH IEEE INTERNATIONAL NEW CIRCUITS AND SYSTEMS CONFERENCE (NEWCAS)　1-4　2016年

DOI： 10.1109/NEWCAS.2016.7604792 　

ISSN：2472-467X
A Study of a Top-Down Error Correction Technique Using Recurrent-Neural-Network-Based Learning 査読有り

Masanori Natsui, Naoto Sugaya, Takahiro Hanyu

2016 14TH IEEE INTERNATIONAL NEW CIRCUITS AND SYSTEMS CONFERENCE (NEWCAS)　2016年

DOI： 10.1109/NEWCAS.2016.7604786 　

ISSN：2472-467X
A Low-Power MTJ-Based Nonvolatile FPGA Using Self-Terminated Logic-In-Memory Structure 査読有り

Daisuke Suzuki, Takahiro Hanyu

2016 26TH INTERNATIONAL CONFERENCE ON FIELD PROGRAMMABLE LOGIC AND APPLICATIONS (FPL)　1-4　2016年

DOI： 10.1109/FPL.2016.7577345 　

ISSN：1946-1488
VLSI Implementation of Deep Neural Networks Using Integral Stochastic Computing 査読有り

Arash Ardakani, Fracois Leduc-Primeau, Naoya Onizawa, Takahiro Hanyu, Warren J. Gross

2016 9TH INTERNATIONAL SYMPOSIUM ON TURBO CODES AND ITERATIVE INFORMATION PROCESSING (ISTC)　216-220　2016年

DOI： 10.1109/ISTC.2016.7593108 　

ISSN：2165-4700
MTJ素子を活用した高性能・高信頼VLSI設計技術招待有り査読有り

夏井雅典, 鈴木大輔, 池田正二, 遠藤哲郎, 大野英男, 羽生貴弘

応用物理学会スピントロニクス研究会・日本磁気学会スピンエレクトロニクス専門研究会・日本磁気学会ナノマグネティックス専門研究会共同主催研究会　2015年11月12日
Spintronics-Based Logic-in-Memory Architecture Towards Dark Silicon Era 招待有り

T. Hanyu

International Workshop: Spintronics VLSI　9　2015年11月
Challenge of MTJ-based nonvolatile logic-in-memory architecture for ultra low-power and highly dependable VLSI computing 査読有り

Takahiro Hanyu, Masanori Natsui, Daisuke Suzuki, Akira Mochizuki, Naoya Onizawa, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno

2015 IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference (S3S),　1-3　2015年10月5日

DOI： 10.1109/S3S.2015.7333502 　
A 600-μW Ultra-Low-Power Associative Processor for Image Pattern Recognition Employing Magnetic Tunnel Junction (MTJ) Based Nonvolatile Memories with Novel Intelligent Power-Gating (IPG) Scheme 査読有り

Y. Ma, S. Miura, H. Honjo, S. Ikeda, T. Hanyu, H. Ohno, T. Shibata, T. Endoh

2015 International Conference on Solid State Devices and Materials(SSDM)　O-4-2　1172-1173　2015年9月29日
Gabor Filter Based on Stochastic Computation 査読有り

Naoya Onizawa, Daisaku Katagiri, Kazumichi Matsumiya, Warren J. Gross, Takahiro Hanyu

IEEE SIGNAL PROCESSING LETTERS　22　(9)　1224-1228　2015年9月

DOI： 10.1109/LSP.2015.2392123 　

ISSN：1070-9908

eISSN：1558-2361
Challenge of MOS/MTJ-Hybrid Integrated Circuits Based on Nonvolatile Logic-in-Memory Architecture

T. Hanyu

2015 Spintronics Workshop on LSI　7　2015年6月
Magnetic-tunnel-junction based low-energy nonvolatile flip-flop using an area-efficient self-terminated write driver 査読有り

Daisuke Suzuki, Takahiro Hanyu

JOURNAL OF APPLIED PHYSICS　117　(17)　17B504-1-17B504-3　2015年5月

DOI： 10.1063/1.4906760 　

ISSN：0021-8979

eISSN：1089-7550
不揮発ロジックインメモリアーキテクチャとその低電力VLSIシステムへの応用招待有り査読有り

羽生貴弘, 鈴木大輔, 望月明, 夏井雅典, 鬼沢直哉, 杉林直彦, 池田正二, 遠藤哲郎, 大野英男

集積回路研究会　115　(6)　57-61　2015年4月17日
出版者・発行元：電子情報通信学会
ISSN：0913-5685
Nonvolatile field-programmable gate array using 2-transistor-1-MTJ-cell-based multi-context array for power and area efficient dynamically reconfigurable logic 査読有り

Daisuke Suzuki, Takahiro Hanyu

JAPANESE JOURNAL OF APPLIED PHYSICS　54　(4)　2015年4月

DOI： 10.7567/JJAP.54.04DE01 　

ISSN：0021-4922

eISSN：1347-4065
Power-gated 32 bit microprocessor with a power controller circuit activated by deep-sleep-mode instruction achieving ultra-low power operation 査読有り

Hiroki Koike, Takashi Ohsawa, Sadahiko Miura, Hiroaki Honjo, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

JAPANESE JOURNAL OF APPLIED PHYSICS　54　(4)　04DE08　2015年4月

DOI： 10.7567/JJAP.54.04DE08 　

ISSN：0021-4922

eISSN：1347-4065
Nonvolatile Logic-in-Memory LSI Using Cycle-Based Power Gating and its Application to Motion-Vector Prediction 査読有り

Masanori Natsui, Daisuke Suzuki, Noboru Sakimura, Ryusuke Nebashi, Yukihide Tsuji, Ayuka Morioka, Tadahiko Sugibayashi, Sadahiko Miura, Hiroaki Honjo, Keizo Kinoshita, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

IEEE JOURNAL OF SOLID-STATE CIRCUITS　50　(2)　476-489　2015年2月

DOI： 10.1109/JSSC.2014.2362853 　

ISSN：0018-9200

eISSN：1558-173X
Nonvolatile Logic-in-Memory Architecture for Ultra-Low-Power VLSI Systems 招待有り査読有り

T. Hanyu

Forum in ISSCC 2015　2015年2月
リカレントニューラルネットワークに基づく時系列データ誤り訂正技術とその応用

菅谷直登, 夏井雅典, 羽生貴弘

電気関係学会東北支部連合大会講演論文集　2015　93-93　2015年
出版者・発行元：電気関係学会東北支部連合大会実行委員会
DOI： 10.11528/tsjc.2015.0_93 　
MTJベース不揮発ロジックLSIにおける電源スイッチ構造の最適化設計

田畑佑樹, 鈴木大輔, 羽生貴弘

電気関係学会東北支部連合大会講演論文集　2015　92-92　2015年
出版者・発行元：電気関係学会東北支部連合大会実行委員会
DOI： 10.11528/tsjc.2015.0_92 　
Fabrication of a 3000-6-Input-LUTs Embedded and Block-Level Power-Gated Nonvolatile FPGA Chip Using p-MTJ-Based Logic-in-Memory Structure 査読有り

D. Suzuki, M. Natsui, A. Mochizuki, S. Miura, H. Honjo, H. Sato, S. Fukami, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

2015 SYMPOSIUM ON VLSI CIRCUITS (VLSI CIRCUITS)　2015-August　7223644　2015年

DOI： 10.1109/VLSIT.2015.7223644 　
Spintronics-Based Nonvolatile Logic-in-Memory Architecture Towards an Ultra-Low-Power and Highly Reliable VLSI Computing Paradigm 招待有り査読有り

Takahiro Hanyu, Daisuke Suzuki, Naoya Onizawa, Shoun Matsunaga, Masanori Natsui, Akira Mochizuki

2015 DESIGN, AUTOMATION & TEST IN EUROPE CONFERENCE & EXHIBITION (DATE)　1006-+　2015年

ISSN：1530-1591
Early-Stage Operation-Skipping Scheme for Low-Power Stochastic Image Processors 査読有り

Daisaku Katagiri, Naoya Onizawa, Takahiro Hanyu

2015 IEEE 45TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC　109-114　2015年

DOI： 10.1109/ISMVL.2015.28 　

ISSN：0195-623X
Write-Operation Frequency Reduction for Nonvoratile Logic LSI with a Short Break-Even Time 査読有り

Takeaki Akutsu, Masanori Natsui, Takahiro Hanyu

2015 IEEE 45TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC　152-157　2015年

DOI： 10.1109/ISMVL.2015.18 　

ISSN：0195-623X
Design of an STT-MTJ Based True Random Number Generator Using Digitally Controlled Probability-Locked Loop 査読有り

Satoshi Oosawa, Takayuki Konishi, Naoya Onizawa, Takahiro Hanyu

2015 IEEE 13TH INTERNATIONAL NEW CIRCUITS AND SYSTEMS CONFERENCE (NEWCAS)　2015年

DOI： 10.1109/NEWCAS.2015.7182089 　

ISSN：2472-467X
Fabrication of a 3000-6-Input-LUTs Embedded and Block-Level Power-Gated Nonvolatile FPGA Chip Using p-MTJ-Based Logic-in-Memory Structure 査読有り

D. Suzuki, M. Natsui, A. Mochizuki, S. Miura, H. Honjo, H. Sato, S. Fukami, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

2015 SYMPOSIUM ON VLSI TECHNOLOGY (VLSI TECHNOLOGY)　172-173　2015年
A Sudden Power-Outage Resilient Nonvolatile Microprocessor for Immediate System Recovery 査読有り

Naoya Onizawa, Akira Mochizuki, Akira Tamakoshi, Takahiro Hanyu

PROCEEDINGS OF THE 2015 IEEE/ACM INTERNATIONAL SYMPOSIUM ON NANOSCALE ARCHITECTURES (NANOARCH 15)　39-44　2015年

DOI： 10.1109/NANOARCH.2015.7180584 　

ISSN：2327-8218
Frequency-Flexible Stochastic Gabor Filter 査読有り

Naoya Onizawa, Daisaku Katagiri, Kazumichi Matsumiya, Warren J. Gross, Takahiro Hanyu

2015 IEEE INTERNATIONAL CONFERENCE ON DIGITAL SIGNAL PROCESSING (DSP)　458-462　2015年

DOI： 10.1109/ICDSP.2015.7251914 　
Design of an MTJ-Based Nonvolatile Lookup Table Circuit Using an Energy-Efficient Single-Ended Logic-In-Memory Structure 査読有り

Daisuke Suzuki, Takahiro Hanyu

2015 IEEE 58TH INTERNATIONAL MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS (MWSCAS)　317-320　2015年

DOI： 10.1109/MWSCAS.2015.7282195 　

ISSN：1548-3746
Scaled IIR Filter Based on Stochastic Computation 査読有り

Naoya Onizawa, Shunsuke Koshita, Takahiro Hanyu

2015 IEEE 58TH INTERNATIONAL MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS (MWSCAS)　297-300　2015年

DOI： 10.1109/MWSCAS.2015.7282118 　

ISSN：1548-3746
Stochastic Implementation of the Disparity Energy Model for Depth Perception 査読有り

Kaushik Boga, Naoya Onizawa, Francois Leduc-Primeau, Kazumichi Matsumiya, Takahiro Hanyu, Warren J. Gross

2015 IEEE INTERNATIONAL WORKSHOP ON SIGNAL PROCESSING SYSTEMS (SIPS 2015)　1-6　2015年

DOI： 10.1109/SiPS.2015.7344982 　
Multiple-Event-Transient Soft-Error Gate-Level Simulator for Harsh Radiation Environments 査読有り

Akira Mochizuki, Naoya Onizawa, Akira Tamakoshi, Takahiro Hanyu

TENCON 2015 - 2015 IEEE REGION 10 CONFERENCE　1-6　2015年

DOI： 10.1109/TENCON.2015.7373147 　

ISSN：2159-3442
Design of a Computational Nonvolatile RAM for a Greedy Energy-Efficient VLSI Processor 査読有り

Akira Mochizuki, Naoto Yube, Takahiro Hanyu

IECON 2015 - 41ST ANNUAL CONFERENCE OF THE IEEE INDUSTRIAL ELECTRONICS SOCIETY　3283-3288　2015年

DOI： 10.1109/IECON.2015.7392606 　

ISSN：1553-572X
磁気ランダムアクセスメモリ（MRAM）の最新技術動向招待有り査読有り

小池洋紀, 池田正二, 羽生貴弘, 大野英男, 遠藤哲郎

CVD研究会　2014年12月18日
A Nonvolatile Associative Memory-Based Context-Driven Search Engine Using 90 nm CMOS/MTJ-Hybrid Logic-in-Memory Architecture 査読有り

Hooman Jarollahi, Naoya Onizawa, Vincent Gripon, Noboru Sakimura, Tadahiko Sugibayashi, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu, Warren J. Gross

IEEE JOURNAL ON EMERGING AND SELECTED TOPICS IN CIRCUITS AND SYSTEMS　4　(4)　460-474　2014年12月

DOI： 10.1109/JETCAS.2014.2361061 　

ISSN：2156-3357
Cost-Efficient Self-Terminated Write Driver for Spin-Transfer-Torque RAM and Logic 査読有り

Daisuke Suzuki, Masanori Natsui, Akira Mochizuki, Takahiro Hanyu

IEEE TRANSACTIONS ON MAGNETICS　50　(11)　3402104~1-3402104~4　2014年11月

DOI： 10.1109/TMAG.2014.2322387 　

ISSN：0018-9464

eISSN：1941-0069
MTJ-Based Low-Energy Nonvolatile Flip-Flop Using Area-Efficient Self-Terminated Write Driver 査読有り

Daisuke Suzuki, Takahiro Hanyu

59th Annual Conference on Magnetism & Magnetic Materials (MMM)　813　2014年11月
Algorithm and Architecture for a Multiple-Field Context-Driven Search Engine Using Fully-Parallel Clustered Associative Memories 査読有り

Hooman Jarollahi, Naoya Onizawa, Takahiro Hanyu, Warren J. Gross

2014 IEEE International Workshop on Signal Processing Systems (SIPS)　133-138　2014年10月

DOI： 10.1007/s11265-014-0886-z 　
A 500ps/8.5ns Array Read/Write Latency 1Mb Twin 1T1MTJ STT-MRAM designed in 90nm CMOS/40nm MTJ Process with Novel Positive Feedback S/A Circuit 査読有り

T. Ohsawa, S. Miura, H. Honjo, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh

International Conference on Solid State Dvices and Materails (SSDM)　A-8-3　2014年9月9日
Design of an Energy-Efficient Ternary Current-Mode Intra-Chip Communication Link for an Asynchronous Network-on-Chip 査読有り

Akira Mochizuki, Hirokatsu Shirahama, Yuma Watanabe, Takahiro Hanyu

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E97D　(9)　2304-2311　2014年9月

DOI： 10.1587/transinf.2013LOP0024 　

ISSN：1745-1361
Asynchronous Stochastic Decoding of LDPC Codes: Algorithm and Simulation Model 査読有り

Naoya Onizawa, Warren J. Gross, Takahiro Hanyu, Vincent C. Gaudet

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E97D　(9)　2286-2295　2014年9月

DOI： 10.1587/transinf.2013LOP0010 　

ISSN：1745-1361
Optimally Self-Terminated Compact Switching Circuit Using Continuous Voltage Monitoring Achieving High Read Margin for STT MRAM and Logic 査読有り

Daisuke Suzuki, Masanori Natsui, Akira Mochizuki, Takahiro Hanyu

IEEE Intermag 2014　2506-2507　2014年9月
Challenge of Nonvolatile Logic-in-Memory Architecture: Design Examples and the Future Prospects 招待有り

Takahiro Hanyu

2014 Spintronics Workshop on LSI　3　2014年9月
Nonvolatile FPGA Using 2T-1MTJ-Cell-Based Multi-Context Array for Power and Area Efficient Dynamically Reconfigurable Logic 査読有り

Daisuke Suzuki, Takahiro Hanyu

International Conference on Solid State Devices and Materials (SSDM)　450-451　2014年9月
Clockless Stochastic Decoding of Low-Density Parity-Check Codes: Architecture and Simulation Model 査読有り

Naoya Onizawa, Warren J. Gross, Takahiro Hanyu, Vincent C. Gaudet

JOURNAL OF SIGNAL PROCESSING SYSTEMS FOR SIGNAL IMAGE AND VIDEO TECHNOLOGY　76　(2)　185-194　2014年8月

DOI： 10.1007/s11265-013-0854-z 　

ISSN：1939-8018

eISSN：1939-8115
High-Throughput Partially Parallel Inter-Chip Link Architecture for Asynchronous Multi-Chip NoCs 査読有り

Naoya Onizawa, Akira Mochizuki, Hirokatsu Shirahama, Masashi Imai, Tomohiro Yoneda, Takahiro Hanyu

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E97D　(6)　1546-1556　2014年6月

DOI： 10.1587/transinf.E97.D.1546 　

ISSN：1745-1361
Analysis of single-event upset of magnetic tunnel junction used in spintronic circuits caused by radiation-induced current 査読有り

N. Sakimura, R. Nebashi, M. Natsui, H. Ohno, T. Sugibayashi, T. Hanyu

JOURNAL OF APPLIED PHYSICS　115　(17)　17B748-1-17B748-3　2014年5月

DOI： 10.1063/1.4869287 　

ISSN：0021-8979

eISSN：1089-7550
Design and fabrication of a perpendicular magnetic tunnel junction based nonvolatile programmable switch achieving 40% less area using shared-control transistor structure 査読有り

D. Suzuki, M. Natsui, A. Mochizuki, S. Miura, H. Honjo, K. Kinoshita, S. Fukami, H. Sato, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

JOURNAL OF APPLIED PHYSICS　115　(17)　17B742-1-17B742-3　2014年5月

DOI： 10.1063/1.4868332 　

ISSN：0021-8979

eISSN：1089-7550
Studies on read-stability and write-ability of fast access STT-MRAMs 査読有り

T. Ohsawa, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh

2014 International Symposium on VLSI Technology, Systems and Application (VLSI-TSA)　1-2　2014年4月28日

DOI： 10.1109/VLSI-TSA.2014.6839665 　
全文検索システム向け階層的パワーゲーティングを活用した低エネルギー不揮発TCAMエンジンチップ査読有り

松永翔雲, 崎村昇, 根橋竜介, 杉林直彦(N, 夏井雅典, 望月明, 遠藤哲郎, 大野英男, 羽生貴弘

信学技報　114　(13)　39-44　2014年4月17日

ISSN：0913-5685
1.5ns/2.1nsのランダム読出／書込サイクル時間を達成した不揮発性混載メモリ用1Mb STT-MRAM －6T2MTJセルにバックグラウンド書き込み（BGW）方式を適用招待有り査読有り

大澤隆, 小池洋紀, 三浦貞彦, 木下啓藏, 本庄弘明, 池田正二, 羽生貴弘, 大野英男, 遠藤哲郎

信学技報　114　(13)　33-38　2014年4月17日
出版者・発行元：一般社団法人電子情報通信学会
ISSN：0913-5685

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CMOSラッチと一対のMTJからなる差動対型メモリセルにおいて、CMOSラッチへ書き込んだデータを用いてMTJを自動的に反転するバックグラウンド書き込み(BWG)方式を適用することによって、2.1nsecという高速な書き込みサイクル時間を実現した1Mb STT-MRAMの設計・試作・評価に関する報告であり、本方式の適用により、L3やL2キャッシュ等の高速混載メモリを不揮発性化してコンピュータのローパワー化を図ることが可能となる。
MTJベース不揮発フリップフロップを用いた3μsec-Entry/Exit 遅延時間のマイクロプロセッサ招待有り査読有り

小池洋紀, 崎村昇, 根橋竜介, 辻幸秀, 森岡あゆ香, 三浦貞彦, 本庄弘明, 杉林直彦, 大澤隆, 池田正二, 羽生貴弘, 大野英男, 遠藤哲郎

信学技報　114　(13)　85-90　2014年4月17日
出版者・発行元：一般社団法人電子情報通信学会
ISSN：0913-5685

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磁気トンネル接合素子(MTJ)による不揮発記憶機能を持つフリップフロップ回路(NV-F/F)を用いた,パワーゲーティングマイクロプロセッサ(MPU)を提案する.NV-F/FをMPUの内部状態の記憶に用いることで,3μsecという短いEntry/Exit遅延時間でパワーゲーティング動作を実行可能とした.このEntry/Exit遅延時間を達成するために,安定かつ高速な不揮発データ書き込み/読み出し可能なNV-F/F回路を新たに開発した.このMPUは,そのパワーゲーティングモードの制御容易性という特長により,低電力システムの実現に寄与する.
Design and evaluation of a 67% area-less 64-bit parallel reconfigurable 6-input nonvolatile logic element using domain-wall motion devices 査読有り

Daisuke Suzuki, Masanori Natsui, Akira Mochizuki, Takahiro Hanyu

JAPANESE JOURNAL OF APPLIED PHYSICS　53　(4)　04EM03-1-04EM03-5　2014年4月

DOI： 10.7567/JJAP.53.04EM03 　

ISSN：0021-4922

eISSN：1347-4065
High-Throughput Low-Energy Self-Timed CAM Based on Reordered Overlapped Search Mechanism 査読有り

Naoya Onizawa, Shoun Matsunaga, Vincent C. Gaudet, Warren J. Gross, Takahiro Hanyu

IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I-REGULAR PAPERS　61　(3)　865-876　2014年3月

DOI： 10.1109/TCSI.2013.2283997 　

ISSN：1549-8328

eISSN：1558-0806
High-Throughput Compact Delay-Insensitive Asynchronous NoC Router 査読有り

Naoya Onizawa, Atsushi Matsumoto, Tomoyoshi Funazaki, Takahiro Hanyu

IEEE TRANSACTIONS ON COMPUTERS　63　(3)　637-649　2014年3月

DOI： 10.1109/TC.2013.81 　

ISSN：0018-9340

eISSN：1557-9956
Trend of tunnel magnetoresistance and variation in threshold voltage for keeping data load robustness of metal–oxide–semiconductor/magnetic tunnel junction hybrid latches 査読有り

T. Ohsawa, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh

Journal of Applied Physics (JAP)　115　(17)　17C728-1-17C728-3　2014年2月1日

DOI： 10.1063/1.4867129 　
Power Reduction by Power Gating in Differential Pair Type STT-MRAMs for Low-Power Nonvolatile Cache Memories 査読有り

Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Testuo Endoh

Japanese Journal of Applied Physics(JJAP)　53　(4S)　04ED04-1-04ED04-11　2014年2月1日
出版者・発行元： Institute of Physics
DOI： 10.7567/JJAP.53.04ED04 　

ISSN：0021-4922
A Two-Transistor Bootstrap Type Selective Device for Spin-Transfer-Torque Magnetic Tunnel Junctions 査読有り

Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Testuo Endoh

Japanese Journal of Applied Physics(JJAP)　53　(4S)　04ED03-1-04ED03-6　2014年2月1日
出版者・発行元： Institute of Physics
DOI： 10.7567/JJAP.53.04ED03 　

ISSN：0021-4922
A delay circuit with 4-terminal magnetic-random-access-memory device for power-efficient time- domain signal processing 査読有り

Ryusuke Nebashi, Noboru Sakimura, Hiroaki Honjo, Ayuka Morioka, Yukihide Tsuji, Kunihiko Ishihara, Keiichi Tokutome, Sadahiko Miura, Shunsuke Fukami, Keizo Kinoshita, Takahiro Hanyu, Tetsuo Endoh, Naoki Kasai, Hideo Ohno, Tadahiko Sugibayashi

Proceedings - IEEE International Symposium on Circuits and Systems　1588-1591　2014年
出版者・発行元： Institute of Electrical and Electronics Engineers Inc.
DOI： 10.1109/ISCAS.2014.6865453 　

ISSN：0271-4310
Energy-aware current-mode inter-chip link for a dependable GALS NoC platform 査読有り

Hirokatsu Shirahama, Akira Mochizuki, Yuma Watanabe, Takahiro Hanyu

Proceedings - IEEE International Symposium on Circuits and Systems　1865-1868　2014年
出版者・発行元： Institute of Electrical and Electronics Engineers Inc.
DOI： 10.1109/ISCAS.2014.6865522 　

ISSN：0271-4310
An NoC-based Evaluation Platform for Safety-Critical Automotive Applications 査読有り

Tomohiro Yoneda, Masashi Imai, Hiroshi Saito, Takahiro Hanyu, Kenji Kise, Yuichi Nakamura

2014 IEEE ASIA PACIFIC CONFERENCE ON CIRCUITS AND SYSTEMS (APCCAS)　679-682　2014年
Wide operational margin capability of 1 kbit spin-transfer-torque memory array chip with 1-PMOS and 1-bottom-pin-magnetic-tunnel-junction type cell 査読有り

H. Koike, T. Ohsawa, S. Miura, H. Honjo, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh

Japanese Journal of Applied Physics　53　(4 SPEC. ISSUE)　2014年

DOI： 10.7567/JJAP.53.04ED13 　

ISSN：0021-4922

eISSN：1347-4065
A 1Mb Nonvolatile Embedded Memory Using 4T2MTJ Cell with 32b Fine-Grained Power Gating Scheme 査読有り

T. Ohsawa, H. Koike, S. Miura, H. Honjo, K. Kinoshita, S. Ikeda, T. Hanyu, H. Ohno

IEEE Journal of Solid State Circuits　48　(6)　1511-1520　2014年

DOI： 10.1109/JSSC.2013.2253412 　

ISSN：0018-9200
Design of an energy-efficient 2T-2MTJ nonvolatile TCAM based on a parallel-serial-combined search scheme 査読有り

Shoun Matsunaga, Akira Mochizuki, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

IEICE ELECTRONICS EXPRESS　11　(3)　20131006-1-20131006-10　2014年

DOI： 10.1587/elex.11.20131006 　

ISSN：1349-2543
A 90nm 20MHz Fully Nonvolatile Microcontroller for Standby-Power-Critical Applications 査読有り

Noboru Sakimura, Yukihide Tsuji, Ryusuke Nebashi, Hiroaki Honjo, Ayuka Morioka, Kunihiko Ishihara, Keizo Kinoshita, Shunsuke Fukami, Sadahiko Miura, Naoki Kasai, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu, Tadahiko Sugibayashi

2014 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE DIGEST OF TECHNICAL PAPERS (ISSCC)　57　184-+　2014年

DOI： 10.1109/ISSCC.2014.6757392 　

ISSN：0193-6530
Fabrication of a MTJ-Based Multilevel Resistor Towards Process-Variaton-Resilient Logic LSI 査読有り

Masanori Natsui, Takahiro Hanyu

2014 IEEE 12TH INTERNATIONAL NEW CIRCUITS AND SYSTEMS CONFERENCE (NEWCAS)　468-471　2014年

DOI： 10.1109/NEWCAS.2014.6934084 　

ISSN：2472-467X
Design of a Soft-Error Tolerant 9-Transistor/6-Magnetic-Tunnel-Junction Hybrid Cell Based Nonvolatile TCAM 査読有り

Naoya Onizawa, Shoun Matsunaga, Takahiro Hanyu

2014 IEEE 12TH INTERNATIONAL NEW CIRCUITS AND SYSTEMS CONFERENCE (NEWCAS)　193-196　2014年

DOI： 10.1109/NEWCAS.2014.6934016 　

ISSN：2472-467X
Complementary 5T-4MTJ nonvolatile TCAM cell circuit with phase-selective parallel writing scheme 査読有り

Shoun Matsunaga, Akira Mochizuki, Noboru Sakimura, Ryusuke Nebashi, Tadahiko Sugibayashi, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

IEICE ELECTRONICS EXPRESS　11　(10)　20140297-1-20140297-7　2014年

DOI： 10.1587/elex.11.20140297 　

ISSN：1349-2543
A compact low-power nonvolatile flip-flop using domain-wall-motion-device-based single-ended structure 査読有り

Daisuke Suzuki, Noboru Sakimura, Masanori Natsui, Akira Mochizuki, Tadahiko Sugibayashi, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

IEICE ELECTRONICS EXPRESS　11　(13)　20140296-1-20140296-11　2014年

DOI： 10.1587/elex.11.20140296 　

ISSN：1349-2543
A compact soft-error tolerant asynchronous TCAM based on a transistor/magnetic-tunnel-junction hybrid dual-rail word structure 査読有り

Naoya Onizawa, Shoun Matsunaga, Takahiro Hanyu

Proceedings - International Symposium on Asynchronous Circuits and Systems　1-8　2014年
出版者・発行元： IEEE Computer Society
DOI： 10.1109/ASYNC.2014.9 　

ISSN：1522-8681
Design of a Quaternary Single-Ended Current-Mode Circuit for an Energy-Efficient Inter-Chip Asynchronous Communication Link 査読有り

Akira Mochizuki, Hirokatsu Shirahama, Takahiro Hanyu

2014 IEEE 44TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL 2014)　67-72　2014年

DOI： 10.1109/ISMVL.2014.20 　

ISSN：0195-623X
Associative Memories Based on Multiple-Valued Sparse Clustered Networks 査読有り

Hooman Jarollahi, Naoya Onizawa, Takahiro Hanyu, Warren J. Gross

2014 IEEE 44TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL 2014)　208-213　2014年

DOI： 10.1109/ISMVL.2014.44 　

ISSN：0195-623X
Soft-Delay-Error Evaluation in Content-Addressable Memory 査読有り

Naoya Onizawa, Shoun Matsunaga, Noboru Sakimura, Ryusuke Nebashi, Tadahiko Sugibayashi, Takahiro Hanyu

2014 IEEE 44TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL 2014)　220-225　2014年

DOI： 10.1109/ISMVL.2014.46 　

ISSN：0195-623X
Variation-effect analysis of MTJ-based multiple-valued programmable resistors 査読有り

Masanori Natsui, Takahiro Hanyu

Proceedings of The International Symposium on Multiple-Valued Logic　243-247　2014年
出版者・発行元： IEEE Computer Society
DOI： 10.1109/ISMVL.2014.50 　

ISSN：0195-623X
Energy-Aware Current-Mode Inter-Chip Link for a Dependable GALS NoC Platform 査読有り

Hirokatsu Shirahama, Akira Mochizuki, Yuma Watanabe, Takahiro Hanyu

2014 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS)　1865-1868　2014年

DOI： 10.1109/ISCAS.2014.6865522 　

ISSN：0271-4302
A Delay Circuit with 4-Terminal Magnetic-Random-Access-Memory Device for Power-Efficient Time-Domain Signal Processing 査読有り

Ryusuke Nebashi, Noboru Sakimura, Hiroaki Honjo, Ayuka Morioka, Yukihide Tsuji, Kunihiko Ishihara, Keiichi Tokutome, Sadahiko Miura, Shunsuke Fukami, Keizo Kinoshita, Takahiro Hanyu, Tetsuo Endoh, Naoki Kasai, Hideo Ohno, Tadahiko Sugibayashi

2014 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS)　1588-1591　2014年

DOI： 10.1109/ISCAS.2014.6865453 　

ISSN：0271-4302
Analog-to-Stochastic Converter Using Magnetic-Tunnel Junction Devices 査読有り

Naoya Onizawa, Daisaku Katagiri, Warren J. Gross, Takahiro Hanyu

2014 IEEE/ACM INTERNATIONAL SYMPOSIUM ON NANOSCALE ARCHITECTURES (NANOARCH)　59-64　2014年

DOI： 10.1109/NANOARCH.2014.6880490 　

ISSN：2327-8218
Highly Reliable Single-Ended Current-Mode Circuit for an Inter-Chip Asynchronous Communication Link 査読有り

Akira Mochizuki, Hirokatsu Shirahama, Naoya Onizawa, Takahiro Hanyu

2014 IEEE ASIA PACIFIC CONFERENCE ON CIRCUITS AND SYSTEMS (APCCAS)　683-686　2014年

DOI： 10.1109/APCCAS.2014.7032873 　
Soft-error tolerant transistor/magnetic-tunnel-junction hybrid non-volatile C-element 査読有り

Naoya Onizawail, Takahiro Hanyu

IEICE ELECTRONICS EXPRESS　11　(24)　20141017　2014年

DOI： 10.1587/elex.11.20141017 　

ISSN：1349-2543
Challenge of MOS/MTJ-Hybrid Nonvolatile Logic-in-Memory Architecture in Dark-Silicon Era 招待有り査読有り

Takahiro Hanyu, Daisuke Suzuki, Akira Mochizuki, Masanori Natsui, Naoya Onizawa, Tadahiko Sugibayashi, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno

2014 IEEE INTERNATIONAL ELECTRON DEVICES MEETING (IEDM)　28.2.1-28.2.3　2014年

DOI： 10.1109/IEDM.2014.7047124 　
Fabrication of a magnetic tunnel junction-based 240-tile nonvolatile field-programmable gate array chip skipping wasted write operations for greedy power-reduced logic applications 査読有り

Daisuke Suzuki, Masanori Natsui, Akira Mochizuki, Sadahiko Miura, Hiroaki Honjo, Keizo Kinoshita, Hideo Sato, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

IEICE Electronics Express　10　(23)　20130772　2013年11月21日

DOI： 10.1587/elex.10.20130772 　

ISSN：1349-2543
A Power-Gated MPU with 3-microsecond Entry/Exit Delay using MTJ-Based Nonvolatile Flip-Flop 査読有り

Hiroki Koike, Takashi Ohsawa, Noboru Sakimura, Ryusuke Nebashi, Yukihide Tsuji, Ayuka Morioka, Katsuya Miura, Hiroaki Honjo, Tadahiko Sugibayashi, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

IEEE Asian Solid-State Circuits Conference (ASSCC2013)　317-320　2013年11月11日

DOI： 10.1109/ASSCC.2013.6691046 　
Trend of TMR and Variation in Vth for Keeping Data Load Robustness of MOS/MTJ Hybrid Latches 査読有り

Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

The 58th Annual Magnetism and Magnetic Materials Conference (MMM2013)　GT-10　693-693　2013年11月4日
MTJ resistance distribution and its bit error rate of 1-kbit 1T-1MTJ STT-MRAM cell arrays fabricated on a 300-mm wafer 査読有り

H. Koike, T. Ohsawa, S. Miura, H. Honjo, S. Ikeda, T. Hanyu, H. Ohno

58th Annual Conference on Magnetism & Magnetic Materials Abstract　2013年11月
Fabrication of a Perpendicular-MTJ-Based Compact Nonvolatile Programmable Switch Using Shared-Write-Control-Transistor Structure 査読有り

D. Suzuki, M. Natsui, A. Mochizuki, S. Miura, H. Honjo, K. Kinoshita, H. Sato, S. Fukami, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

Abst. 58th Annual Conference on Magnetism and Magnetic Materials　233　2013年11月
Spintronics-based integrated circuits and contribution to energy saving society

Hideo Ohno, Takahiro Hanyu, Shoji Ikeda, Tetsuo Endoh, Yasuo Ando, Naoki Kasai

Journal of the Institute of Electronics, Information and Communication Engineers　96　(10)　771-775　2013年10月

ISSN：0913-5693
Probabilistic Search Schemes for High-Speed Low-Power Content-Addressable Memories 査読有り

N. Onizawa, S. Matsunaga, V. C. Gaudet, W. J. Gross, T. Hanyu

2013 International Conference on Analog VLSI Circuit　100-105　2013年10月
スピントロニクスを用いた集積回路と省エネ社会への貢献(<特別小特集>東北から明るい未来を創るICT技術) 査読有り

大野英男, 遠藤哲郎, 羽生貴弘, 安藤康夫, 笠井直記, 池田正二

電子情報通信学会誌　96　(10)　771-775　2013年10月1日
出版者・発行元：一般社団法人電子情報通信学会
ISSN：0913-5693
Demonstration of a Nonvolatile Processor Core Chip with Software-Controlled Three-Terminal MRAM Cells for Standby-Power Critical Applications 査読有り

R. Nebashi, Y. Tsuji, H. Honjo, N. Sakimura, A. Morioka, K. Tokutome, S. Miura, S. Fukami, M. Yamanouchi, K. Kinoshita, T. Hanyu, T. Endoh, N. Kasai, H. Ohno, T. Sugibayashi

2013 International Conference on Solid State Devices and Materials (SSDM)　M-8-3　1102-1103　2013年9月24日
Strategy of STT-MRAM Cell Design and Its Power Gating Technique for Low-Voltage and Low-Power Cache Memories 査読有り

Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetuso Endoh

2013 International Conference on Solid State Devices and Materials (SSDM)　M-7-1　1090-1091　2013年9月24日
Studies on Selective Devices for Spin-Transfer-Torque Magnetic Tunnel Junctions 査読有り

Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetuso Endoh

2013 International Conference on Solid State Devices and Materials (SSDM)　M-8-4　1104-1105　2013年9月24日
A 4x4 Nonvolatile Multiplier Using Novel MTJ-CMOS Hybrid Latch and Flip-Flop 査読有り

Takashi Ohsawa, Sadahiro Miura, Hiroaki Honjo, Keizo Kinoshita, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetuso Endoh

2013 International Conference on Solid State Devices and Materials (SSDM)　M-6-3　1086-1087　2013年9月24日
Wide Operational Margin Capability of 1kbit STT-MRAM Array Chip with 1-PMOS and 1-Bottom-Pin-MTJ Type Cell 査読有り

Hiroki Koike, Takashi Ohsawa, Sadahiro Miura, Hiroaki Honjo, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetuso Endoh

2013 International Conference on Solid State Devices and Materials (SSDM)　M-7-3　1094-1095　2013年9月24日
Open-Fault Resilient Multiple-Valued Codes for Reliable Asynchronous Global Communication Links 査読有り

Naoya Onizawa, Atsushi Matsumoto, Takahiro Hanyu

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E96D　(9)　1952-1961　2013年9月

DOI： 10.1587/transinf.E96.D.1952 　

ISSN：0916-8532

eISSN：1745-1361
Design of a Three-Terminal MTJ-Based Nonvolatile Logic Element with a 2-ns 64-Bit-Parallel Reconfiguration Capability 査読有り

D. Suzuki, M. Natsui, A. Mochizuki, T. Hanyu

Ext. Abstr. 2013 Int. Conf. Solid-State Devices and Materials　386-387　2013年9月
IEEE Journal of Solid-State Circuits 査読有り

T. Ohsawa, H. Koike, S. Miura, H. Honjo, K. Kinoshita, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh

A 1 Mb nonvolatile embedded memory using 4T2MTJ cell with 32 b fine-grained power gating scheme　48　(6)　1511-1520　2013年6月22日
A 1.5nsec/2.1nsec random read/write cycle 1Mb STT-RAM using 6T2MTJ cell with background write for nonvolatile e-memories 査読有り

Takashi Ohsawa, Sadahiro Miura, Keizo Kinoshita, Hiroaki Honjo, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetuso Endoh

2013 Symposium on VLSI Technology (VLSIT) & 2013 Symposium on VLSI Cricuit (VLSIC) Digest of Technical Papers　C110-C111　2013年6月12日
A Model Reflecting Preheat Effect by Two-step Writing Technique for High Speed and Stable STT-MRAM 査読有り

Yasuhiro Yoshida, Hiroki Koike, Masakazu Muraguchi, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetuso Endoh

16th International Workshop on Computational Electronics (IWCE)　248-249　2013年6月4日
Fabrication of a 99%-Energy-Less Nonvolatile Multi-Functional CAM Chip Using Hierarchical Power Gating for a Massively-Parallel Full-Text-Search Engine 査読有り

S. Matsunaga, N. Sakimura, R. Nebashi, Y. Tsuji, A. Morioka, T. Sugibayashi, S. Miura, H. Honjo, K. Kinoshita, H. Sato, S. Fukami, M. Natsui, A. Mochizuki, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

2013 Symposium on VLSI Circuits Digest of Technical Papers　106-107　2013年6月
Challenge of Nonvolatile Logic-in-Memory Architecture Towards Cool LSI Chips 招待有り

T. Hanyu

2013 Spintronics Workshop on LSI　8　2013年6月
A 1Mb STT-MRAM with Zero Array Standby Power and 1.5ns Quick Wake-up by 8b Fine-Grained Power Gating 査読有り

Takashi Ohsawa, Hiroki Koike, Takahiro Hanyu, Hideo Ohno, Tetuso Endoh

5th IEEE International Memory Workshop (IMW)　80-83　2013年5月26日

DOI： 10.1109/IMW.2013.6582103 　
制御情報共有化に基づく非同期細粒度パワーゲーティング技術とそのオンチップルータへの応用査読有り

松本敦, 河野宇朗, 鬼沢直哉, 羽生貴弘

電子情報通信学会論文誌　96　(5)　73-84　2013年5月
出版者・発行元：一般社団法人電子情報通信学会
ISSN：1345-2827

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低消費電力化手法として有用なパワーゲーティング技術は,制御対象の細粒度化により電力削減量が向上する反面,制御回路のハードウェアオーバヘッドが問題であった.本論文では,既存の制御信号を徹底利用することによる,制御回路の増加を抑えた,細粒度パワーゲーティング可能な非同期回路の構成方法を提案する.非同期回路におけるハンドシェイク用制御信号は,簡単な基本論理ゲートによる信号変換で,パワーゲーティング用制御信号として利用できるため,パワーゲーティング専用ハードウェアのオーバヘッドを大幅に軽減することができる.本論文では,非同期ネットワークオンチップ用のオンチップルータに提案手法を適用し,90nmCMOSプロセス技術においてパワーゲーティングなしの構成と比較して,面積オーバヘッドを15%程度に抑制しつつ,静的電力を4分の1以下に低減できることを示す.また,本手法は,より微細なプロセスにおいて高い電力削減効果が出せることを明らかにする.
制御情報共有化に基づく非同期細粒度パワーゲーティング技術とそのオンチップルータへの応用査読有り

松本敦, 河野宇朗, 鬼沢直哉, 羽生貴弘

信学論JD　J96-C　(5)　73-84　2013年5月
出版者・発行元：一般社団法人電子情報通信学会
ISSN：1345-2827

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低消費電力化手法として有用なパワーゲーティング技術は,制御対象の細粒度化により電力削減量が向上する反面,制御回路のハードウェアオーバヘッドが問題であった.本論文では,既存の制御信号を徹底利用することによる,制御回路の増加を抑えた,細粒度パワーゲーティング可能な非同期回路の構成方法を提案する.非同期回路におけるハンドシェイク用制御信号は,簡単な基本論理ゲートによる信号変換で,パワーゲーティング用制御信号として利用できるため,パワーゲーティング専用ハードウェアのオーバヘッドを大幅に軽減することができる.本論文では,非同期ネットワークオンチップ用のオンチップルータに提案手法を適用し,90nmCMOSプロセス技術においてパワーゲーティングなしの構成と比較して,面積オーバヘッドを15%程度に抑制しつつ,静的電力を4分の1以下に低減できることを示す.また,本手法は,より微細なプロセスにおいて高い電力削減効果が出せることを明らかにする.
スピン論理集積回路における基本ゲートの高信頼化技術査読有り

辻幸秀, 根橋竜介, 崎村昇, 森岡あゆ香, 本庄弘明, 徳留圭一, 三浦貞彦, 鈴木哲広, 深見俊輔, 木下啓藏, 羽生貴弘, 遠藤哲郎, 笠井直記, 大野英男, 杉林

信学技報,　113　(1)　41-46　2013年4月1日
出版者・発行元：一般社団法人電子情報通信学会
ISSN：0913-5685

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磁壁移動型スピン素子を用いた不揮発性論理ゲートにおいてゲート内でスピン素子を冗長化させることで、1スピン素子に起こるエラー率をP(<<1)とした場合の論理ゲートのエラー率を〜2・Pから〜6・P^2に低減した。また、冗長化による以下のオーバーヘッド、(1)面積の増加、(2)実効的な読み出し抵抗の低下、(3)素子数増加による書き込み時の消費電力の増大、に関して検討した。
4T-2MTJセル構造に基づく不揮発TCAMチップの実現査読有り

松永翔雲, 三浦貞彦, 本庄弘明, 木下啓蔵, 池田正二, 遠藤哲郎, 大野英男, 羽生貴弘

信学技報,　113　(1)　33-38　2013年4月1日
A 71%-Area-Reduced Six-Input Nonvolatile Lookup-Table Circuit Using a Three-Terminal Magnetic-Tunnel-Junction-Based Single-Ended Structure 査読有り

Daisuke Suzuki, Yuhui Lin, Masanori Natsui, Takahiro Hanyu

JAPANESE JOURNAL OF APPLIED PHYSICS　52　(4)　04CM04-1-04CM04-6　2013年4月

DOI： 10.7567/JJAP.52.04CM04 　

ISSN：0021-4922

eISSN：1347-4065
不揮発性STT-MRAMの開発と今後の展望招待有り

遠藤哲郎, 大澤隆, 伊賀文崇, 池田正二, 羽生貴弘, 大野英男

応用物理学会・特別シンポジウム　2013年3月1日
Nonvolatile Look-up Table Circuit Using Three-Terminal MTJ-Based Logic-in-Memory Structure

D. Suzuki, T. Hanyu

The 3rd CSIS International Symposium on Spintronics-based VLSIs　32　2013年2月
Design of Low-Energy Nonvolatile TCAM Using Logic-in-Memory Architecture

S. Matsunaga, T. Hanyu

The 3rd CSIS International Symposium on Spintronics-based VLSIs　35　2013年2月
Two-step writing method for STT-MTJ to improve switching probability and write-speed 査読有り

Fumitaka Iga, Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

The 3nd CSIS International Symposium on Spintronics-based VLSIs　2013年1月31日
A fine-grained power gating architecture for MTJ-based embedded memories 査読有り

Takashi Ohsawa, Hiroki Koike, Sadahiko Miura, Hiroaki Honjo, Keiichi Tokutome, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

The 3nd CSIS International Symposium on Spintronics-based VLSIs　2013年1月31日
600MHz Nonvolatile Latch Based on a New MTJ/CMOS Hybrid Circuit Concept 査読有り

Tetsuo Endoh, Shuta Togashi, Fumitaka Iga, Yasuhiro Yoshida, Takashi Ohsawa, Hiroki Koike, Shunsuke Fukami, Shoji Ikeda, Naoki Kasai, Noboru Sakimura, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

The 3nd CSIS International Symposium on Spintronics-based VLSIs　2013年1月31日
省エネシステムのためのSTT-MRAMと、そのロジック応用招待有り

遠藤哲郎, 小池洋紀, 大澤隆, 羽生貴弘, 笠井直記, 大野英男

ゲートスタック研究会　2013年1月25日
MRAMの最新動向招待有り

遠藤哲郎, 池田正二, 羽生貴弘, 笠井直記, 大野英男

電子ジャーナル,　2013年1月11日
MTJ/MOS-hybrid logic-circuit design flow for nonvolatile logic-in-memory LSI 査読有り

Masanori Natsui, Takahiro Hanyu, Noboru Sakimura, Tadahiko Sugibayashi

Proceedings - IEEE International Symposium on Circuits and Systems　105-108　2013年

DOI： 10.1109/ISCAS.2013.6571793 　

ISSN：0271-4310
Design of Process-Variation-Resilient Analog Basic Components Using Magnetic-Tunnel-Junction Devices 査読有り

Masanori Natsui, Takahiro Hanyu

JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING　21　(5-6)　597-608　2013年

ISSN：1542-3980
Nonvolatile Logic-in-Memory Array Processor in 90nm MTJ/MOS Achieving 75% Leakage Reduction Using Cycle-Based Power Gating 査読有り

Masanori Natsui, Daisuke Suzuki, Noboru Sakimura, Ryusuke Nebashi, Yukihide Tsuji, Ayuka Morioka, Tadahiko Sugibayashi, Sadahiko Miura, Hiroaki Honjo, Keizo Kinoshita, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

2013 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE DIGEST OF TECHNICAL PAPERS (ISSCC)　56　194-+　2013年

DOI： 10.1109/ISSCC.2013.6487696 　

ISSN：0193-6530
High-throughput CAM based on a synchronous overlapped search scheme 査読有り

Naoya Onizawa, Shoun Matsunaga, Vincent C. Gaudet, Warren J. Gross, Takahiro Hanyu

IEICE ELECTRONICS EXPRESS　10　(7)　20130148-1-20130148-9　2013年

DOI： 10.1587/elex.10.20130148 　

ISSN：1349-2543
High-throughput CAM based on a synchronous overlapped search scheme 査読有り

Naoya Onizawa, Shoun Matsunaga, Vincent C. Gaudet, Warren J. Gross, Takahiro Hanyu

IEICE ELECTRONICS EXPRESS　10　(7)　20130148　2013年

DOI： 10.1587/elex.10.20130148 　

ISSN：1349-2543
MTJ/MOS-Hybrid Logic-Circuit Design Flow for Nonvolatile Logic-in-Memory LSI 査読有り

Masanori Natsui, Takahiro Hanyu, Noboru Sakimura, Tadahiko Sugibayashi

2013 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS)　105-108　2013年

DOI： 10.1109/ISCAS.2013.6571793 　

ISSN：0271-4302
Challenge of MTJ/MOS-Hybrid Logic-in-Memory Architecture for Nonvolatile VLSI Processor 招待有り査読有り

Takahiro Hanyu

2013 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS)　117-120　2013年

DOI： 10.1109/ISCAS.2013.6571796 　

ISSN：0271-4302
A Low-Energy Variation-Tolerant Asynchronous TCAM for Network Intrusion Detection Systems 査読有り

Naoya Onizawa, Warren J. Gross, Takahiro Hanyu

2013 IEEE 19TH INTERNATIONAL SYMPOSIUM ON ASYNCHRONOUS CIRCUITS AND SYSTEMS (ASYNC)　8-15　2013年

DOI： 10.1109/ASYNC.2013.16 　

ISSN：1522-8681
Design and Evaluation of a Differential Switching Gate for Low-Voltage Applications 査読有り

Masanori Natsui, Kiyohiro Kashiuchi, Takahiro Hanyu

2013 IEEE 43RD INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL 2013)　146-151　2013年

DOI： 10.1109/ISMVL.2013.23 　

ISSN：0195-623X
Lowering error floors in stochastic decoding of ldpc codes based on wire-delay dependent asynchronous updating 査読有り

Naoya Onizawa, Warren J. Gross, Takahiro Hanyu, Vincent C. Gaudet

Proceedings of The International Symposium on Multiple-Valued Logic　254-259　2013年

DOI： 10.1109/ISMVL.2013.35 　

ISSN：0195-623X
Accurate and High-Speed Asynchronous Network-on-Chip Simulation Using Physical Wire-Delay Information 査読有り

Takahiro Hanyu, Yuma Watanabe, Atsushi Matsumoto

2013 IEEE 43RD INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL 2013)　266-271　2013年

DOI： 10.1109/ISMVL.2013.11 　

ISSN：0195-623X
Design of a Compact Nonvolatile Lookup-Table Circuit Using Three-Terminal Magnetic-Tunnel-Junction-Based Single-Ended Structure 査読有り

D. Suzuki, Y. Lin, M. Natsui, T. Hanyu

Ext. Abstr. Solid-State Devices and Materials (SSDM)　392-393　2012年9月
MTJ based Non Volatile Logic for Ultimate Power Management 招待有り査読有り

Tetsuo Endoh, Takashi Ohsawa, Takahiro Hanyu, Hideo Ohno

the 19th International Conference on Magnetism with Strongly Correlated Electron Systems (ICM2012 with SCES)　Session BI02　5-7　2012年6月26日
Long-Range Asynchronous On-Chip Link Based on Multiple-Valued Single-Track Signaling 査読有り

Naoya Onizawa, Atsushi Matsumoto, Takahiro Hanyu

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES　E95A　(6)　1018-1029　2012年6月

DOI： 10.1587/transfun.E95.A.1018 　

ISSN：1745-1337
Challenge of Nonvolatile Logic-in-Memory Architecture Towards Cool LSI Chips 招待有り

Takahiro Hanyu

2012 Spintronics Workshop on LSI　8-8　2012年6月
MTJ based non volatile SRAM and low power non volatile logic-in-memory architecture 招待有り査読有り

Tetsuo Endoh, Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Naoki Kasai, Hideo Ohno

IEEE International Magnetics Conference (INTERMAG2012)　HB-06-HB-06　2012年5月9日
3端子磁壁移動型セルを用いた不揮発性コンテントアドレッサブルメモリ査読有り

根橋竜介, 崎村昇, 辻幸秀, 深見俊輔, 本庄弘明, 齊藤信作, 三浦貞彦, 石綿延行, 木下啓蔵, 羽生貴弘, 遠藤哲郎, 笠井直記, 大野英男, 杉林直彦

信学技報　112　(15)　49-54　2012年4月1日
出版者・発行元：一般社団法人電子情報通信学会
ISSN：0913-5685

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3端子磁壁移動型セルを用いた不揮発性コンテントアドレッサブルメモリを開発した。90nmのCMOSプロセスを用いて作製した、16KbのCAMマクロは5nsでサーチ動作できることを実証した。このスピードは、既存のSRAMベースのCAMとほぼ同等である。
Design of a Compact Nonvolatile Four-Input Logic Element Using a Magnetic Tunnel Junction and Metal-Oxide-Semiconductor Hybrid Structure 査読有り

Daisuke Suzuki, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

JAPANESE JOURNAL OF APPLIED PHYSICS　51　(4)　04DM02-1-04DM02-5　2012年4月

DOI： 10.1143/JJAP.51.04DM02 　

ISSN：0021-4922

eISSN：1347-4065
Six-input lookup table circuit with 62% fewer transistors using nonvolatile logic-in-memory architecture with series/parallel-connected magnetic tunnel junctions 査読有り

D. Suzuki, M. Natsui, T. Endoh, H. Ohno, T. Hanyu

JOURNAL OF APPLIED PHYSICS　111　(7)　07E318-1-07E318-3　2012年4月

DOI： 10.1063/1.3672411 　

ISSN：0021-8979

eISSN：1089-7550
Design of a 270ps-access 7-transistor/2-magnetic-tunnel-junction cell circuit for a high-speed-search nonvolatile ternary content-addressable memory 査読有り

Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

JOURNAL OF APPLIED PHYSICS　111　(7)　07E336-1-07E336-3　2012年4月

DOI： 10.1063/1.3677875 　

ISSN：0021-8979

eISSN：1089-7550
Nonvolatile Logic-in-Memory Architecture Using an MTJ/MOS-Hybrid Structure and Its Applications 招待有り

Takahiro Hanyu

IEEE Symposium on Low-Power and High-Speed Chips (Cool Chips XV)　11-1-11-21　2012年4月
Proposal of New MTJ-Based Nonvolatile Memories 招待有り査読有り

T. Ohsawa, H. Koike, T. Hanyu, S. Ikeda, H. Ohno, T. Endoh

The 2nd CSIS International Symposium on Spintronics-based VLSIs　F6　23-23　2012年2月2日
A Content Adddressable Memory Using Three-Terminal Magnetic Domain Wall Motion Cells 招待有り査読有り

R. Nebashi, N. Sakimura, Y Tsuji, S. Fukami, H. Honjo, S. Saito, S.Miura, N.Ishiwata, K. kinoshita, T. Hanyu, T. Endoh, N. Kasai, H. Ohno, T. Sugibayashi

The 2nd CSIS International Symposium on Spintronics-based VLSIs　F7　24-24　2012年2月2日
High-Density Ternary Content-Addressable Memory Using MTJ-Based Nonvolatile Logic-in-Memory Architecture

Takahiro Hanyu

The 2nd CSIS International Symposium on Spintronics-based VLSIs and the 8th RIEC International Workshop on Spintronics　25-25　2012年2月
Design of a Nine-Transistor/Two-Magnetic-Tunnel-Junction-Cell-Based Low-Energy Nonvolatile Ternary Content-Addressable Memory 査読有り

Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

JAPANESE JOURNAL OF APPLIED PHYSICS　51　(2)　02BM06-1-02BM06-5　2012年2月

DOI： 10.1143/JJAP.51.02BM06 　

ISSN：0021-4922
High-Density and Low-Power Nonvolatile Static Random Access Memory Using Spin-Transfer-Torque Magnetic Tunnel Junction 査読有り

Takashi Ohsawa, Fumitaka Iga, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

JAPANESE JOURNAL OF APPLIED PHYSICS　51　(2)　02BD01-1-02BD01-6　2012年2月

DOI： 10.1143/JJAP.51.02BD01 　

ISSN：0021-4922
Time-Resolved Switching Characteristic in Magnetic Tunnel Junction with Spin Transfer Torque Write Scheme 査読有り

Fumitaka Iga, Yasuhiro Yoshida, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

JAPANESE JOURNAL OF APPLIED PHYSICS　51　(2)　02BM02-1-02BM02-5　2012年2月

DOI： 10.1143/JJAP.51.02BM02 　

ISSN：0021-4922
遅延情報データベースに基づく高速・高精度非同期NoC設計・検証CADに関する一考察

渡邉友馬, 松本敦, 羽生貴弘

電気関係学会東北支部連合大会講演論文集　2012　224-224　2012年
出版者・発行元：電気関係学会東北支部連合大会実行委員会
DOI： 10.11528/tsjc.2012.0_224 　
低スイッチング電力基本論理ゲートの構成に関する一考察

樫内清弘, 夏井雅典, 羽生貴弘

電気関係学会東北支部連合大会講演論文集　2012　225-225　2012年
出版者・発行元：電気関係学会東北支部連合大会実行委員会
DOI： 10.11528/tsjc.2012.0_225 　
Design of an MTJ-Based Variation-Resilient Basic Gate of Differential Logic

金榮槿, 夏井雅典, 羽生貴弘

電気関係学会東北支部連合大会講演論文集　2012　7-7　2012年
出版者・発行元：電気関係学会東北支部連合大会実行委員会
DOI： 10.11528/tsjc.2012.0_7 　
Clockless stochasic decoding of low-density parity-check codes 査読有り

N. Onizawa, W. J. Gross, T. Hanyu, V. C. Gaudet

IEEE Workshop on Signal Processing Systems, SiPS: Design and Implementation　143-148　2012年

DOI： 10.1109/SiPS.2012.53 　

ISSN：1520-6130
High-speed simulator including accurate MTJ models for spintronics integrated circuit design 査読有り

Sakimura, N.a, Nebashi, R, Tsuji, Y, Honjo, H.a, Sugibayashi, T, Koike, H, Ohsawa, T, Fukami, S, Hanyu, T, Ohno, H, Endoh, T

ISCAS - IEEE Int. Symp. Circuits Syst.　6271663-1974　2012年

DOI： 10.1109/ISCAS.2012.6271663 　

ISSN：0271-4302
Low-Energy Pipelined Multiple-Valued Current-Mode Circuit Based on Current-Level Control Technique 査読有り

Masanori Natsui, Takashi Arimitsu, Takahiro Hanyu

JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING　19　(1-3)　219-231　2012年

ISSN：1542-3980
Implementation of a Perpendicular MTJ-Based Read-Disturb-Tolerant 2T-2R Nonvolatile TCAM Based on a Reversed Current Reading Scheme 査読有り

S. Matsunaga, M. Natsui, S. Ikeda, K. Miura, T. Endoh, H. Ohno, T. Hanyu

2012 17TH ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE (ASP-DAC)　475-476　2012年

DOI： 10.1109/ASPDAC.2012.6164998 　

ISSN：2153-6961
High-Throughput Low-Energy Content-Addressable Memory Based on Self-Timed Overlapped Search Mechanism 査読有り

Naoya Onizawa, Shoun Matsunaga, Vincent C. Gaudet, Takahiro Hanyu

2012 18TH IEEE INTERNATIONAL SYMPOSIUM ON ASYNCHRONOUS CIRCUITS AND SYSTEMS (ASYNC)　41-48　2012年

DOI： 10.1109/ASYNC.2012.25 　

ISSN：1522-8681
Systematic Coding Schemes for Low-Power Multiple-Valued Current-Mode Asynchronous Communication Links 査読有り

Atsushi Matsumoto, Naoya Onizawa, Takahiro Hanyu

2012 42ND IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL)　13-18　2012年

DOI： 10.1109/ISMVL.2012.51 　

ISSN：0195-623X
Asynchronous Stochastic Decoding of Low-Density Parity-Check Codes 査読有り

Naoya Onizawa, Vincent C. Gaudet, Takahiro Hanyu, Warren J. Gross

2012 42ND IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL)　92-97　2012年

DOI： 10.1109/ISMVL.2012.35 　

ISSN：0195-623X
Quaternary 1T-2MTJ Cell Circuit for a High-Density and a High-Throughput Nonvolatile Bit-Serial CAM 査読有り

Shoun Matsunaga, Takahiro Hanyu

2012 42ND IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL)　98-103　2012年

DOI： 10.1109/ISMVL.2012.67 　

ISSN：0195-623X
Process-Variation-Resilient OTA Using MTJ-Based Multi-Level Resistance Control 査読有り

Masanori Natsui, Takaaki Nagashima, Takahiro Hanyu

2012 42ND IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL)　214-219　2012年

DOI： 10.1109/ISMVL.2012.52 　

ISSN：0195-623X
Variation-Resilient Current-Mode Logic Circuit Design Using MTJ Devices 査読有り

Youngkeun Kim, Masanori Natsui, Takahiro Hanyu

2012 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS 2012)　2705-2708　2012年

DOI： 10.1109/ISCAS.2012.6271866 　

ISSN：0271-4302
A 3.14 um 2 4T-2MTJ-cell fully parallel TCAM based on nonvolatile logic-in-memory architecture 査読有り

Shoun Matsunaga, Sadahiko Miura, Hiroaki Honjou, Keizo Kinoshita, Shoji Ikeda, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

IEEE Symposium on VLSI Circuits, Digest of Technical Papers　J-C6.2　44-45　2012年

DOI： 10.1109/VLSIC.2012.6243781 　
1Mb 4T-2MTJ nonvolatile STT-RAM for embedded memories using 32b fine-grained power gating technique with 1.0ns/200ps wake-up/power-off times 査読有り

T. Ohsawa, H. Koike, S. Miura, H. Honjo, K. Tokutome, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh

IEEE Symposium on VLSI Circuits, Digest of Technical Papers　J-C6.3　46-47　2012年

DOI： 10.1109/VLSIC.2012.6243782 　
Spintronics primitive gate with high error correction efficiency 6(P error) 2 for logic-in memory architecture 査読有り

Y. Tsuji, R. Nebashi, N. Sakimura, A. Morioka, H. Honjo, K. Tokutome, S. Miura, T. Suzuki, S. Fukami, K. Kinoshita, T. Hanyu, T. Endoh, N. Kasai, H. Ohno, T. Sugibayashi

Digest of Technical Papers - Symposium on VLSI Technology　T7.4　63-64　2012年

DOI： 10.1109/VLSIT.2012.6242462 　

ISSN：0743-1562
Restructuring of memory hierarchy in computing system with spintronics-based technologies 招待有り

Tetsuo Endoh, Takashi Ohsawa, Hiroki Koike, Takahiro Hanyu, Hideo Ohno

Digest of Technical Papers - Symposium on VLSI Technology　T10.3　89-90　2012年

DOI： 10.1109/VLSIT.2012.6242475 　

ISSN：0743-1562
Scalable Serial-Configuration Scheme for MTJ/MOS-Hybrid Variation-Resilient VLSI System 査読有り

Masanori Natsui, Takahiro Hanyu

2012 IEEE 10TH INTERNATIONAL NEW CIRCUITS AND SYSTEMS CONFERENCE (NEWCAS)　97-100　2012年

DOI： 10.1109/NEWCAS.2012.6328965 　

ISSN：2472-467X
Fine-Grained Power-Gating Scheme of a Nonvolatile Logic-in-Memory Circuit for Low-Power Motion-Vector Extraction 査読有り

Magdalena Sihotang, Shoun Matsunaga, Takahiro Hanyu

2012 IEEE 10TH INTERNATIONAL NEW CIRCUITS AND SYSTEMS CONFERENCE (NEWCAS)　485-488　2012年

DOI： 10.1109/NEWCAS.2012.6329062 　

ISSN：2472-467X
Area-Efficient LUT Circuit Design Based on Asymmetry of MTJ's Current Switching for a Nonvolatile FPGA 査読有り

Daisuke Suzuki, Masanori Natsui, Takahiro Hanyu

2012 IEEE 55TH INTERNATIONAL MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS (MWSCAS)　334-337　2012年

DOI： 10.1109/MWSCAS.2012.6292025 　

ISSN：1548-3746
Building Blocks to Use in Innovative Non-Volatile FPGA Architecture Based on MTJs. 査読有り

Luca Montesi, Zeljko Zilic, Takahiro Hanyu, Daisuke Suzuki

2012 IEEE COMPUTER SOCIETY ANNUAL SYMPOSIUM ON VLSI (ISVLSI)　302-307　2012年

DOI： 10.1109/ISVLSI.2012.21 　
CLOCKLESS STOCHASIC DECODING OF LOW-DENSITY PARITY-CHECK CODES 査読有り

N. Onizawa, W. J. Gross, T. Hanyu, V. C. Gaudet

2012 IEEE WORKSHOP ON SIGNAL PROCESSING SYSTEMS (SIPS)　143-148　2012年

DOI： 10.1109/SiPS.2012.53 　

ISSN：2162-3562
Multi-chip NoCs for automotive applications 査読有り

Tomohiro Yoneda, Masashi Imai, Naoya Onizawa, Atsushi Matsumoto, Takahiro Hanyu

Proceedings of IEEE Pacific Rim International Symposium on Dependable Computing, PRDC　105-110　2012年

DOI： 10.1109/PRDC.2012.20 　

ISSN：1541-0110
Design of a 270ps-Access 7T-2MTJ-Cell Nonvolatile Ternary Content-Addressable Memory 査読有り

Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

56th Annual Conference on Magnetism and Magnetic Materials(MMM2011)　479-479　2011年11月
50%-Transistor-Less Standby-Power-Free 6-input LUT Circuit Using Redundant MTJ-Based Nonvolatile Logic-in-Memory Architecture 査読有り

Daisuke Suzuki, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

56th Annual Conference on Magnetism and Magnetic Materials(MMM2011)　480-480　2011年11月
MTJ-Based Optimal Vth-Tuning Technique for a Process-Variation-Aware VLSI processor 査読有り

Masanori Natsui, Kim Yong Kun, Takahiro Hanyu

56th Annual Conference on Magnetism and Magnetic Materials(MMM2011)　480-481　2011年11月
MTJ-based Nonvolatile Logic-in-Memory Architecture and Its Application 招待有り

Takahiro Hanyu

The 11th Non-Volatile Memory Technology Symposium (NVMTS 2011)　81-82　2011年11月
Evaluation of Vth-Variation Effect on Multiple-Valued Current-Mode Circuits

Kiyohiro Kashiuchi, Masanori Natsui, Takahiro Hanyu

Japan-China-Korea Conference on Electronics & Communications 2011 (GWEI''11)　157-157　2011年10月
Delay-Aware Model-Based Accurate Simulator for Asynchronous NoC Design

Yuma Watanabe, Atsushi Matsumoto, Takahiro Hanyu

Japan-China-Korea Conference on Electronics & Communications 2011 (GWEI''11)　181-181　2011年10月
Studies on Static Noise Margin and Scalability for Low-Power and High-Density Nonvolatile SRAM using Spin -Transfer -Torque (STT) MTJs 査読有り

Takashi Ohsawa, Fumitaka Iga, Shoji Ikeda, Takahiro, Hanyu, Hideo Ohno, Testuo Endoh

2011 International Conference on Solid State Devices and Materials (SSDM2011)　959-960　2011年9月28日
Novel 2step Writing Method for STT-RAM to Improve Switching Probability and Write Speed 査読有り

Fumitaka. Iga, Yasuhiko Suzuki, Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Hideo Ohno, Tetsuo Endoh

2011 International Conference on Solid State Devices and Materials (SSDM2011)　963-964　2011年9月28日
Scalable STT RAM Technology for Low Power Systems 招待有り査読有り

T. Endoh, S. Ikeda, T Hanyu, N. Kasai, H. Ohno

Samsung Semiconductor Future Technology Forum 2011　2011年9月23日
Sub-20nm STT-MRAM as a replacement for DRAM:Its Challenges and Opportunities 招待有り査読有り

T. Endoh, S. Ikeda, T Hanyu, N. Kasai, H. Ohno

Samsung Semiconductor Future Technology Forum 2011　2011年9月23日
A Compact Nonvolatile Logic Element Using an MTJ/MOS-Hybrid Structure 査読有り

Daisuke Suzuki, Masanori Natsui, Hideo Ohno, Takahiro Hanyu

2011 International Conference on Solid State Devices and Materials (SSDM)　1464-1465　2011年9月
High-Speed-Search Nonvolatile TCAM Using MTJ Devices 査読有り

Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

2011 International Conference on Solid State Devices and Materials (SSDM)　454-455　2011年9月
Low-Energy Asynchronous Interleaver for Clockless Fully Parallel LDPC Decoding 査読有り

Naoya Onizawa, Vincent C. Gaudet, Takahiro Hanyu

IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I-REGULAR PAPERS　58　(8)　1933-1943　2011年8月

DOI： 10.1109/TCSI.2011.2107271 　

ISSN：1549-8328
Design of an 8-nsec 72-bit-Parallel-Search Content-Addressable Memory Using a Phase-Change Device 査読有り

Satoru Hanzawa, Takahiro Hanyu

IEICE TRANSACTIONS ON ELECTRONICS　E94C　(8)　1302-1310　2011年8月

DOI： 10.1587/transele.E94.C.1302 　

ISSN：1745-1353
Time-Dependent Switching Characteristics of Magnetic Tunnel Junction (MTJ) 査読有り

Y. Yoshida, F. Iga, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh

2011 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2011)　2B.7　167-170　2011年6月29日
Study of the Resistive Switching in CoFeB/MgO/CoFeB Magnetic Tunnel Junction Integrated on Back-End Metal Line of CMOS Circuit 査読有り

F. Iga, S. Ikeda, T. Hanyu, H. Ohno, T. Endoh

2011 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices (AWAD 2011)　2B.8　171-174　2011年6月29日
Design and Fabrication of a One-Transistor/One-Resistor Nonvolatile Binary Content-Addressable Memory Using Perpendicular Magnetic Tunnel Junction Devices with a Fine-Grained Power-Gating Scheme 査読有り

Shoun Matsunaga, Masanori Natsui, Shoji Ikeda, Katsuya Miura, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

JAPANESE JOURNAL OF APPLIED PHYSICS　50　(6)　063004-1-063004-7　2011年6月

DOI： 10.1143/JJAP.50.063004 　

ISSN：0021-4922
Fully Parallel 6T-2MTJ Nonvolatile TCAM with Single-Transistor-Based Self Match-Line Discharge Control 査読有り

Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Shunsuke Fukami, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

2011 Symposium on VLSI Circuits, Digest of Technical Papers　298-299　2011年6月
A Content Addressable Memory Using Magnetic Domain Wall Motion Cells 査読有り

R. Nebashi, N. Sakimura, Y. Tsuji, S. Fukami, H. Honjo, S. Saito, S. Miura, N. Ishiwata, K. Kinoshita, T. Hanyu, T. Endoh, N. Kasai, H. Ohno, T. Sugibayashi

2011 Symposium on VLSI Circuits, Digest of Technical Papers　300-301　2011年6月
不揮発性ロジックインメモリアーキテクチャが拓く新概念VLSI設計パラダイム招待有り

夏井雅典, 羽生貴弘

LSIとシステムのワークショップ2011　65-70　2011年5月
不揮発性ロジックインメモリアーキテクチャが拓く新コンピューティングパラダイムの展望招待有り

夏井雅典, 羽生貴弘

第58回応用物理学関係連合講演会　58th　78-78　2011年3月
Nonvolatile Computer Systems and Memory Hierarchy Transformation with STT RAM Technology 招待有り査読有り

Tetsuo Endoh, S. Ikeda, T. Hanyu, N. Kasai, H. Ohno

The 1st CSIS International Symposium on Spintronics-based VLSIs and The 7th RIEC International Workshop on Spintronisc　17　2011年2月3日
不揮発性可変抵抗素子を用いたLSIパラメータばらつき最小化アルゴリズムの検討

キムヨンクン, 夏井雅典, 羽生貴弘

電気関係学会東北支部連合大会講演論文集　2011　269-269　2011年
出版者・発行元：電気関係学会東北支部連合大会実行委員会
DOI： 10.11528/tsjc.2011.0_269 　
MTJ素子を用いた待機電力フリー不揮発ロジック基本ゲートの構成

マグダレナシホタン, 松永翔雲, 羽生貴弘

電気関係学会東北支部連合大会講演論文集　2011　266-266　2011年
出版者・発行元：電気関係学会東北支部連合大会実行委員会
DOI： 10.11528/tsjc.2011.0_266 　
磁壁移動素子を用いた不揮発性論理回路の構成

鈴木大輔, 林玉輝, 羽生貴弘

電気関係学会東北支部連合大会講演論文集　2011　267-267　2011年
出版者・発行元：電気関係学会東北支部連合大会実行委員会
DOI： 10.11528/tsjc.2011.0_267 　
可変抵抗素子を用いたポストプロセスばらつき補償機能付きOTAの検討

長嶋孝晃, 夏井雅典, 桝井昇一, 羽生貴弘

電気関係学会東北支部連合大会講演論文集　2011　268-268　2011年
出版者・発行元：電気関係学会東北支部連合大会実行委員会
DOI： 10.11528/tsjc.2011.0_268 　
Accurate asynchronous network-on-chip simulation based on a delay-aware model 査読有り

Naoya Onizawa, Tomoyoshi Funazaki, Atsushi Matsumoto, Takahiro Hanyu

Lecture Notes in Electrical Engineering　105　17-30　2011年

DOI： 10.1007/978-94-007-1488-5_2 　

ISSN：1876-1100 1876-1119
Adjacent-state monitoring based fine-grained power-gating scheme for a low-power asynchronous pipelined system 査読有り

Takao Kawano, Naoya Onizawa, Atsushi Matsumoto, Takahiro Hanyu

Proceedings - IEEE International Symposium on Circuits and Systems　2067-2070　2011年

DOI： 10.1109/ISCAS.2011.5938004 　

ISSN：0271-4310
Three-terminal domain-wall cell architectures 査読有り

N. Ishiwata, S. Fukami, S. Saitho, R. Nebashi, N. Sakimura, H. Honjo, S. Miura, T. Sugibayashi, Y. Thuji, M. Murahata, H. Ohno, T. Endoh, T. Hanyu, N. Kasai

International Magnetics Conference 2011 abstract　2011年
Interconnect-Fault-Resilient Delay-Insensitive Asynchronous Communication Link Based on Current-Flow Monitoring 査読有り

Naoya Onizawa, Atsushi Matsumoto, Takahiro Hanyu

2011 DESIGN, AUTOMATION & TEST IN EUROPE (DATE)　776-781　2011年

ISSN：1530-1591
Adjacent-State Monitoring Based Fine-Grained Power-Gating Scheme for a Low-Power Asynchronous Pipelined System 査読有り

Takao Kawano, Naoya Onizawa, Atsushi Matsumoto, Takahiro Hanyu

2011 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS)　2067-2070　2011年

DOI： 10.1109/ISCAS.2011.5938004 　

ISSN：0271-4302
Design of a Low-Energy Nonvolatile Fully-Parallel Ternary CAM Using a Two-Level Segmented Match-Line Scheme 査読有り

Shoun Matsunaga, Akira Katsumata, Masanori Natsui, Takahiro Hanyu

2011 41ST IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL)　99-104　2011年

DOI： 10.1109/ISMVL.2011.41 　

ISSN：0195-623X
Complementary Multiple-Valued Encoding Scheme for Interconnect-Fault-Resilient Bidirectional Asynchronous Links 査読有り

Atsushi Matsumoto, Naoya Onizawa, Takahiro Hanyu

2011 41ST IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL)　236-241　2011年

DOI： 10.1109/ISMVL.2011.30 　

ISSN：0195-623X
A 600MHz MTJ-Based Nonvolatile Latch Making Use of Incubation Time in MTJ Switching 査読有り

T. Endoh, S. Togashi, F. Iga, Y. Yoshida, T. Ohsawa, H. Koike, S. Fukami, S. Ikeda, N. Kasai, N. Sakimura, T. Hanyu, H. Ohno

2011 IEEE INTERNATIONAL ELECTRON DEVICES MEETING (IEDM)　4.3.1-4.3.2　2011年

DOI： 10.1109/IEDM.2011.6131487 　
Magnetic Tunnel Junction for Nonvolatile CMOS Logic 招待有り査読有り

Hideo Ohno, Tetsuo Endoh, Takahiro Hanyu, Naoki Kasai, Shoji Ikeda

2010 International Electron Devices Meeting　9.4.1-9.4.4　2010年12月6日

DOI： 10.1109/IEDM.2010.5703329 　
Design of a Process-Variation-Aware Nonvolatile MTJ-Based Lookup-Table Circuit 査読有り

Daisuke Suzuki, Masanori Natsui, Hideo Ohno, Takahiro Hanyu

2010 International Conference on Solid-State Devices and Materials, Workshop　1146-1147　2010年9月
Power-Aware Bit-Serial Binary Content-Addressable Memory Using Magnetic-Tunnel-Junction-Based Fine-Grained Power-Gating Scheme 査読有り

Shoun Matsunaga, Masanori Natsui, Hideo Ohno, Takahiro Hanyu

2010 International Conference on Solid-State Devices and Materials, Workshop　565-566　2010年9月
Energy-Aware Multiple-Valued Current-Mode Sequential Circuits Using a Completion-Detection Scheme 査読有り

Hirokatsu Shirahama, Takashi Matsuura, Masanori Natsui, Takahiro Hanyu

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E93D　(8)　2080-2088　2010年8月

DOI： 10.1587/transinf.E93.D.2080 　

ISSN：0916-8532
Highly Reliable Multiple-Valued One-Phase Signalling for an Asynchronous On-Chip Communication Link 査読有り

Naoya Onizawa, Takahiro Hanyu

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E93D　(8)　2089-2099　2010年8月

DOI： 10.1587/transinf.E93.D.2089 　

ISSN：1745-1361
Logic-in-Memory Architecture Using Si-MOSFETs and Magnetic Tunnel Junctions 招待有り

Takahiro Hanyu

6th International Conference on Physics and Applications of Spin Related Phenomena in Semiconductors (PASPS-VI)　176-176　2010年8月
Transient characteristic of fabricated Magnetic Tunnel Junction (MTJ) programmed with CMOS circuit 査読有り

M. Kamiyanagi, F. Iga, S. Ikeda, K. Miura, J. Hayakawa, H. Hasegawa, T. Hanyu, H. Ohno, T. Endoh

IEICE Transacions on Electronics　E93-C　(5)　602-607　2010年5月
出版者・発行元： The Institute of Electronics, Information and Communication Engineers
DOI： 10.1587/transele.E93.C.602 　

ISSN：0916-8524

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In this paper, it is shown that our fabricated MTJ of 60×180nm², which is connected to the MOSFET in series by 3 levels via and 3 levels metal line, can dynamically operate with the programming current driven by 0.14µm CMOSFET. In our measurement of transient characteristic of fabricated MTJ, the pulse current, which is generated by the MOSFET with an applied pulse voltage of 1.5V to its gate, injected to the fabricated MTJ connected to the MOSFET in series. By using the current measurement technique flowing in MTJ with sampling period of 10nsec, for the first time, we succeeded in monitor that the transition speed of the resistance change of 60×180nm² MTJ is less than 30ns with its programming current of 500µA and the resistance change of 1.2kΩ.
Study of the DC Performance of Fabricated Magnetic Tunnel Junction Integrated on Back-end Metal Line of CMOS Circuits 査読有り

F. Iga, M. Kamiyanagi, S. Ikeda, K. Miura, J. Hayakawa, H. Hasegawa, T. Hanyu, H. Ohno, T. Endoh

IEICE Transacions on Electronics　E93-C　(5)　608-613　2010年5月
出版者・発行元： The Institute of Electronics, Information and Communication Engineers
DOI： 10.1587/transele.E93.C.608 　

ISSN：0916-8524

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In this paper, we have succeeded in the fabrication of high performance Magnetic Tunnel Junction (MTJ) which is integrated in CMOS circuit with 4-Metal/1-poly Gate 0.14µm CMOS process. We have measured the DC characteristics of the MTJ that is fabricated on via metal of 3rd layer metal line. This MTJ of 60×180nm² achieves a large change in resistance of 3.52kΩ (anti-parallel) with TMR ratio of 151% at room temperature, which is large enough for sensing scheme of standard CMOS logic. Furthermore, the write current is 320µA that can be driven by a standard MOS transistor. As the results, it is shown that the DC performance of our fabricated MTJ integrated in CMOS circuits is very good for our novel spin logic (MTJ-based logic) device.
Process-Variation-Aware VLSI Design Using an Emerging Functional Devices and Its Impact

M. Natsui, T. Hanyu

Booklet of the 19th International Workshop on Post-Binary ULSI Systems　20-25　2010年5月
The performance of magnetic tunnel junction integrated on the back-end metal line of complimentary metal-oxide-semiconductor circuits 査読有り

T. Endoh, F. Iga, S. Ikeda, K. Miura, J. Hayakawa, M. Kamiyanagi, H. Hasegawa, T. Hanyu, H. Ohno

Japanese Journal of Applied Physics　49　(4)　04DM06-(1)-04DM06-(5)　2010年4月20日
出版者・発行元： Published by the Japan Society of Applied Physics through the Institute of Pure and Applied Physics
DOI： 10.1143/JJAP.49.04DM06 　

ISSN：0021-4922

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In this paper, we have described the complementary metal–oxide–semiconductor (CMOS)/magnetic tunnel junction (MTJ) integrated process technology; MTJs were fabricated on via metal with surface roughness of 0.3 nm with 0.14 μm CMOS process and $60 \times 180$ nm2 MTJ process. It is shown that by this process technology, the fabricated MTJ on CMOS logic circuit plane achieves a large change in a resistance of 3.63 k$\Omega$ (anti-parallel) with the TMR ratio of 138% at room temperature, which is large enough for a sensing scheme of standard CMOS logic. Furthermore, we have successfully demonstrated the DC and AC operation of this MTJ with write transistors. As the results, our MTJ achieves high enough write/read performance with transistors for realizing MTJ-based logic circuits.
MOS/MTJ-Hybrid Circuit with Nonvolatile Logic-in-Memory Architecture and Its Impact 招待有り

T. Hanyu

28th IEEE VLSI Test Symposium　258-258　2010年4月
Design of High-Throughput Fully Parallel LDPC Decoders Based on Wire Partitioning 査読有り

Naoya Onizawa, Takahiro Hanyu, Vincent C. Gaudet

IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS　18　(3)　482-489　2010年3月

DOI： 10.1109/TVLSI.2008.2011360 　

ISSN：1063-8210
TMRデバイスを用いたしきい値変動補償を有する電流モード多値回路の構成査読有り

廣崎旭宏, 松本敦, 羽生貴弘

電子情報通信学会論文誌D　J93-D　(1)　10-19　2010年1月
出版者・発行元：一般社団法人電子情報通信学会
ISSN：1880-4535

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VLSIにおいて,MOSトランジスタの微細化に伴い増大するしきい値電圧(V_<th>)ばらつきによる性能低下や誤動作が深刻な問題となっており,材料・デバイスレベルから回路・システムレベルに至りV_<th>ばらつきを抑制するための様々な工夫が議論されている.本論文では,不揮発性記憶デバイスの一つであるTMR(tunneling magnetoresistive)デバイスの有する可変抵抗機能を活用して基本ゲートの論理しきい値をプログラムすることにより,V_<th>ばらつき発生下でも正しく動作する回路方式を提案する.また提案方式を,精度の高い論理しきい値判定が必要となる電流モード多値回路に組み込むことで,V_<th>がばらついていても正しい演算動作が補償できるだけでなく,同等のV_<th>ばらつき耐性を有するCMOS実現と比較し,回路面積オーバヘッド,及び回路性能低下を極めて少なくできることを明らかにする.
MOS/MTJ-Hybrid Circuit with Nonvolatile Logic-in-Memory Architecture and Its Applications 招待有り

T. Hanyu

11th Joint MMM-Intermag Conf.　FZ-02　1533-1533　2010年1月
Fine-Grained Power-Gating Scheme of a Metal-Oxide-Semiconductor and Magnetic-Tunnel-Junction-Hybrid Bit-Serial Ternary Content-Addressable Memory 査読有り

Shoun Matsunaga, Masanori Natsui, Kimiyuki Hiyama, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

JAPANESE JOURNAL OF APPLIED PHYSICS　49　(4)　04DM05-1-04DM05-5　2010年

DOI： 10.1143/JJAP.49.04DM05 　

ISSN：0021-4922
Low-Energy Pipelined Multiple-Valued Current-Mode Circuit with 8-Level Static Current-Source Control 査読有り

Masanori Natsui, Takashi Arimitsu, Takahiro Hanyu

40TH IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC ISMVL 2010　235-240　2010年

DOI： 10.1109/ISMVL.2010.51 　

ISSN：0195-623X
One-Color Two-Phase Asynchronous Communication Links Based on Multiple-Valued Simultaneous Control 査読有り

Atsushi Matsumoto, Naoya Onizawa, Takahiro Hanyu

40TH IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC ISMVL 2010　211-216　2010年

DOI： 10.1109/ISMVL.2010.47 　

ISSN：0195-623X
High-Throughput Protocol Converter Based on an Independent Encoding/Decoding Scheme for Asynchronous Network-on-Chip 査読有り

Naoya Onizawa, Takahiro Hanyu

2010 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS　157-160　2010年

DOI： 10.1109/ISCAS.2010.5538027 　

ISSN：0271-4302
Accurate Asynchronous Network-on-Chip Simulation Based on a Delay-Aware Model 査読有り

Naoya Onizawa, Tomoyoshi Funazaki, Atsushi Matsumoto, Takahiro Hanyu

IEEE ANNUAL SYMPOSIUM ON VLSI (ISVLSI 2010)　357-362　2010年

DOI： 10.1109/ISVLSI.2010.45 　

ISSN：2159-3469

eISSN：2159-3477
Ultra-Low Power IC Technology Integrated with Innovative Materials 招待有り

T. Hanyu

Proc. of International Conference on Solid State Devices and Materials　1-9　2009年10月
MOS/MTJ-Hybrid Circuit with Nonvolatile Logic-in-Memory Architecture 招待有り

Masanori Natsui, Takahiro Hanyu

Proc. of International Conference on Solid State Devices and Materials　1398-1399　2009年10月
Fine-Grain Power-Gating Scheme of a CMOS/MTJ-Hybrid Bit-Serial Ternary Content-Addressable Memory 査読有り

Shown Matsunaga, Atsushi Matsumoto, Masanori Natusi, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

Proc. of International Conference on Solid State Devices and Materials　1382-1383　2009年10月
A MOS/MTJ-Hybrid Circuit with Nonvolatile Logic-in-Memory Architecture 招待有り

T. Hanyu

Proc. of Advances in Magnetic Nanostructures　21-21　2009年10月
TMR ロジックに基づくルックアップテーブル回路とその瞬時復帰可能FPGA への応用招待有り査読有り

鈴木大輔, 夏井雅典, 羽生貴弘

電子情報通信学会論文誌C　J92-C　(7)　233-240　2009年7月
出版者・発行元：一般社団法人電子情報通信学会
ISSN：1345-2827

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高機能性・低消費電力性を達成する回路技術として,筆者らはtunneling magneto-resistive(TMR)素子とMOSトランジスタを組み合わせた回路技術(TMRロジック)を考案してきた.本論文では,TMRロジック活用の典型例としてfield-programmable gate array(FPGA)のlookup table(LUT)回路に対し,その高性能化手法を提案する.まず,LUT回路をTMRロジックに基づき構成することで回路情報が不揮発性記憶素子に内蔵されるため,外部不揮発性メモリを必要とせず,データ復帰に伴う電力消費及び遅延を大幅に低減でき,かつ電源をオフにすることで静的電力の完全遮断を可能とする.また従来TMRロジックに基づく回路構成では,MOSトランジスタとTMR素子による論理回路網を正論理と負論理で実現し,それらの出力を差動対回路で判定して演算を実現していたが,提案回路では差動対の片側をある適切なしきい電流値に固定することで,回路全体のコンパクト化が達成できることを示す.最後に,具体的な演算回路を本提案手法で構成し,その有用性を定量的に評価した結果を示す.
High-Throughput Bit-Serial LDPC Decoder LSI Based on Multiple-Valued Asynchronous Interleaving 招待有り査読有り

Naoya Onizawa, Takahiro Hanyu, Vincent C. Gaudet

IEICE TRANSACTIONS ON ELECTRONICS　E92C　(6)　867-874　2009年6月

DOI： 10.1587/transele.E92.C.867 　

ISSN：1745-1353
双方向シングルトラック非同期転送方式に基づく高速・低電力LDPCデコーダLSIの構成招待有り

鬼沢直哉, 羽生貴弘, Vincent Gaudet

LSIとシステムのワークショップ2009講演論文集　354-356　2009年5月
MTJ・CMOSハイブリッド回路に基づく低電力・高信頼LSI技術招待有り

夏井雅典, 羽生貴弘

LSIとシステムのワークショップ2009講演論文集　351-353　2009年5月
Standby-Power-Free Compact Ternary Content-Addressable Memory Cell Chip Using Magnetic Tunnel Junction Devices 招待有り査読有り

Shoun Matsunaga, Kimiyuki Hiyama, Atsushi Matsumoto, Shoji Ikeda, Haruhiro Hasegawa, Katsuya Miura, Jun Hayakawa, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

APPLIED PHYSICS EXPRESS　2　(2)　023004-1-023004-3　2009年2月

DOI： 10.1143/APEX.2.023004 　

ISSN：1882-0778
MTJ-Based Nonvolatile Logic-in-Memory Circuit, Future Prospects and Issues 査読有り

Shoun Matsunaga, Jun Hayakawa, Shoji Ikeda, Katsuya Miura, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

DATE: 2009 DESIGN, AUTOMATION & TEST IN EUROPE CONFERENCE & EXHIBITION, VOLS 1-3　433-+　2009年

ISSN：1530-1591
高信頼電流モード多値集積回路技術とその応用招待有り

白濱弘勝, 永井亮, 羽生貴弘

電子情報通信学会「多値論理とその応用」第二種研究会技術報告　MVL-09　1-6　2009年1月
多値データ転送に基づく高性能NoCの構成招待有り

松本敦, 羽生貴弘

電子情報通信学会「多値論理とその応用」第二種研究会技術報告　MVL-09　24-27　2009年1月
Robust Multiple-Valued Current-Mode Circuit Components Based on Adaptive Reference-Voltage Control 招待有り査読有り

Naoya Onizawa, Takahiro Hanyu

ISMVL: 2009 39TH IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC　36-41　2009年

DOI： 10.1109/ISMVL.2009.44 　
Timing-Variation-Aware Multiple-Valued Current-Mode Circuit for a Low-Power Pipelined System 招待有り査読有り

Takashi Matsuura, Hirokatsu Shirahama, Masanori Natsui, Takahiro Hanyu

ISMVL: 2009 39TH IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC　60-65　2009年

DOI： 10.1109/ISMVL.2009.52 　
High-Performance Asynchronous Intra-Chip Communication Link Based on a Multiple-Valued Current-Mode Single-Track Scheme 招待有り査読有り

Yo Ohtake, Naoya Onizawa, Takahiro Hanyu

ISCAS: 2009 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOLS 1-5　1000-1003　2009年

DOI： 10.1109/ISCAS.2009.5117927 　
Fabrication of a Nonvolatile Lookup-Table Circuit Chip Using Magneto/Semiconductor-Hybrid Structure for an Immediate-Power-Up Field Programmable Gate Array 招待有り査読有り

Daisuke Suzuki, Masanori Natsui, Shoji Ikeda, Haruhiro Hasegawa, Katsuya Miura, Jun Hayakawa, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

2009 SYMPOSIUM ON VLSI CIRCUITS, DIGEST OF TECHNICAL PAPERS　80-+　2009年
TMR Logic: Nonvolatile Logic Circuit Based on Logic-in-Memory Architecture Using Magnetic Tunnel Junctions

Takahiro Hanyu

PRiME2008 Meeting Abstracts　2105　2008年10月
MTJ-Based Nonvolatile Logic-in-Memory Circuit 招待有り

Takahiro Hanyu, Shoun Matsunaga

CNSI-RIEC Workshop on Nanoelectronics, Spintronics and Phototronics　10　2008年10月
MTJ-Based Vth Calibration Circuit Toward Design-for-Variability Era 招待有り

Atsushi Matsumoto, Akihiro Hirosaki, Takahiro Hanyu

CNSI-RIEC Workshop on Nanoelectronics, Spintronics and Phototronics　35　2008年10月
Nonvolatile Lookup Table Circuit for a Standby-Power-Free Field-Programmable Gate Array 招待有り

Daisuke Suzuki, Takahiro Hanyu

Proceedings of the 1st Student Organizing International Mini-Conference on Information Electronics Systems　1　(S4L-2)　181-182　2008年10月
Impact of a TMR-Based Nonvolatile Logic-in-Memory Circuit 招待有り

Shoun Matsunaga, Takahiro Hanyu

Proceedings of the 1st Student Organizing International Mini-Conference on Information Electronics Systems　1　(S3L-1)　169-170　2008年10月
Asynchronous Data-Transfer Interface for an Interleaver in Fully-Parallel Low-Density Parity-Check Decoders 招待有り

Naoya Onizawa, Takahiro Hanyu

Proceedings of the 1st Student Organizing International Mini-Conference on Information Electronics Systems　1　(S2K-4)　131-132　2008年10月
Design of a Processing Element Based on Multiple-Valued Current-Mode Logic for a Many-Core Processor 招待有り

Hirokatsu Shirahama, Takahiro Hanyu

Proceedings of the 1st Student Organizing International Mini-Conference on Information Electronics Systems　1　(S3L-2)　171-172　2008年10月
Systematic Design and Verification of Binary/Multiple-Valued Fused Logic Circuits 招待有り

Takashi Arimitsu, Tasuku Nagai, Masanori Natsui, Takahiro Hanyu

Proceedings of 2008 China-Korea-Japan Graduates Workshop on Electronic Information　178　2008年10月
MTJ-Based Nonvolatile Logic-in-Memory Circuit and Its Application 招待有り

Toshiki Taketani, Shoun Matsunaga, Takahiro Hanyu

Proceedings of 2008 China-Korea-Japan Graduates Workshop on Electronic Information　195　2008年10月
Asynchronous Multiple-Valued Data Transfer and Its Application 招待有り

Tomoyoshi Funazaki, Naoya Onizawa, Atsushi Matsumoto, Takahiro Hanyu

Proceedings of 2008 China-Korea-Japan Graduates Workshop on Electronic Information　186　2008年10月
Fabrication of a nonvolatile full adder based on logic-in-memory architecture using magnetic tunnel junctions 招待有り査読有り

Shoun Matsunaga, Jun Hayakawa, Shoji Ikeda, Katsuya Miura, Haruhiro Hasegawa, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

APPLIED PHYSICS EXPRESS　1　(9)　091301-1-091301-3　2008年9月

DOI： 10.1143/APEX.1.091301 　

ISSN：1882-0778
Fabrication of a Standby-Power-Free TMR-Based Nonvolatile Memory-in-Logic Circuit Chip with a Spin-Injection Write Scheme 招待有り査読有り

Shoun Matsunaga, Jun Hayakawa, Shoji Ikeda, Katsuya Miura, Tetsuo Endoh, Hideo Ohno, Takahiro Hanyu

International Conference on Solid State Devices and Materials　(C-3-6)　274-275　2008年9月
適応的電流源制御に基づくパイプライン電流モード多値演算回路の低電力化招待有り

松浦貴史, 白濱弘勝, 夏井雅典, 羽生貴弘

多値論理研究ノート　31　15-1-15-6　2008年9月
次世代VLSI向き多値回路の系統的設計招待有り

夏井雅典, 羽生貴弘

多値論理研究ノート　31　16-1-16-6　2008年9月
TMR素子を用いた高密度不揮発TCAMの構成招待有り

樋山公之, 松永翔雲, 羽生貴弘

平成20年度電気関係学会東北支部連合大会講演論文集　(2E16)　368　2008年8月
出力状態モニタリングに基づく電流モード多値順序回路の低消費電力化招待有り

松浦貴史, 白濱弘勝, 夏井雅典, 羽生貴弘

平成20年度電気関係学会東北支部連合大会講演論文集　2008　(2J17)　369　2008年8月
電流モードsingle-track方式に基づく非同期データ転送の高速化招待有り

大竹遥, 鬼沢直哉, 松本敦, 羽生貴弘

平成20年度電気関係学会東北支部連合大会講演論文集　(2J18)　370　2008年8月
High-Level Synthesis of Asynchronous Circuits and Its Optimization 招待有り

Atsushi Matsumoto, Tomohiro Yoneda, Takahiro Hanyu

Proc. 17th International Workshop on Post-Binary ULSI Systems　5-8　2008年5月
Highly reliable multiple-valued current-mode comparator based on active-load dual-rail operation 査読有り

Masatomo Miura, Takahiro Hanyu

IEICE TRANSACTIONS ON ELECTRONICS　E91C　(4)　589-594　2008年4月

DOI： 10.1093/ietele/e91-c.4.589 　

ISSN：1745-1353
Power-aware asynchronous peer-to-peer duplex communication system based on multiple-valued one-phase signaling 査読有り

Kazuyasu Mizusawa, Naoya Onizawa, Takahiro Hanyu

IEICE TRANSACTIONS ON ELECTRONICS　E91C　(4)　581-588　2008年4月

DOI： 10.1093/ietele/e91-c.4.581 　

ISSN：1745-1353
TMRロジックとその応用

羽生貴弘

日本磁気学会第159回研究会資料　39-46　2008年3月
TMRロジックとその可能性招待有り

羽生貴弘, 松本敦, 松永翔雲

第55回応用物理関係連合講演会講演予稿集　27p-A-10　2008年3月
電流モード多値回路および電圧モード多値回路の構成と評価招待有り

白濱弘勝, 羽生貴弘

電子情報通信学会「多値論理とその応用」第二種研究会技術報告（多値技報）　MVL-08　(15)　93-98　2008年1月
多値符号化に基づく非同期式転送方式の検討招待有り

松本敦, 羽生貴弘

電子情報通信学会「多値論理とその応用」第二種研究会技術報告（多値技報）　MVL-08　(16)　99-104　2008年1月
Design of high-performance quaternary adders based on output-generator sharing 査読有り

Hirokatsu Shirahama, Takahiro Hanyu

Proceedings of The International Symposium on Multiple-Valued Logic　38　8-13　2008年

DOI： 10.1109/ISMVL.2008.11 　

ISSN：0195-623X
Vth-variation compensation of multiple-valued current-mode circuit using TMR devices 査読有り

Akihiro Hirosaki, Masatomo Miura, Atsushi Matsumoto, Takahiro Hanyu

Proceedings of The International Symposium on Multiple-Valued Logic　38　14-19　2008年

DOI： 10.1109/ISMVL.2008.13 　

ISSN：0195-623X
High-speed timing verification scheme using delay tables for a large-scaled multiple-valued current-mode circuit 招待有り査読有り

Tasuku Nagai, Naoya Onizawa, Takahiro Hanyu

Proceedings of The International Symposium on Multiple-Valued Logic　38　70-75　2008年

DOI： 10.1109/ISMVL.2008.12 　

ISSN：0195-623X
TMR-Logic-Based LUT for Quickly Wake-up FPGA 招待有り査読有り

Daisuke Suzuki, Tetsuo Endoh, Takahiro Hanyu

2008 51ST MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOLS 1 AND 2　326-+　2008年

DOI： 10.1109/MWSCAS.2008.4616802 　

ISSN：1548-3746
多値非同期データ転送方式に基づく高性能LDPCデコーダLSIの実現招待有り

鬼沢直哉, 羽生貴弘, Vincent Gaudet

第11回システムLSIワークショップ講演資料集およびポスター資料集　272-274　2007年11月
Implementation of an Asynchronous LDPC Decoder Chip Using Multiple-Valued Duplex Interleaving 査読有り

N. Onizawa, T. Hanyu, V.C. Gaudet

2007 Analog Decoding Workshop　2007年5月
Magnetic tunnel junctions for spintronic memories and beyond 査読有り

Shoji Ikeda, Jun Hayakawa, Young Min Lee, Futnihifo Matsukura, Yuzo Ohno, Takahiro Hanyu, Hideo Ohno

IEEE TRANSACTIONS ON ELECTRON DEVICES　54　(5)　991-1002　2007年5月

DOI： 10.1109/TED.2007.894617 　

ISSN：0018-9383

eISSN：1557-9646
Active-Load Differential Comparator for Crosstalk-Noise Reduction 査読有り

Akira Mochizuki, Masatomo Miura, Takahiro Hanyu

IEEE International Symposium on Multiple-Valued Logic　37　2007年5月
Design and evaluation of a 54 x 54-bit multiplier based on differential-pair circuitry 査読有り

Akira Mochizuki, Hirokatsu Shirahama, Takahiro Hanyu

IEICE TRANSACTIONS ON ELECTRONICS　E90C　(4)　683-691　2007年4月

DOI： 10.1093/ietele/e90-c.4.683 　

ISSN：0916-8524

eISSN：1745-1353
High-performance multiple-valued comparator based on active-load dual-rail differential logic for crosstalk-noise reduction 査読有り

Akira Mochizuki, Masatomo Miura, Takahiro Hanyu

Proceedings of The International Symposium on Multiple-Valued Logic　2007年

DOI： 10.1109/ISMVL.2007.28 　

ISSN：0195-623X
Implementation of a standby-power-free CAM based on complementary ferro elect ric-capacitor logic 査読有り

S. Matsunaga, T. Hanyu, H. Kimura, T. Nakamura, H. Takasu

PROCEEDINGS OF THE ASP-DAC 2007　116-+　2007年

DOI： 10.1109/ASPDAC.2007.357968 　

ISSN：2153-6961
TMRロジックに基づく低消費電力FPGAの構成と評価

渡邊康広, 羽生貴弘

電子情報通信学会「多値論理とその応用」第二種研究会技術報告　MVL-07　(1)　1-7　2007年1月

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通研インポート200703
Asynchronous peer-to-peer simplex/duplex-compatible communication system using a one-phase signaling scheme 査読有り

Tomohiro Takahashi, Kazuyasu Mizusawa, Takahiro Hanyu

Proceedings of The International Symposium on Multiple-Valued Logic　37　2007年

DOI： 10.1109/ISMVL.2007.8 　

ISSN：0195-623X
Design of a processing element based on quaternary differential logic for a multi-core SIMD processor 査読有り

Hirokatsu Shirahama, Akira Mochizuki, Takahiro Hanyu, Masami Nakajima, Kazutami Arimoto

Proceedings of The International Symposium on Multiple-Valued Logic　37　2007年

DOI： 10.1109/ISMVL.2007.14 　

ISSN：0195-623X
3.2-Gb/s 1024-b rate-1/2 LDPC decoder chip using a flooding-type update-schedule algorithm 査読有り

Naoya Onizawa, Tomokazu Ikeda, Takahiro Hanyu, Vincent C. Gaudet

2007 50TH MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOLS 1-3　50　182-+　2007年

DOI： 10.1109/MWSCAS.2007.4488574 　

ISSN：1548-3746
A standby-power-free TCAM based on TMR logic 査読有り

Kei Kimura, Takahiro Hanyu

2007 50TH MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOLS 1-3　50　715-718　2007年

DOI： 10.1109/MWSCAS.2007.4488707 　

ISSN：1548-3746
Design of a Fluid Analysis Simulator Based on Lattice Gas Cellular Automaton

Daisuke Suzuki, Takahiro Hanyu

Proc. 3rd Workshop of Yeungnum Univ. and Tohoku Univ.　132-134　2006年11月

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通研インポート200703
Automatic Place and Route Scheme in Multiple-Valued Current-Mode Circuit Design

Tasuku Nagai, Tomohiro Takahashi, Naoya Onizawa, Takahiro Hanyu

Proc. 3rd Workshop of Yeungnum Univ. and Tohoku Univ.　57-58　2006年11月

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通研インポート200703
TMR-Based Differential Logic for Vt-Variation Compansation

Akihiro Hirosaki, Masatomo Miura, Akira Mochizuki, Takahiro Hanyu

Proc. 3rd Workshop of Yeungnum Univ. and Tohoku Univ.　51-52　2006年11月

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通研インポート200703
Low-Power Latch Based on Dynamic Differential Logic

Hirokatsu Shirahama, Akira Mochizuki, Takahiro Hanyu

Proc. 3rd Workshop of Yeungnum Univ. and Tohoku Univ.　138-140　2006年11月

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通研インポート200703
Implementation of a high-speed asynchronous data-transfer chip based on multiple-valued current-signal multiplexing 査読有り

Tomohiro Takahashi, Takahiro Hanyu

IEICE TRANSACTIONS ON ELECTRONICS　E89C　(11)　1598-1604　2006年11月

DOI： 10.1093/ietele/e89-c.11.1598 　

ISSN：1745-1353
Design and evaluation of a NULL-convention circuit based on dual-rail current-mode differential logic 査読有り

Naoya Onizawa, Takahiro Hanyu

IEICE TRANSACTIONS ON ELECTRONICS　E89C　(11)　1575-1580　2006年11月

DOI： 10.1093/ietele/e89-c.11.1575 　

ISSN：1745-1353
Design of a low-power quaternary flip-flop based on dynamic differential logic 査読有り

Akira Mochizuki, Hirokatsu Shirahama, Takahiro Hanyu

IEICE TRANSACTIONS ON ELECTRONICS　E89C　(11)　1591-1597　2006年11月

DOI： 10.1093/ietele/e89-c.11.1591 　

ISSN：1745-1353
TMRロジックとその応用

羽生貴弘, 望月明, 渡邊康広

応用電子物性分科会誌　12　(4)　154-159　2006年10月

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通研インポート200703
多値2線符号化に基づく高性能非同期データ転送VLSI

高橋知宏, 水澤一泰, 羽生貴弘

信学技報　106　(315)　37-42　2006年10月
出版者・発行元：一般社団法人電子情報通信学会
ISSN：0913-5685

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通研インポート200703
多値2線符号化に基づく双方向非同期データ転送LSIの高性能化

水澤一泰, 高橋知宏, 羽生貴弘

平成18年度電気関係学会東北支部連合大会講演論文集　342　2006年8月

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通研インポート200703
差動ロジックに基づく高性能VLSIの展望

望月明, 羽生貴弘

多値論理研究ノート　29　19-1-19-6　2006年8月

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通研インポート200703
隣接データの類似性に着目した高速LDPC復号化とその評価

池田智和, 鬼沢直哉, 羽生貴弘

平成18年度電気関係学会東北支部連合大会講演論文集　70　2006年8月

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通研インポート200703
２線差動論理に基づくノイズフリー多値集積回路

三浦成友, 望月明, 羽生貴弘

平成18年度電気関係学会東北支部連合大会講演論文集　341　2006年8月

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通研インポート200703
TMRロジックに基づく低消費電力TCAMの構成

木村圭, 渡邊康広, 羽生貴弘

平成18年度電気関係学会東北支部連合大会講演論文集　206　2006年8月

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通研インポート200703
Ferroelectric-Based Logic Circuit and Its Application to Content-Addressable Memory 査読有り

H. Kimura, Y. Fujimori, T. Nakamura, H. Takasu, T. Hanyu

Proceeding of IEEE The 2006 International Meeting for Future Electron Devices　41-42　2006年4月

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通研インポート200703
強誘電体CAMとその応用

堀田健介, 羽生貴弘

電子情報通信学会「多値論理とその応用」第二種研究会技術報告　MVL-06　(1)　86-91　2006年1月

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通研インポート200703
Highly reliable Multiple-Valued Circuit Based on Dual-Rail Differential Logic 査読有り

Akira Mochizuki, Takahiro Hanyu

ISMVL 2006: 36TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC　32-37　2006年

DOI： 10.1109/ISMVL.2006.24 　

ISSN：0195-623X
Design of a Microprocessor Datapath Using Four-Valued Differential-Pair Circuits 査読有り

Akira Mochizuki, Takeshi Kitamura, Hirokatsu Shirahama, Takahiro Hanyu

ISMVL 2006: 36th International Symposium on Multiple-Valued Logic　86-91　2006年

DOI： 10.1109/ISMVL.2006.18 　

ISSN：0195-623X
TMR-based logic-in-memory circuit for low-power VLSI 査読有り

A Mochizuki, H Kimura, M Ibuki, T Hanyu

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES　E88A　(6)　1408-1415　2005年6月

DOI： 10.1093/ietfec/e88-a.6.1408 　

ISSN：0916-8508

eISSN：1745-1337
TMR-Based Logic-in-Memory Circuit and Its Application 招待有り

Takahiro Hanyu, Akira Mochizuki, Mitsuru Ibuki

14th International Workshop on Post-Binary ULSI Systems　22-29　2005年5月
0.2V-Swing Multiple-Valued Differential-Pair Circuit and Its Application to Arithmetic VLSI 招待有り

Akira Mochizuki, Takahiro Hanyu

14th International Workshop on Post-Binary ULSI Systems　35-41　2005年5月
Multiple-valued duplex asynchronous data transfer scheme for interleaving in LDPC decoders 査読有り

N Onizawa, A Mochizuki, T Hanyu, VC Gaudet

35TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　138-143　2005年

ISSN：0195-623X
Design of a low-power multiple-valued integrated circuit based on dynamic source-coupled logic 査読有り

A Mochizuki, T Hanyu, M Kameyama

JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING　11　(5-6)　481-497　2005年

ISSN：1542-3980
Control signal multiplexing based asynchronous data transfer scheme using multiple-valued bidirectional current-mode circuits 査読有り

T Takahashi, T Hanyu

JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING　11　(5-6)　499-517　2005年

ISSN：1542-3980

eISSN：1542-3999
Logic-in-memory VLSI circuit for fully parallel nearest pattern matching based on floating-gate-MOS pass-transistor logic 査読有り

T Hanyu, S Kaeriyama, M Kameyama

JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING　11　(5-6)　619-632　2005年

ISSN：1542-3980

eISSN：1542-3999
A 1.88ns 54x54-bit multiplier in 0.18 mu m CMOS based on multiple-valued differential-pair circuitry 査読有り

A Mochizuki, T Hanyu

2005 SYMPOSIUM ON VLSI CIRCUITS, DIGEST OF TECHNICAL PAPERS　264-267　2005年

DOI： 10.1109/VLSIC.2005.1469382 　
Dynamically function-programmable bus architecture for high-throughput intra-chip data transfer 査読有り

A Mochizuki, T Takeuchi, T Hanyu

IEICE TRANSACTIONS ON ELECTRONICS　E87C　(11)　1915-1922　2004年11月

ISSN：1745-1353
Low-power motion-vector detection VLSI processor based on pass-gate logic with dynamic supply-voltage/clock-frequency scaling 査読有り

A Mochizuki, D Nishinohara, T Hanyu

IEICE TRANSACTIONS ON ELECTRONICS　E87C　(11)　1876-1883　2004年11月

ISSN：0916-8524

eISSN：1745-1353
Differential operation oriented multiple-valued encoding and circuit realization for asynchronous data transfer 査読有り

T Takahashi, N Onizawa, T Hanyu

IEICE TRANSACTIONS ON ELECTRONICS　E87C　(11)　1928-1934　2004年11月

ISSN：1745-1353
Low-Powor Pipelined VLSI System Using a Power-Supply-Controlled CMOS Pass-Gate Network and Its Application 査読有り

A. Mochizuki, D. Nishinohara, T. Hanyu

2004 International Conference on Circuits/Systems, Computers and Communications　6CIL-5-1-6CIL-5-4　2004年7月
TMR-Based Logic-in-Memory Circuit for Low-Power VLSI 査読有り

H. Kimura, M. Ibuki, T. Hanyu

2004 International Conference on Circuits/Systems, Computers and Communications　8　8C3L-3-1-8C3L-3-4　2004年7月
Complementary ferroelectric-capacitor logic for low-power logic-in-memory VLSI 査読有り

H Kimura, T Hanyu, M Kameyama, Y Fujimori, T Nakamura, H Takasu

IEEE JOURNAL OF SOLID-STATE CIRCUITS　39　(6)　919-926　2004年6月

DOI： 10.1109/JSSC.2004.827802 　

ISSN：0018-9200
双方向同時制御に基づく非同期データ転送方式とそのVLSI 実現査読有り

高橋知宏, 羽生貴弘, 亀山充隆

電子情報通信学会論文誌C　Vol.J87-C　(No.5)　459-468　2004年5月
出版者・発行元：一般社団法人電子情報通信学会
ISSN：1345-2827

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送信側と受信側の間で行われる送受信要求とその一致検出を同時に行うことで高速な非同期データ転送を可能とする,2色1相2線符号化に基づく非同期データ転送プロトコルとその回路実現法を提案する.2色1相2線符号は,送信側と受信側双方から送られる符号の和を観測することで互いの状態を検出できるように設定されており,送受信要求が時間的に重なって行われていても,互いの状態を正しく検出する.電流モード多値回路では線形加算を結線のみで実現することができ,双方の情報を1線に重畳させ双方でその情報を観測できる性質をもつため,提案するプロトコルの回路実現に適している.提案手法の電流モード回路実現が従来の一般的な非同期データ転送プロトコルのCMOS回路実現と比較し,同一消費電力のもとで約1.5倍高速化できることを明らかにしている.
Low-power multiple-valued current-mode logic using substrate bias control 査読有り

A Mochizuki, T Hanyu

IEICE TRANSACTIONS ON ELECTRONICS　E87C　(4)　582-588　2004年4月

ISSN：1745-1353
Ferroelectric non-volatile logic devices 査読有り

H Takasu, Y Fujimori, T Nakamura, H Kimura, T Hanyu, M Kameyama

INTEGRATED FERROELECTRICS　61　83-88　2004年

DOI： 10.1080/10584580490458793 　

ISSN：1058-4587
Intra-chip address-presetting data-transfer scheme using four-valued encoding 査読有り

A Mochizuki, T Takeuchi, T Hanyu

34TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　192-197　2004年

ISSN：0195-623X
Multiple-valued multiple-rail encoding scheme for low-power asynchronous communication 査読有り

T Takahashi, T Hanyu

34TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　20-25　2004年

ISSN：0195-623X
A study of multiple-valued magnetoresistive RAM (MRAM) using binary MTJ devices 査読有り

H Kimura, K Pagiamtzis, A Sheikholeslami, T Hanyu

34TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　340-345　2004年

ISSN：0195-623X
強誘電体デバイスを用いたロジックインメモリVLSIの構成査読有り

木村啓明, 羽生貴弘, 亀山充隆, 藤森敬和, 中村孝, 高須秀視

電子情報通信学会論文誌　J86-C　(8)　886-893　2003年8月
出版者・発行元：一般社団法人電子情報通信学会
ISSN：1345-2827

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本論文では,強誘電体デバイスを用いて演算機能を実現し,演算機能と記憶機能をデバイスレベルで一体化することにより,高並列演算システムをコンパクトに実現するロジックインメモリVLSIを提案する.強誘電体キャパシタの両端電極に二つの2値入力電圧を印加し,その電位差を用いて残留分極状態を設定することにより,論理演算機能と記憶機能を同時に実現できる.本提案回路を用いることにより記憶素子の面積オーバヘッドを大幅に削減できるため,ゲートレベルパイプラインVLSIを構成した場合,同等機能の2値CMOS実現と比較して高性能化か達成できる.
Complementary Ferroelectric-Capacitor Logic and Its Application 査読有り

Hiromitsu Kimura, Takahiro Hanyu, Michitaka Kameyama, Yoshikazu Fujimori, Takashi Nakamura, Hidemi Takasu

IEEE International Solid-State Circuits Conference Digest of Technical Papers　46　160-161　2003年2月
Ferroelectric non-volatile logic devices 査読有り

Y Fujimori, T Nakamura, H Takasu, H Kimura, T Hanyu, M Kameyama

INTEGRATED FERROELECTRICS　56　1003-1012　2003年

DOI： 10.1080/10584580390259489 　

ISSN：1058-4587
Complementary ferroelectric-capacitor logic for low-power logic-in-memory VLSI 査読有り

H Kimura, T Hanyu, M Kameyama, Y Fujimori, T Nakamura, H Takasu

2003 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE: DIGEST OF TECHNICAL PAPERS　46　160-+　2003年

ISSN：0193-6530
Optimal Design of a Dual-Rail Multiple-Valued Current-Mode Integrated Circuit Based on Voltage Swing Minimimzation 査読有り

Tsukasa Ike, Takahiro Hanyu, Michitaka Kameyama

Journal of Multiple-Valued Logic & Soft Computing　9　(1)　5-21　2003年1月
Multiple-Valued Logic-in-Memory VLSI Using MFSFETs and Its Applications 査読有り

Hiromitsu Kimura, Takahiro Hanyu, Michitaka Kameyama

Journal of Multiple-Valued Logic & Soft Computing　9　(1)　23-42　2003年1月
Bidirectional data transfer based asynchronous VLSI system using multiple-valued current mode logic 査読有り

T Hanyu, T Takahashi, M Kameyama

33RD INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　33　99-104　2003年

ISSN：0195-623X
Multiple-valued dynamic source-coupled logic 査読有り

T Hanyu, A Mochizuki, M Kameyama

33RD INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　33　207-212　2003年

ISSN：0195-623X
New Paradigm VLSI Computing Research and IT Policy

Takahiro Hanyu

Proc. 2002 International Symposium on New Paradigm VLSI Computing　1　9-12　2002年12月
VLSI System Based on Ferroelectric Logic-in-Memory Architecture

Hiromitsu Kimura, Takahiro Hanyu, Michitaka Kameyama

International Symposium on New Paradigm VLSI Computing　1　60-65　2002年12月
Implementation of a DRAM-cell-based multiple-valued logic-in-memory circuit 査読有り

H Kimura, T Hanyu, M Kameyama

IEICE TRANSACTIONS ON ELECTRONICS　E85C　(10)　1814-1823　2002年10月

ISSN：1745-1353
Dynamic-storage-based logic-in-memory circuit and its application to a fine-grain pipelined system 査読有り

H Kimura, T Hanyu, M Kameyama

IEICE TRANSACTIONS ON ELECTRONICS　E85C　(2)　288-296　2002年2月

ISSN：0916-8524

eISSN：1745-1353
Ferroelectric-based functional pass-gate for fine-grain pipelined VLSI computation 査読有り

Takahiro Hanyu, Hiromitsu Kimura, Michitaka Kameyama, Yoshikazu Fujimori, Takashi Nakamura, Hidemi Takasu

Digest of Technical Papers-IEEE International Solid-State Circuits Conference　164-165　2002年

DOI： 10.1109/ISSCC.2002.992195 　

ISSN：0193-6530
Multiple-valued logic-in-memory VLSI based on ferroelectric capacitor storage and charge addition 査読有り

H Kimura, T Hanyu, M Kameyama

ISMVL 2002: 32ND IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　32　161-166　2002年

ISSN：0195-623X
Fully source-coupled logic based multiple-valued VLSI 査読有り

T Ike, T Hanyu, M Kameyama

ISMVL 2002: 32ND IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　32　270-275　2002年

ISSN：0195-623X
Ferroelectric-based functional pass-gate for low-power VLSI 査読有り

H Kimura, T Hanyu, M Kameyama, Y Fujimori, T Nakamura, H Takasu

2002 SYMPOSIUM ON VLSI CIRCUITS, DIGEST OF TECHNICAL PAPERS　196-199　2002年
Asynchronous current-mode multiple-valued VLSI system based on two-color two-rail coding 査読有り

T Hanyu, M Kameyama

ELECTRONICS AND COMMUNICATIONS IN JAPAN PART II-ELECTRONICS　84　(11)　60-67　2001年

ISSN：8756-663X
Dual-rail multiple-valued current-mode VLSI with biasing current sources 査読有り

T Ike, T Hanyu, M Kameyama

31ST INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　31　21-26　2001年

ISSN：0195-623X
Multiple-valued mask-programmable logic array using one-transistor universal-literal circuits

T Hanyu, M Kameyama, K Shimabukuro, C Zukeran

31ST INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　31　167-172　2001年

ISSN：0195-623X
Integration of Asynchronous and Self-Checking Multiple-Valued Current-Mode Circuits Based on Dual-Rail Differential Logic 査読有り

T. Hanyu, T. Ike, M. Kameyama

Pacific Rim International Symposium on Dependable Computing　7　27-33　2001年

DOI： 10.1109/PRDC.2000.897281 　
2線式電流モード多値論理に基づくセルフチェッキングVLSI 査読有り

池司, 羽生貴弘, 亀山充隆

電子情報通信学会論文誌　J83-C　(4)　318-325　2000年
出版者・発行元：一般社団法人電子情報通信学会
ISSN：1345-2827

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コンパクトな回路構成で高性能化と高信頼化を同時に実現できる新しい2線式電流モード多値回路を提案する.2線式電流モード多値回路は, 高速動作のために電流のスイッチングに差動対回路を用い, 2線相補信号で駆動されている.一方, 高信頼性回路の一つであるセルフチェッキング回路は, 2線の論理動作に依存関係があってはならない.本論文では, まず, 物理的には2入力を有しながらも, 論理出力は1入力のみで決定される新しい差動対回路を提案する.この差動対回路を活用することにより, 回路全体を完全2重化することなくセルフチェッキング性と高速性が同時に満たされることを示す.実際, 提案する回路を, 完全2重化方式によるセルフチェッキング回路と比較し, 同一性能下で回路のコンパクト化と低消費電力化がともに達成できることを明らかにする.
2色2線式符号化に基づく非同期電流モード多値VLSIシステム査読有り

羽生貴弘, 亀山充隆

電子情報通信学会論文誌　J83-C　(6)　463-470　2000年
出版者・発行元：一般社団法人電子情報通信学会
ISSN：1345-2827

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ディ-プサブミクロンVLSIにおいて, クロックスキューなど配線に起因する性能劣化や電力消費の増大を解決する一手法として, 非同期データ方式が知られている.本論文では, 多値データ転送を休止相なしで行える新しい非同期多値データ通信方式を提案する.本方式では, 2線R値相補信号対を活用し, 「有効データ」の場合にその2線信号対の和が常に一定値となる.また, 奇数相と偶数相でそれぞれ異なる2線信号対を定義するとともに, 偶数相での各信号レベルが奇数相での場合と比較して常に大きくなるように設定する.これにより, 奇数相及び偶数相時に, それぞれ2線信号対の和が最小及び最大となるため, 2線信号対の和に着目すれば2相間のデータ遷移に単調性が保たれ, 単純なしきい演算で有効データの検出が可能となる.更に, 2線信号対の線形和に基づく非同期制御回路の構成では, 「結線のみで電流の線形加算が実現できる」点に着目し, 電流モード多値回路方式によりコンパクトに実現できることを明らかにする.
強誘電体デバイスを用いたロジックインメモリVLSIとその応用査読有り

木村啓明, 羽生貴弘, 亀山充隆

電子情報通信学会論文誌　J83-C　(8)　749-756　2000年
ロジックインメモリアーキテクチャに基づく道路抽出VLSIプロセッサの構成査読有り

工藤隆男, 羽生貴弘, 亀山充隆

計測自動制御学会論文集　36　(11)　1009-1018　2000年
出版者・発行元： The Society of Instrument and Control Engineers
DOI： 10.9746/sicetr1965.36.1009 　

ISSN：0453-4654

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New logic-in-memory architecture of a high-performance road-extraction VLSI processor is proposed to solve data transfer bottleneck between a memory and processing elements. A VLSI-oriented algorithm having parallelism and regularity is developed to check whether a car can go through the 3D topographical map obtained from 3D instrumentation. To execute the algorithm very fast based on locally parallel processing, a highly parallel VLSI processor with many redundant processing elements is discussed. The processing element consists of an arithmetic element and a register for the storage of the topographical data. A shift register is constructed in the processing element array, so that data transfer between adjacent registers is effectively done. The topographical data once read out from a memory is being stored in shift registers and it is reused until the related processing is completed, so that memory bandwidth becomes minimum. Allocation such that data transfer bottleneck between processing elements becomes minimum is discussed, and it is made clear that the logic-in-memory architecture based on dynamic active control of the redundant processing elements is very useful for the high-performance parallel processing. Finally, the evaluation of the proposed VLSI processor is done, and its superiority to other equivalent processors is made clear from the viewpoint of performance and hardware complexity.
Low-power dual-rail multiple-valued current-mode logic circuit using multiple input-signal levels 査読有り

T Hanyu, T Ike, M Kameyama

30TH IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　30　382-387　2000年

ISSN：0195-623X
DRAM-cell-based multiple-valued logic-in-memory VLSI with charge addition and charge storage 査読有り

T Hanyu, H Kimura, M Kameyama

30TH IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　30　423-429　2000年

ISSN：0195-623X
Arithmetic-oriented multiple-valued logic-in-memory VLSI based on current-mode logic 査読有り

S Kaeriyama, T Hanyu, M Kameyama

30TH IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　30　438-443　2000年

ISSN：0195-623X
Arithmetic-Oriented Logic-in-Memory VLSI Using Floating-Gate MOS Transistors 査読有り

S. Kaeriyama, T. Hanyu, M. Kameyama

Multiple-Valued Logic International Journal　8　(1)　33-51　2000年1月
Integration of asynchronous and self-checking multiple-valued current-mode circuits based on dual-rail differential logic 査読有り

T Hanyu, T Ike, M Kameyama

2000 PACIFIC RIM INTERNATIONAL SYMPOSIUM ON DEPENDABLE COMPUTING, PROCEEDINGS　27-33　2000年

DOI： 10.1109/PRDC.2000.897281 　
2色2線符号化に基づく非同期電流モード多値VLSIシステム

羽生貴弘, 亀山充隆

映像情報メディア学会技術報告　23　(58)　41-47　1999年9月21日
出版者・発行元：一般社団法人映像情報メディア学会
DOI： 10.11485/itetr.23.58.0_41 　

ISSN：1342-6893

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ディープサブミクロンVLSIにおいて、クロックスキューなど配線量の増大にに起因する性能劣化を解決する一手法として、非同期データ通信方式が知られている。本稿ではまず、モジュール間で多値データ転送を休止相(スペーサ)のない2線ハンドシェイク通信方式で行える、新しい多値非同期通信方式を提案する。すなわち、R値相補信号対を活用して、信号対の和が一定値であるときを「正してデータ」であると定義することにより、クロックのないデータ転送制御を可能にしている。また、奇数相と偶数相でそれぞれ2種類の相補信号(2色相補信号)を設定することにより、休止相なしで常に有効データのみ転送できることとなる。さらに、提案する2色2線符号化に基づく多値ハンドシェイク通信用制御回路が、電流モード多値集積回路により容易に構成できることを明らかにする。
Multiple-valued logic-in-memory VLSI architecture based on floating-gate-MOS pass-transistor logic 査読有り

T Hanyu, M Kameyama

IEICE TRANSACTIONS ON ELECTRONICS　E82C　(9)　1662-1668　1999年9月

ISSN：0916-8524

eISSN：1745-1353
Innovation of Intelligent Integrated System Architecture 査読有り

M. Kameyama, T. Hanyu, M. Hariyama

Int. Symp. on Future of Intellectual Integrated Electronics　231-247　1999年
Multiple-Valued Logic-in-Memory VLSI and Its Applications 査読有り

T. Hanyu, M. Kameyama

Int. Symp. on Future of Intellectual Integrated Electronics　271-281　1999年
Multiple-valued content-addressable memory using metal-ferroelectric-semiconductor FETs 査読有り

T Hanyu, H Kimura, M Kameyama

1999 29TH IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　29　30-35　1999年

ISSN：0195-623X
Self-checking multiple-valued circuit based on dual-rail current-mode differential logic 査読有り

T Hanyu, T Ike, M Kameyama

1999 29TH IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　29　275-279　1999年

ISSN：0195-623X
Design of Multiple-Valued Logic-in-Memory VLSI Based on Linear Summation 査読有り

S. Kaeriyama, T. Hanyu, M. Kameyama

Korea-Japan Joint Symposium on Multiple-Valued Logic　1　211-218　1999年
Optimal design of a current-mode deep-submicron multiple-valued integrated circuit and application 査読有り

Takahiro Saito, Takahiro Hanyu, Michitaka Kameyama

Systems and Computers in Japan　29　(11)　40-47　1998年
出版者・発行元： John Wiley and Sons Inc.
DOI： 10.1002/(SICI)1520-684X(199810)29:11<40::AID-SCJ5>3.0.CO;2-S 　

ISSN：0882-1666
ディジットパラレル多値CAMの構成と評価査読有り

羽生貴弘, 寺西要, 亀山充隆

電子情報通信学会論文誌　J81　(D-I)　151-156　1998年
出版者・発行元：一般社団法人電子情報通信学会
ISSN：0915-1915

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連想メモリ(CAM〕は, メモリと演算回路間の局所的並列通信が可能なことから種々の応用が期待されており, 高速アクセス可能で大容量のCAMの開発が望まれている.筆者らは, 4値1けたのデータに対する記憶と演算を実行するセルがフローティングゲートMOSトランジスタ1個のみで構成される, ディジットシリアル多値CAMを提案してきた.このCAMでは大容量化と共に, 1ワードの大小比較演算時にセルへのアクセス回数が同等機能のビットシリアル2値CAMと比較して半分に減少できるため, 高速化も達成されている.本論文では, 更なる高速化と大容量化を目指し, CAMワード回路へのアクセスが1回のみで1ワードnけたの大小比較演算が実行できるディジットパラレル多値CAMを提案する.本多値CAMでは, 各けたに対する比較回路の結果を入力としてnけた全体の大小比較演算を実行する多段論理回路が, パスゲート論理に基づき比較回路の直並列接続で構成される.これにより, CAMワード回路が(2n-1)個のフローティングゲートMOSトランジスタでコンパクトに実現できることになる.また, 0.8μm設計ルールに基づいて本提案のディジットパラレル多値CAMを構成した場合, 従来の2値CAMおよびディジットシリアル多値CAMと比較して, 高性能化できることをシミュレーションにより明らかにしている.
電流モードディープサブミクロン多値集積回路の最適設計とその応用査読有り

齋藤敬弘, 羽生貴弘, 亀山充隆

電子情報通信学会論文誌　J81　(D-I)　157-164　1998年
出版者・発行元：一般社団法人電子情報通信学会
ISSN：0915-1915

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低電源電圧時において高速動作可能で, かつ低消費電力性を有するソース結合形電流モード多値集積回路が提案されている.本論文では, 電源電圧をある特定の値に指定したとき, ソース結合形電流モード多値集積回路の遅延時間と消費電力を最小化する最適設計法を提案する.まず, 遅延時間が直列接続されたカレントミラー回路とスレッショルドディテクタ回路の電圧配分に依存し, この電圧配分が各回路のトランジスタのゲート幅の比で決定できることを示す.すなわち, 各ゲート幅の比により遅延時間を最小に設定できることを明らかにする.また, 消費電力を決定する基準電流値がスレッショルドディテクタのトランジスタのゲート幅に依存することに着目し, 最小遅延時間を決定する各ゲート幅の比を一定にしたまま, 同時に基準電流値が最小となるゲート幅を設定できることを示す.更に, 54ビット乗算器への応用において, 同等機能の2値CMOS同路と比較して高性能化が達成されていることを示す.
Multiple-Valued Logic-in-Memory VLSI Based on a Floating-Gate-MOS Pass-Transistor Network 査読有り

T. Hanyu, K. Teranishi, M. Kameyama

IEEE International Solid-State Circuits Conference Digest of Technical Papers　41　194-195　1998年
Asynchronous multiple-valued VLSI system based on dual-rail current-mode differential logic 査読有り

T Hanyu, T Saito, M Kameyama

1998 28TH IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC - PROCEEDINGS　28　134-139　1998年

ISSN：0195-623X
Multiple-valued floating-gate-MOS pass logic and its application to logic-in-memory VLSI 査読有り

T Hanyu, K Teranihi, M Kameyama

1998 28TH IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC - PROCEEDINGS　28　270-275　1998年

ISSN：0195-623X
Non-volatile one-transistor-cell multiple-valued CAM with a digit-parallel-access scheme and its applications 査読有り

T Hanyu, N Kanagawa, M Kameyama

COMPUTERS & ELECTRICAL ENGINEERING　23　(6)　407-414　1997年11月

DOI： 10.1016/S0045-7906(97)00027-X 　

ISSN：0045-7906
Design and implementation of a low-power multiple-valued current-mode integrated circuit with current-source control 査読有り

T Hanyu, S Kazama, M Kameyama

IEICE TRANSACTIONS ON ELECTRONICS　E80C　(7)　941-947　1997年7月

ISSN：0916-8524

eISSN：1745-1353
Design and evaluation of a 4-valued universal-literal CAM for cellular logic image processing 査読有り

T Hanyu, M Arakaki, M Kameyama

IEICE TRANSACTIONS ON ELECTRONICS　E80C　(7)　948-955　1997年7月

ISSN：0916-8524

eISSN：1745-1353
A transistor cell 4-valued universal-literal CAM for a cellular logic image processor 査読有り

T Hanyu, M Arakaki, M Kameyama

1997 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE - DIGEST OF TECHNICAL PAPERS　40　46-47　1997年

ISSN：0193-6530
One-transistor-cell 4-valued universal-literal CAM for cellular logic image processing 査読有り

T Hanyu, M Arakaki, M Kameyama

27TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC - 1997 PROCEEDINGS　27　175-180　1997年

ISSN：0195-623X
Design and evaluation of a multiple-valued arithmetic integrated circuit based on differential logic 査読有り

T Hanyu, A Mochizuki, M Kameyama

IEE PROCEEDINGS-CIRCUITS DEVICES AND SYSTEMS　143　(6)　331-336　1996年12月

DOI： 10.1049/ip-cds:19960710 　

ISSN：1350-2409
Design of a one-transistor-cell multiple-valued CAM 査読有り

T Hanyu, N Kanagawa, M Kameyama

IEEE JOURNAL OF SOLID-STATE CIRCUITS　31　(11)　1669-1674　1996年11月

ISSN：0018-9200
Design of a Rule-Based Highly-Safe Intelligent Vehicle Using a Confent-Addressable Memory 査読有り

T. Hanyu, S. Abe, M. Kameyama, T. Higuchi

Trans. of the Society of Instrument and Control Engineers　32　(1)　114-121　1996年
出版者・発行元：計測自動制御学会
DOI： 10.9746/sicetr1965.32.114 　

ISSN：0453-4654
Synthesis of Multiple-Valued Logic Metworks Based on Super Pass Gates 査読有り

X. Deng, T. Hanyu, M. Kameyama

Multiple-Valued Logic International Journal　1　(1)　161-183　1996年
One-transistor-cell multiple-valued CAM for a collision detection VLSI processor 査読有り

T Hanyu, N Kanagawa, M Kameyama

1996 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE, DIGEST OF TECHNICAL PAPERS　39　264-265　1996年

ISSN：0193-6530
A multiple-valued ferroelectric content-addressable memory 査読有り

A Sheikholeslami, PG Gulak, T Hanyu

1996 26TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　26　74-79　1996年

ISSN：0195-623X
Quaternary universal-literal CAM for cellular logic image processing 査読有り

T Hanyu, M Arakaki, M Kameyama

1996 26TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　26　224-229　1996年

ISSN：0195-623X
Non-Volatile One-Transistor-Cell CAM and its Applications 査読有り

T. Hanyu, N. Kanagawa, M. Kameyama

International Conference on Soft Computing　4　101-104　1996年
Low-power multiple-valued current-mode integrated circuit with current-source control and its application 査読有り

T Hanyu, S Kazama, M Kameyama

PROCEEDINGS OF THE ASP-DAC '97 - ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE 1997　413-418　1996年
A 200 MHz pipelined multiplier using 1.5 V-supply multiple-valued MOS current-mode circuits with dual-rail source-coupled logic 査読有り

T Hanyu, M Kameyama

IEEE JOURNAL OF SOLID-STATE CIRCUITS　30　(11)　1239-1245　1995年11月

DOI： 10.1109/4.475711 　

ISSN：0018-9200
MULTIPLE-VALUED LOGIC NETWORK USING QUANTUM-DEVICE-ORIENTED SUPERPASS GATES AND ITS MINIMIZATION 査読有り

DENG, X, T HANYU, M KAMEYAMA

IEE PROCEEDINGS-CIRCUITS DEVICES AND SYSTEMS　142　(5)　299-306　1995年10月

DOI： 10.1049/ip-cds:19952168 　

ISSN：1350-2409
QUANTUM-DEVICE-ORIENTED MULTIPLE-VALUED LOGIC SYSTEM BASED ON A SUPER PASS GATE 査読有り

XW DENG, T HANYU, M KAMEYAMA

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E78D　(8)　951-958　1995年8月

ISSN：0916-8532
FUNCTIONALLY SEPARATED, MULTIPLE-VALUED CONTENT-ADDRESSABLE MEMORY AND ITS APPLICATIONS 査読有り

T HANYU, S ARAGAKI, T HIGUCHI

IEE PROCEEDINGS-CIRCUITS DEVICES AND SYSTEMS　142　(3)　165-172　1995年6月

DOI： 10.1049/ip-cds:19951949 　

ISSN：1350-2409
ギガスケールシステムオンチップに向けての知能集積システムの展望招待有り査読有り

亀山充隆, 羽生貴弘

電子情報通信学会誌　78　(2)　187-194　1995年2月
Rule-Based Highly-Safe Intelligent Vehicle Using a New Content-Addressable Memory 査読有り

T. Hanyu, S. Abe, M. Kameyama, T. Higuchi

IEEE Proc. of the Intelligent Vehicles Symposium　467-472　1995年
A 1.5V-SUPPLY 200MHZ PIPELINED MULTIPLIER USING MULTIPLE-VALUED CURRENT-MODE MOS DIFFERENTIAL LOGIC CIRCUITS 査読有り

T HANYU, A MOCHIZUKI, M KAMEYAMA

1995 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE, DIGEST OF TECHNICAL PAPERS　38　314-315　1995年

ISSN：0193-6530
Multiple-valued arithmetic integrated circuits based on 1.5V-supply dual-rail source-coupled logic 査読有り

T Hanyu, A Mochizuki, M Kameyama

1995 25TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　25　64-69　1995年

ISSN：0195-623X
Quantum device model based super pass gate for multiple-valued digital systems 査読有り

XW Deng, T Hanyu, M Kameyama

1995 25TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　25　92-97　1995年

ISSN：0195-623X
On-chip hardware accelerator for model-based 3-D instrumentation using run-length matching 査読有り

M Kamoshida, T Hanyu, M Kameyama

PROCEEDINGS OF THE 1995 IEEE IECON - 21ST INTERNATIONAL CONFERENCE ON INDUSTRIAL ELECTRONICS, CONTROL, AND INSTRUMENTATION, VOLS 1 AND 2　21　1319-1323　1995年

ISSN：1553-572X
DESIGN AND EVALUATION OF A CURRENT-MODE MULTIPLE-VALUED PLA BASED ON A RESONANT-TUNNELING TRANSISTOR MODEL 査読有り

DENG, X, T HANYU, M KAMEYAMA

IEE PROCEEDINGS-CIRCUITS DEVICES AND SYSTEMS　141　(6)　445-450　1994年12月

DOI： 10.1049/ip-cds:19941389 　

ISSN：1350-2409
LOW-POWER 8-VALUED CELLULAR ARRAY VLSI FOR HIGH-SPEED IMAGE-PROCESSING 査読有り

T HANYU, M KUWAHARA, T HIGUCHI

IEICE TRANSACTIONS ON ELECTRONICS　E77C　(7)　1042-1048　1994年7月

ISSN：0916-8524

eISSN：1745-1353
MULTIPLE-VALUED CURRENT-MODE MOS INTEGRATED-CIRCUITS BASED ON DUAL-RAIL SOURCE-COUPLED LOGIC 査読有り

T HANYU, A MOCHIZUKI, M KAMEYAMA

TWENTY-FOURTH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS　24　19-26　1994年

ISSN：0195-623X
Rule-Based Highly-Safe Intelligent Vehicle Using a New Content-Addressable Memory 査読有り

M. Hariyama, T. Hanyu, M. Kameyama

IEEE Proc. of the Intelligent Vehicles Symposium　143-148　1994年
A HIGH-DENSITY MULTIPLE-VALUED CONTENT-ADDRESSABLE MEMORY-BASED ON ONE TRANSISTOR CELL 査読有り

S ARAGAKI, T HANYU, T HIGUCHI

IEICE TRANSACTIONS ON ELECTRONICS　E76C　(11)　1649-1656　1993年11月

ISSN：0916-8524

eISSN：1745-1353
MULTIPLE-VALUED PROGRAMMABLE LOGIC ARRAY BASED ON A RESONANT-TUNNELING DIODE MODEL 査読有り

T HANYU, Y YABE, M KAMEYAMA

IEICE TRANSACTIONS ON ELECTRONICS　E76C　(7)　1126-1132　1993年7月

ISSN：0916-8524

eISSN：1745-1353
3-D OBJECT RECOGNITION SYSTEM BASED ON 2-D CHAIN CODE MATCHING 査読有り

T HANYU, S CHOI, M KAMEYAMA, T HIGUCHI

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES　E76A　(6)　917-923　1993年6月

ISSN：0916-8508

eISSN：1745-1337
PROSPECTS OF MULTIPLE-VALUED VLSI PROCESSORS 査読有り

T HANYU, M KAMEYAMA, T HIGUCHI

IEICE TRANSACTIONS ON ELECTRONICS　E76C　(3)　383-392　1993年3月

ISSN：0916-8524

eISSN：1745-1353
RULE-PROGRAMMABLE MULTIPLE-VALUED MATCHING VLSI PROCESSOR FOR REAL-TIME RULE-BASED SYSTEMS 査読有り

T HANYU, K TAKEDA, T HIGUCHI

IEICE TRANSACTIONS ON ELECTRONICS　E76C　(3)　472-479　1993年3月

ISSN：0916-8524

eISSN：1745-1353
多進木網に基づく高速多値連想メモリ査読有り

羽生貴弘, 樋口龍雄

電子情報通信学会論文誌　J76-D-I　(2)　54-62　1993年
出版者・発行元：一般社団法人電子情報通信学会
ISSN：0915-1915

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連想メモリは,大規模データベースシステム等のハードウェアエンジンとして極めて有用であり,近年の超微細加工技術の急速な発展を背景に,いっそうの高性能化が望まれている.しかしながら,通常の連想メモリにおける各種検索演算は,アレー構造に起因した逐次的処理に基づいて行われているため,データ語長に依存して処理速度が劣化するという問題点があった.本論文では,多進木網に基づいて検索演算の超高速化を図ると共に,それを多値電流モード回路で直接実現することにより,高性能な連想メモリを構成する方法を提案する.多進木網に基づく検索演算とは,各けたごとに検索演算が行われた結果に対し,それぞれ2進数のべき乗で重み付けをして線形加算することにより,大小比較演算を並列処理する方法である.多値電流モード回路の積極的活用により,本検索演算アルゴリズムで重要となる線形加算が結線のみで行えるため,全体として高密度な回路構成が可能となる.実際,本提案の構成方法に基づく4値連想モメリは,同等機能のものを通常の2値CMOS演算回路で実現した場合と比較し,2値ハードウェアと同程度の高速性を有しながら,2値実現の1/4程度のハードウェア量と動的消費電力で実現できることを明らかにしている.
Beyond-Binary Circuits for Signal Processing 査読有り

T. Hanyu, M. Kameyama, T. Higuchi

IEEE International Solid-State Circuits Conference Digest of Technical Papers　36　134-135　1993年
A MULTIPLE-VALUED CONTENT-ADDRESSABLE MEMORY USING LOGIC-VALUE CONVERSION AND THRESHOLD FUNCTIONS 査読有り

S ARAGAKI, T HANYU, T HIGUCHI

TWENTY-THIRD INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC : PROCEEDINGS　23　170-175　1993年

ISSN：0195-623X
PROSPECTS OF MULTIPLE-VALUED ASSOCIATIVE VLSI PROCESSORS 査読有り

T HANYU, M KAMEYAMA

PROCEEDINGS OF THE 36TH MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOLS 1 AND 2　36　1484-1488　1993年
Design of a Low-Power Multiple-Valued Cellular Array Using Dynamic Circuits and Its Application to Image Processing 査読有り

T. Hanyu, M. Kuwahara, T. Higuchi

IEEE Int. Workshop on Intelligent Signal Processing and Communication Systems　309-314　1993年
DIGIT-PIPELINED ON-CHIP CLIQUE-FINDING VLSI PROCESSOR FOR REAL-TIME 3-D OBJECT RECOGNITION 査読有り

T HANYU, T KODAMA, T HIGUCHI

ELECTRONICS LETTERS　28　(8)　722-724　1992年4月

DOI： 10.1049/el:19920458 　

ISSN：0013-5194
DYNAMICALLY RULE-PROGRAMMABLE VLSI PROCESSOR FOR FULLY-PARALLEL INFERENCE 査読有り

T HANYU, K TAKEDA, T HIGUCHI

ELECTRONICS LETTERS　28　(7)　695-697　1992年3月

DOI： 10.1049/el:19920439 　

ISSN：0013-5194
DESIGN OF A MULTIPLE-VALUED RULE-PROGRAMMABLE MATCHING VLSI CHIP FOR REAL-TIME RULE-BASED SYSTEMS 査読有り

T HANYU, K TAKEDA, T HIGUCHI

PROCEEDINGS - THE TWENTY-SECOND INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC　22　274-281　1992年
VLSI-Oriented 3-D Object Recognition Algorithm Based on Chain Code Matching 査読有り

S. Choi, T. Hanyu, M. Kameyama, T.Higuchi

Joint Technical Conf. on Circuits/Systems, Computers and Communications　36-40　1992年
200-VERTEX ON-CHIP CLIQUE-FINDING VLSI PROCESSOR FOR REAL-TIME 3-D OBJECT RECOGNITION 査読有り

T HANYU, T KODAMA, T HIGUCHI

PROCEEDINGS OF THE 1992 INTERNATIONAL CONFERENCE ON INDUSTRIAL ELECTRONICS, CONTROL, INSTRUMENTATION, AND AUTOMATION, VOLS 1-3　3　1379-1384　1992年
A DESIGN OF A HIGH-DENSITY MULTILEVEL MATCHING ARRAY CHIP FOR ASSOCIATIVE PROCESSING 査読有り

T HANYU, H ISHII, T HIGUCHI

IEICE TRANSACTIONS ON COMMUNICATIONS ELECTRONICS INFORMATION AND SYSTEMS　74　(4)　918-928　1991年4月

ISSN：0917-1673
A MULTIPLE-VALUED LOGIC ARRAY VLSI BASED ON 2-TRANSISTOR DELTA-LITERAL CIRCUIT AND ITS APPLICATION TO REAL-TIME REASONING SYSTEMS 査読有り

T HANYU, Y KOJIMA, T HIGUCHI

PROCEEDINGS OF THE TWENTY-FIRST INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC　21　16-23　1991年
A FLOATING-GATE-MOS-BASED MULTIPLE-VALUED ASSOCIATIVE MEMORY 査読有り

T HANYU, T HIGUCHI

PROCEEDINGS OF THE TWENTY-FIRST INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC　21　24-31　1991年
DESIGN OF A HIGH-DENSITY MULTIPLE-VALUED CONTENT-ADDRESSABLE MEMORY BASED ON FLOATING-GATE MOS DEVICES 査読有り

T HANYU, T HIGUCHI

PROCEEDINGS OF THE TWENTIETH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC　20　18-23　1990年
HIGH-DENSITY QUATERNARY LOGIC ARRAY CHIP FOR KNOWLEDGE INFORMATION-PROCESSING SYSTEMS 査読有り

T HANYU, T HIGUCHI

IEEE JOURNAL OF SOLID-STATE CIRCUITS　24　(4)　916-921　1989年8月

DOI： 10.1109/4.34071 　

ISSN：0018-9200
多値連想メモリの構成査読有り

羽生貴弘, 樋口龍雄

電子情報通信学会論文誌　J71-D　(8)　1502-1510　1988年
出版者・発行元：電子情報通信学会
ISSN：0913-5731
Design of a Highly Parallel AI Processor Using New Multiple-Valued MOS Devices 査読有り

T. Hanyu, T. Higuchi

Proc. IEEE International Symposium on Multiple-Valued Logic　18　300-306　1988年
High-Density Quaternary Logic Array Chip for Knowledge Information Processing Systems 査読有り

T. Hanyu, T. Higuchi

IEEE Symposium VLSI Circuits Digest of Technical Papers　3　29-30　1988年
DESIGN AND IMPLEMENTATION OF QUATERNARY NMOS INTEGRATED-CIRCUITS FOR PIPELINED IMAGE-PROCESSING 査読有り

M KAMEYAMA, T HANYU, T HIGUCHI

IEEE JOURNAL OF SOLID-STATE CIRCUITS　22　(1)　20-27　1987年2月

DOI： 10.1109/JSSC.1987.1052666 　

ISSN：0018-9200
Design and implementation of an nmos image processor based on quaternary logic 査読有り

Takahiro Hanyu, Michitaka Kameyama, Tatsuo Higuchi

Systems and Computers in Japan　18　(3)　92-106　1987年

DOI： 10.1002/scj.4690180309 　

ISSN：1520-684X 0882-1666
高速パターンマッチング用4値ゲートアレーの構成査読有り

羽生貴弘, 亀山充隆, 樋口龍雄

電子情報通信学会論文誌　J70-D　(2)　493-496　1987年
出版者・発行元：電子情報通信学会
ISSN：0913-5731
Quaternary Gate Array for Pattern Matching and its Application to Knowledge Information Processing System 査読有り

T. Hanyu, M. Kameyama, T. Higuchi

Proc. IEEE International Symposium on Multiple-Valued Logic　17　181-187　1987年
4値論理に基づくNMOS画像処理プロセッサの構成と試作査読有り

羽生貴弘, 亀山充隆, 樋口龍雄

電子通信学会論文誌　J69-D　(5)　667-678　1986年
出版者・発行元：電子通信学会
ISSN：0374-468X
AN NMOS PIPELINED IMAGE-PROCESSOR USING QUATERNARY LOGIC 査読有り

M KAMEYAMA, T HANYU, M ESASHI, T HIGUCHI

ISSCC DIGEST OF TECHNICAL PAPERS　28　86-87　1985年

ISSN：0193-6530
Implementation of Quaternary NMOS Integrated Circuits for Pipelined Image Processing 査読有り

M. Kameyama, T. Hanyu, M. Esashi, T. Higuchi, T. Ito

Proc. IEEE International Symposium on Multiple-Valued Logic　15　226-232　1985年
4値TゲートNMOS集積回路査読有り

亀山充隆, 樋口龍雄, 江刺正喜, 羽生貴弘

電子通信学会論文誌　J67-D　(9)　1064-1065　1984年

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MISC 131

Nonvolatile field-programmable gate array using a standard-cell-based design flow

Daisuke Suzuki, Takahiro Hanyu

IEICE Transactions on Information and Systems　E104D　(8)　1111-1120　2021年
出版者・発行元： Institute of Electronics Information Communication Engineers
DOI： 10.1587/transinf.2020LOP0010 　

ISSN： 1745-1361 0916-8532
不揮発記憶機能が拓く新概念ロジックLSI設計技術とその将来展望

夏井雅典, 羽生貴弘

電子情報通信学会論文誌 C(Web)　J104-C　(6)　2021年

ISSN： 1881-0217
パワーゲーティング機能付き不揮発RISC-V CPUの基礎検討

坂本佳介, 夏井雅典, 羽生貴弘

電気関係学会東北支部連合大会講演論文集(CD-ROM)　2021　2021年
動作環境適応型パワーゲーティングスイッチ制御技術とその不揮発ロジックLSIへの応用

ZHONG Fangcen, ZHONG Fangcen, 夏井雅典, 羽生貴弘

電子情報通信学会技術研究報告(Web)　121　(277(VLD2021 17-48))　2021年

ISSN： 2432-6380
不揮発ロジックLSIのパワーゲーティングスイッチ制御技術に関する一検討

ZHONG Fangcen, 夏井雅典, 羽生貴弘

電子情報通信学会技術研究報告(Web)　120　(234(VLD2020 11-38))　2020年

ISSN： 2432-6380
非相補抵抗状態検出機能を有する高信頼MTJベース不揮発性フリップフロップの構成

山岸源征, 夏井雅典, 羽生貴弘

電気関係学会東北支部連合大会講演論文集(CD-ROM)　2019　2019年
省エネルギー二値化ニューラルネットワーク向けMTJベース積和演算回路の構成

千葉智貴, 夏井雅典, 羽生貴弘

電子情報通信学会技術研究報告　119　(284(ICD2019 28-43))　2019年

ISSN： 0913-5685
次世代IoT社会に向けた脳型LSI設計技術

夏井雅典, 羽生貴弘

電子情報通信学会大会講演論文集(CD-ROM)　2018　2018年

ISSN： 1349-144X
不揮発量子化ニューラルネットワーク構成に基づく小型・超低消費電力XNOR回路の構成

千葉智貴, 夏井雅典, 羽生貴弘

電気関係学会東北支部連合大会講演論文集(CD-ROM)　2018　2018年
時系列特徴を用いたチップ内データ転送エラー訂正手法とその可能性 (画像工学)

加藤健太郎, 夏井雅典, 羽生貴弘

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　117　(277)　33-38　2017年11月6日
出版者・発行元：電子情報通信学会
ISSN： 0913-5685
Special Section on Multiple-Valued Logic and VLSI Computing FOREWORD

Takahiro Hanyu

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS　E100D　(8)　1555-1555　2017年8月

ISSN： 1745-1361
Spintronics Materials and Devices for Working Memory Technology FOREWORD

Hideo Ohno, Masafumi Yamamoto, Tetsuo Endoh, Yasuo Ando, Takahiro Hanyu, Kohei M. Itoh, Masaaki Tanaka, Seiji Mitani, Hitoshi Wakabayashi

JAPANESE JOURNAL OF APPLIED PHYSICS　56　(8)　2017年8月

DOI： 10.7567/JJAP.56.080201 　

ISSN： 0021-4922

eISSN： 1347-4065
MTJ/MOSハイブリッド回路技術

羽生貴弘

応用物理学会誌　86　(8)　662-665　2017年8月
出版者・発行元：応用物理学会
ISSN： 0369-8009
ストカスティック演算に基づく省エネルギー脳型LSI設計技術

鬼沢直哉, 松宮一道, 羽生貴弘

IEICE Fundamental Review　11　(1)　28-39　2017年7月
出版者・発行元：電子情報通信学会
DOI： 10.1587/essfr.11.1_28 　
ストカスティック演算に基づく省エネルギー脳型LSI実現の展望

鬼沢直哉, 松宮一道, 羽生貴弘

回路とシステムワークショップ論文集 Workshop on Circuits and Systems　30　202-207　2017年5月11日
出版者・発行元： [電子情報通信学会]
ストカスティック演算に基づくFIRフィルタの振幅特性測定

鎌田裕成, 越田俊介, 鬼沢直哉, 阿部正英, 羽生貴弘, 川又政征

回路とシステムワークショップ論文集 Workshop on Circuits and Systems　30　38-40　2017年5月11日
出版者・発行元： [電子情報通信学会]
ストカスティック演算に基づくディジタルフィルタにおける周波数振幅特性の測定法に関する一検討 (制御研究会制御と信号処理の境界・融合領域,および制御・信号処理一般)

鎌田裕成, 越田俊介, 鬼沢直哉, 阿部正英, 羽生貴弘, 川又政征

電気学会研究会資料. CT　2017　(19)　1-6　2017年3月13日
出版者・発行元：電気学会
視覚的注意計算モデルのハードウェア実装に向けた基礎的考察

西野海斗, 鬼沢直哉, 松宮一道, 塩入論, 羽生貴弘

電気関係学会東北支部連合大会講演論文集(CD-ROM)　2017　2017年
不揮発マイコン向け高速・低電力アナログ・デジタル変換器の構成 : 参照電圧不要な高速・低電力逐次比較型AD変換器 (集積回路) -- (デザインガイア2016 : VLSI設計の新しい大地)

玉越晃, 夏井雅典, 羽生貴弘

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　116　(334)　51-56　2016年11月29日
出版者・発行元：電子情報通信学会
ISSN： 0913-5685
ストカスティック演算に基づくガンマトーンフィルタのハードウェア実現 (信号処理)

鬼沢直哉, 越田俊介, 坂本修一, 阿部正英, 川又政征, 羽生貴弘

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　116　(95)　29-34　2016年6月16日
出版者・発行元：電子情報通信学会
ISSN： 0913-5685
C-12-34 Self-Terminated機構に基づくMTJ書込み回路とその乱数生成器への応用(C-12.集積回路,一般セッション)

鈴木大輔, 羽生貴弘

電子情報通信学会総合大会講演論文集　2016　(2)　107-107　2016年3月1日
出版者・発行元：一般社団法人電子情報通信学会
D-6-4 C-RAMベースビット直並列構造VLSIプロセッサの構成(D-6.コンピュータシステムA(高性能ハードウェア),一般セッション)

夕部直人, 望月明, 羽生貴弘

電子情報通信学会総合大会講演論文集　2015　(1)　68-68　2015年2月24日
出版者・発行元：一般社団法人電子情報通信学会
D-10-5 非対称な遷移確率を有するソフトエラーの効率的な欠陥注入法(D-10.ディペンダブルコンピューティング,一般セッション)

根橋竜介, 崎村昇, 羽生貴弘, 杉林直彦

電子情報通信学会総合大会講演論文集　2015　(1)　156-156　2015年2月24日
出版者・発行元：一般社団法人電子情報通信学会
C-12-27 確率変動緩和機構に基づくMTJベース真性乱数生成器の構成(基盤技術,C-12.集積回路,一般セッション)

大澤悟史, 小西貴之, 鬼沢直哉, 羽生貴弘

電子情報通信学会総合大会講演論文集　2015　(2)　88-88　2015年2月24日
出版者・発行元：一般社団法人電子情報通信学会
C-12-15 ロジックインメモリベース不揮発FPGA用電源制御モジュールの設計(電源,C-12.集積回路,一般セッション)

鈴木大輔, 田畑佑樹, 羽生貴弘

電子情報通信学会総合大会講演論文集　2015　(2)　76-76　2015年2月24日
出版者・発行元：一般社団法人電子情報通信学会
招待講演待機電力重視アプリケーション向け90nm三端子MRAM混載不揮発マイクロコントローラ (集積回路)

崎村昇, 辻幸秀, 根橋竜介, 本庄弘明, 森岡あゆ香, 石原邦彦, 木下啓藏, 深見俊輔, 三浦貞彦, 笠井直記, 遠藤哲郎, 大野英男, 羽生貴弘, 杉林直彦

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　114　(175)　39-44　2014年8月4日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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本講演では,90nm混載MRAM技術を用いて設計された不揮発性マイクロコントローラの構成について述べる.本チップは,動作速度,動作電圧,信頼性に優れた特長を有する三端子磁気抵抗素子を用いて,メモリとロジックの両方が不揮発化されている.これにより,センサーノードで必要なスタンバイリーク・ゼロと瞬時システム復帰が可能な間欠動作が可能となる.また,MRAMを混載しても超低消費電力マイコン市場の主流である20MHzの動作周波数を達成できた.
ストカスティック演算に基づく高信頼論理集積回路の構成に関する一検討 (ディペンダブルコンピューティング)

片桐大作, 鬼沢直哉, 羽生貴弘

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　114　(22)　27-31　2014年4月25日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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本橋では、確率情報を用いるストカスティック演算に基づく高信頼論理集積回路の実現手法について述べる.ストカスティック演算はベルヌーイ列と呼ばれるビット列により表現された確率情報を用いて演算を行う.確率はビット列中の"1"の出現頻度で表現されるため,演算中にエラーが発生してビット反転が起こったとしてもビット列中の"1"の出現頻度にほとんど影馨しないため,ロバストな演算回路が実現可能である.画像処理の一種であるエッジ検出回路をVerilog-HDLにより実装し,従来の2値演算に基づくエッジ検出回路との比較評価を行う.
Sparse clustered networksに基づく低電力IP lookup処理用LSI実現に関する研究 (回路とシステム)

鬼沢直哉, Gross Warren, 羽生貴弘

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　113　(463)　193-198　2014年3月6日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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本稿では,Sparse clustered networks (SCN)と呼ばれる連想メモリを活用したIP lookup用検索アルゴリズムとそのハードウェア実装について述べる.提案SCNではIPアドレスとその出力ポート情報自身を記憶するのではなく,その関連情報(リンク)のみを記憶させることで,アドレス情報をそのまま記憶するTernary Content-Addressable Memory (TCAM)実現と比較して、大幅にメモリ量を削減可能になる.さらに,リンク情報をSRAMから読み出すことで検索が実現可能なことから,総当り検索を行うTCAMと比較して大幅な消費電力削減が可能になる.TSMC 65nm CMOSによりハードウェア実装を行い,その低消費電力性をSPICEシミュレーションにより確認を行う.
AT-1-3 MTJ素子を用いた不揮発ロジックインメモリLSIの展望(AT-1.超低消費電力システムを実現する不揮発メモリの基本と動向,チュートリアルセッション,ソサイエティ企画)

羽生貴弘, 松永翔雲, 鈴木大輔, 望月明, 夏井雅典

電子情報通信学会総合大会講演論文集　2014　"SS-16"　2014年3月4日
出版者・発行元：一般社団法人電子情報通信学会
C-12-48 ばらつき耐性を有するコンパクト・低電力不揮発TCAMの構成(メモリ・素子特性,C-12.集積回路,一般セッション)

松永翔雲, 望月明, 羽生貴弘

電子情報通信学会総合大会講演論文集　2014　(2)　112-112　2014年3月4日
出版者・発行元：一般社団法人電子情報通信学会
符号化技術に基づく不揮発LSIの低電力化に関する検討

阿久津赳明, 夏井雅典, 羽生貴弘

電気関係学会東北支部連合大会講演論文集(CD-ROM)　2014　2014年
MTJ素子を用いた不揮発FPGAの電力効率最適化手法 (集積回路デザインガイア2013 : VLSI設計の新しい大地)

鈴木大輔, 夏井雅典, 望月明, 羽生貴弘

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　113　(323)　49-53　2013年11月27日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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本稿では,MTJ(Magnetic Tunnel Junction)素子を用いた不揮発FPGAの電力効率を最適化する手法について検討する.具体的には,電源をオフにしても回路情報を保持するという不揮発FPGAの特徴を活用したパワーゲーティングの待機電力削減効果と,MTJ素子への書込み/読出しに伴う消費電力とのトレードオフとの関係について議論し最適化を行う.具体例として,加算器とレジスタで構成される演算回路において消費電力が62%削減できることを示す.
依頼講演 32ビット細粒度パワーゲーティングを使った不揮発性混載用1Mb 4T2MTJ STT-RAM : 1.0ns/200psのWake-up/Power-off時間を達成 (集積回路)

遠藤哲郎, 大澤隆, 小池洋紀, 三浦貞彦, 本庄弘明, 徳留圭一, 池田正二, 羽生貴弘, 大野英男

電子情報通信学会技術研究報告 : 信学技報　113　(1)　27-32　2013年4月11日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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不揮発性でありながら書き込み耐性の良いスピン注入型の磁気トンネル接合素子(STT-MTJ)を用いた4T2MTJのメモリセルによる1Mbの高速な混載用メモリを設計・試作した。スタンドバイ電流をなくし、動作電流を極力下げ、かつ高速なアクセス時間とサイクル時間を達成するために32bからなる細粒度パワーゲーティングを適用した。このセルは4個のNFETでその大きささが決まるために、従来のSRAMよりもセルサイズが小さくなるポテンシャルを持ち、実際スケーリングに基づきSTTMTJのスイッチング電流が小さくなることによって、NFETのチャンネル幅をスケーリングできるために25nm-45nm世代以降においてSRAMよりも小さいマクロを実現できる可能性を示した。
シリコン不揮発性メモリ技術の限界を突破するスピントルク注入型磁気メモリの最新動向

遠藤哲郎, 大澤隆, 小池洋紀, 羽生貴弘, 笠井直記, 大野英男

電子情報通信学会誌　95　(平成24年11月号)　986-991　2012年11月1日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5693

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近年,電子機器の消費電力の増大から,不揮発性で高速動作可能なワーキングメモリが渇望されている.本稿では,磁気トンネル接合素子(MTJ:Magnetic Tunnel Junction)を用いたスピントルク注入(STT:Spin-Torque Transfer)方式に基づく磁気メモリの技術動向を論ずる.まず,高密度性に優れる1MTJ+1Tr型,及び高速性に優れる2MTJ+4Tr型の各STT磁気メモリについて述べ,続いてCMOSと不揮発性を融合させた論理回路の基本メモリとなるMTJ不揮発性ラッチ回路について述べる.最後に,電子機器の高速動作/低消費電力化に対する磁気メモリ技術のインパクトを論ずる.
STT-MRAM for future high performance Nonvolatile memory

遠藤哲郎, 大澤隆, 小池洋紀, 羽生貴弘, 笠井直記, 大野英男

電子情報通信学会誌　(平成24年11月号)　2012年11月1日
MTJベース完全並列形不揮発TCAMの設計

松永翔雲, 羽生貴弘

電子情報通信学会技術研究報告. ICD, 集積回路　112　(15)　43-48　2012年4月16日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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高速な並列パターンマッチング処理を実現する専用ハードウェアであるTemary Content-Addressable Memory(TCAM)では,その大容量化と低エネルギー化が要求されている.本稿では,MOSトランジスタとMagnetic Tunnel Junction(MTJ)素子を用いて不揮発記憶機能と演算機能がコンパクトに一体化された6T-2MTJ構造の完全並列形不揮発TCAMセル回路,ならびにセンスアンプを内部に組み込んだ高速動作可能9T-2MTJ構造の完全並列形不揮発TCAMセル回路を提案する。これらのセル回路とマッチライン分割に基づく動的消費電力の削減手法により,検索動作時の消費エネルギーを大幅に低減できることを示す。さらに,これらのセル回路は不揮発記憶機能を有しているため、待機時の静的消費エネルギーを完全にカットできる。
C-12-7 不揮発論理ゲートに基づく細粒度パイプライン回路の構成(C-12.集積回路,一般セッション)

松永翔雲, 羽生貴弘

電子情報通信学会総合大会講演論文集　2012　(2)　79-79　2012年3月6日
出版者・発行元：一般社団法人電子情報通信学会
MTJ素子を用いた高密度・低電力不揮発Logic Elementの構成 (集積回路・集積回路とアーキテクチャの協創 : ノーマリオフコンピューティングによる低消費電力化への挑戦)

鈴木大輔, 羽生貴弘

電子情報通信学会技術研究報告 : 信学技報　111　(388)　15-19　2012年1月19日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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不揮発性デバイスの一つであるMagnetic Tunnel Junction(MTJ)素子を活用した不揮発4入力Logic Element(LE)を提案する.MTJ素子が電流によって書換え可能な可変抵抗素子であることに着目しMOSトランジスタと組み合わせることで,LEの構成要素であるLookup Table回路ならびにFlip-Flopそれぞれの機能をコンパクトに集約することが可能となる.具体的な設計例として90nm CMOSテクノロジを用いて設計・評価を行う.結果として提案回路では,従来の不揮発SRAMベース構成と比較してトランジスタ数を55%に削減,かつ遅延時間83%,動的電力64%にそれぞれ削減し,かつ回路情報不揮発化により待機電力ゼロならびにインスタントオン動作が可能となることを示す.
MTJ素子を用いた高密度・低電力不揮発Logic Elementの構成

鈴木大輔, 羽生貴弘

研究報告計算機アーキテクチャ（ARC）　2012　(3)　1-5　2012年1月12日

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不揮発性デバイスの一つである Magnetic Tunnel Junction （MTJ) 素子を活用した不揮発 4 入力 Logic Element(LE) を提案する．MTJ 素子が電流によって書換え可能な可変抵抗素子であることに着目し MOS トランジスタと組み合わせることで，LE の構成要素である Lookup Table 回路ならびに Flip-Flop それぞれの機能をコンパクトに集約することが可能となる．具体的な設計例として 90nｍ CMOS テクノロジを用いて設計・評価を行う．結果として提案回路では，従来の不揮発 SRAM ベース構成と比較してトランジスタ数を 55% に削減,かつ遅延時間 83%，動的電力 64% にそれぞれ削減し，かつ回路情報不揮発化により待機電力ゼロならびにインスタントオン動作が可能となることを示す．A compact nonvolatile logic element (NVLE) using a magnetic-tunnel-junction (MTJ) and MOS-hybrid structure is proposed for a compact, low-power field-programmable gate array. The combination of an MTJ/MOS-hybrid structure and dynamic current-mode logic (DyCML) makes it possible to realize both logic function and storage function with a compact hardware. Moreover, the DyCML-based circuitry also makes it possible to perform a high-speed switching operation with low active-power dissipation. In fact, the proposed 4-input NVLE reduces transistor counts to 55% with the switching delay and he active power reduction to 83% and 64% respectively, compared to those of a conventional MTJ-based nonvolatile-SRAM-based implementation with a standby-power elimination capability during an idle phase.
スピンを用いた不揮発ロジックの展望

羽生貴弘, 夏井雅典

技術総合誌 OHM　99　(1)　28-30　2012年1月
出版者・発行元：オーム社
ISSN： 0386-5576
制御回路共有化に基づく非同期細粒度パワーゲーティング手法とその応用 (VLSI設計技術)

河野宇朗, 鬼沢直哉, 松本敦, 羽生貴弘

電子情報通信学会技術研究報告 : 信学技報　111　(324)　215-220　2011年11月28日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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本稿では,近年増加しているリーク電流による消費電力(リーク電力)を削減する手法として用いられるパワーゲーティングにおいて,細粒度のパワーゲーティング制御を行うことでより細かく待機時の回路のリーク電力を削減する手法を提案する.細粒度パワーゲーティングにおいては,制御が複雑になるため,制御回路の電力オーバーヘッドが問題となる.提案手法では,ローカルな制御信号を用いた非同期パイプライン回路における非同期制御回路とパワーゲーティング制御回路を共有化することにより,追加の回路を抑えたパワーゲーティングを実現する.また,パイプライン構造を有するオンチップルータに提案の細粒度パワーゲーティング手法を応用し,リーク電力の削減効果を示す.
制御回路共有化に基づく非同期細粒度パワーゲーティング手法とその応用 (ディペンダブルコンピューティング)

河野宇朗, 鬼沢直哉, 松本敦, 羽生貴弘

電子情報通信学会技術研究報告 : 信学技報　111　(325)　215-220　2011年11月28日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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本稿では,近年増加しているリーク電流による消費電力(リーク電力)を削減する手法として用いられるパワーゲーティングにおいて,細粒度のパワーゲーティング制御を行うことでより細かく待機時の回路のリーク電力を削減する手法を提案する.細粒度パワーゲーティングにおいては,制御が複雑になるため,制御回路の電力オーバーヘッドが問題となる.提案手法では,ローカルな制御信号を用いた非同期パイプライン回路における非同期制御回路とパワーゲーティング制御回路を共有化することにより,追加の回路を抑えたパワーゲーティングを実現する.また,パイプライン構造を有するオンチップルータに提案の細粒度パワーゲーティング手法を応用し,リーク電力の削減効果を示す.
故障検出機能を有する2色符号とその非同期双方向リンクへの応用 (ディペンダブルコンピューティング)

松本敦, 鬼沢直哉, 羽生貴弘

電子情報通信学会技術研究報告 : 信学技報　111　(325)　37-42　2011年11月28日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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本稿では,配線故障の検出が可能な多値2線2色符号の構成について提案し,それを用いた非同期双方向リンクの構成について示す.多値符号を用いた転送では,双方から送られる電流信号の合計値を用いて符号を検出している.そのため,相補性を導入したデータ表現を用いることにより,配線故障の際にデータ転送を停止させ,結果として配線故障を検出することが可能になる.提案する2線2色符号の故障時における停止性に関して証明する.また,提案する符号構成を用いた簡単な例として,提案符号を用いた非同期双方向リンクの実現について示す.
制御回路共有化に基づく非同期細粒度パワーゲーティング手法とその応用

河野宇朗, 鬼沢直哉, 松本敦, 羽生貴弘

研究報告システムLSI設計技術（SLDM）　2011　(38)　1-6　2011年11月21日

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本稿では，近年増加しているリーク電流による消費電力 (リーク電力) を削減する手法として用いられるパワーゲーティングにおいて，細粒度のパワーゲーティング制御を行うことでより細かく待機時の回路のリーク電力を削減する手法を提案する．細粒度パワーゲーティングにおいては，制御が複雑になるため，制御回路の電力オーバーヘッドが問題となる．提案手法では，ローカルな制御信号を用いた非同期パイプライン回路における非同期制御回路とパワーゲーティング制御回路を共有化することにより，追加の回路を抑えたパワーゲーティングを実現する．また，パイプライン構造を有するオンチップルータに提案の細粒度パワーゲーティング手法を応用し，リーク電力の削減効果を示す．In this paper, a new fine-grained power-gating technique is proposed. Fine-grained power-gating technique has the potential to much leakage power dissipation of idle circuit blocks. A fine-grained power-gating controller tends to be large because of complexity of power-gating control. Since asynchronous signals generated by asynchronous controllers are local control signals, these signals indicate conditions of circuit blocks. Therefore, a fine-grained power-gating technique with a small power-gating controller is realized by sharing the asynchronous controller in asynchronous pipelined system. The proposed power-gating technique is applied to a Network-on-Chip (NoC) router. As a result, leakage power reduction of the NoC router is realized.
MTJ素子を用いた完全並列形高密度不揮発TCAMの構成 (シリコン材料・デバイス)

勝俣翠, 松永翔雲, 羽生貴弘

電子情報通信学会技術研究報告 : 信学技報　111　(281)　63-68　2011年11月10日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685
MTJ素子に基づく不揮発性ロジックインメモリVLSIアーキテクチャの展望

羽生貴弘

まぐね/Magnetics Jpn.　6　(1)　23-28　2011年1月
C-12-10 非同期式チップ間リンク速度の定量的評価手法(センサ・有線通信,C-12.集積回路,一般セッション)

鬼沢直哉, 羽生貴弘

電子情報通信学会ソサイエティ大会講演論文集　2010　(2)　71-71　2010年8月31日
出版者・発行元：一般社団法人電子情報通信学会
C-007 多値1色符号に基づく非同期通信方式とそのネットワークオンチップへの応用(C分野:ハードウェア・アーキテクチャ,一般論文)

松本敦, 鬼沢直哉, 羽生貴弘

情報科学技術フォーラム講演論文集　9　(1)　385-386　2010年8月20日
出版者・発行元： FIT(電子情報通信学会・情報処理学会)運営委員会
リンク故障リカバリ機能を有する多値非同期転送方式

松本敦, 鬼沢直哉, 羽生貴弘

電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング : IEICE technical report　110　(168)　7-11　2010年7月28日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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本稿では,通信リンク上の配線故障に対する耐性を有する非同期データ転送方式を提案する.本方式では,1本の配線が故障した際,残りの正常な配線を用い,かつ多値符号によるデータ表現を活用することで,故障発生前と同一の情報量でデータを転送する.すなわち,配線故障前後におけるチャネル単位あたりのデータ転送能力を維持することができる.また,3線データ転送例を通じた本方式の詳細な動作メカニズムと,電流モード多値回路によるハードウェア実現法を述べ,提案手法の有用性を明らかにする.
依頼講演 Fabrication of a nonvolatile lookup-table circuit chip using magneto/semiconductor-hybrid structure for an immediate-power-up field programmable gate array (集積回路)

鈴木大輔, 夏井雅典, 池田正二, 長谷川晴弘, 三浦勝哉, 早川純, 遠藤哲郎, 大野英男, 羽生貴弘

電子情報通信学会技術研究報告. ICD, 集積回路　110　(9)　47-52　2010年4月15日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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本稿では,磁気トンネル接合素子(MTJ:Magnetic Tunnel Junction)素子特性を活用することで, FPGA (Field-Programmable Gate Array)におけるLUT (lookup table)演算機能と不揮発性記憶機能を一体化させた回路を提案する.提案回路は電流モード論理に基づき構成され, MTJ素子の記憶に応じた電流値の変化を直接論理値として扱うことが可能である.したがって,演算結果のみを増幅して出力すればよく,結果としてコンパクトな回路を実現可能である.実際,提案方式により設計された2入力LUT試作チップでは従来CMOS方式と比較して2/3の素子数削減を達成している.
リアクティブ遅延モデルに基づく高精度非同期ネットワークオンチップシミュレーション手法

船崎智義, 鬼沢直哉, 松本敦, 羽生貴弘

電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング : IEICE technical report　110　(3)　9-14　2010年4月6日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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同期式Network-on-Chip(NoC)の高精度シミュレーション手法としては,サイクルベースでの評価が一般的に用いられている.しかしながら,非同期式通信を用いたNoCでは,その動作がクロック制御によらないため,サイクルベースシミュレーションを用いて正しく評価をすることが難しい.そこで,本稿では,非同期式回路をリアクティブ遅延モジュールを用いてモデル化する.提案する遅延モジュールでは,遅延モジュールの入力信号によって,与えられる遅延時間が変化するため,非同期式回路のハンドシェイク動作と各素子ごとの異なる遅延時間を反映することが可能である.結果として,高精度な非同期NoCの性能評価を,サイクルベースシミュレーションと同程度の時間で実現できることを示す.
A-1-44 Stochastic演算に基づく完全並列型LDPCデコーダの構成(A-1.回路とシステム,一般セッション)

鬼沢直哉, 羽生貴弘

電子情報通信学会総合大会講演論文集　2010　44-44　2010年3月2日
出版者・発行元：一般社団法人電子情報通信学会
C-12-70 不揮発性ルックアップテーブル回路とその高機能化(C-12.集積回路,一般セッション)

鈴木大輔, 羽生貴弘

電子情報通信学会総合大会講演論文集　2010　(2)　147-147　2010年3月2日
出版者・発行元：一般社団法人電子情報通信学会
C-12-37 MTJ素子を用いた高密度不揮発性2値CAMの構成(C-12.集積回路,一般セッション)

松永翔雲, 羽生貴弘

電子情報通信学会総合大会講演論文集　2010　(2)　114-114　2010年3月2日
出版者・発行元：一般社団法人電子情報通信学会
MTJ素子を用いた不揮発性論理回路とその応用

羽生貴弘, 松永翔雲, 夏井雅典

応用物理学関係連合講演会講演予稿集(CD-ROM)　57th　2010年
完全並列形不揮発TCAM向けワード回路の構成

勝俣翠, 松永翔雲, 松永翔雲, 夏井雅典, 夏井雅典, 羽生貴弘, 羽生貴弘

電気関係学会東北支部連合大会講演論文集　2010　2010年
C-036 非同期式ネットワークオンチップの回路レベル検証技術の構築(ハードウェア・アーキテクチャ,一般論文)

松本敦, 船崎智義, 鬼沢直哉, 羽生貴弘

情報科学技術フォーラム講演論文集　8　(1)　519-520　2009年8月20日
出版者・発行元： FIT(電子情報通信学会・情報処理学会)運営委員会
高信頼オンチップ非同期データ転送技術に関する一検討

鬼沢直哉, 松本敦, 羽生貴弘, 米田友洋

電子情報通信学会技術研究報告　DC-2009　(18)　1-6　2009年8月
Beyond CMOS におけるシリコンテクノロジーのインパクト

遠藤哲郎, 羽生貴弘

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス　109　(133)　73-78　2009年7月9日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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近年のCMOS技術の課題を受けて、More MooreやMore than Mooreといった技術トレンドに加えて、Beyond CMOS技術の探索も行われている。しかし、Beyond CMOS技術でも、やはり省電力や信頼性など多くの課題を抱えており、この課題を克服するためには、やはりシリコンテクノロジーの発展は不可欠である。この観点から、スピンデバイスとCMOSを融合させることで、超低消費ロジックを実現する不揮発性ロジック(スピンロジック)と、セルを3次元的に積層する事で大容量化と高信頼性を同時に実現できる3次元積層メモリセルの二つに焦点を当てて、Beyond CMOS技術におけるシリコンテクノロジーのインパクトを議論する。
二次元LUTを用いた電流モード多値回路向け高速・高精度動作検証手法の一考察

有光貴志, 夏井雅典, 羽生貴弘

電気関係学会東北支部連合大会講演論文集　2009　2009年
非同期式回路に基づく耐劣化故障性実現に関する考察

米田友洋, 松本敦, 今井雅, 羽生貴弘, 中村祐一

電子情報通信学会技術研究報告　DC-2008　(10)　55-60　2008年4月
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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半導体プロセス技術の進歩に伴い,大規模でディペンダブルなVLSIを実現する上で,今までにないようなタイプの故障が問題となりつつある.本稿は,使用中のストレスに起因するチップ内の局所的な性能劣化がハードウェア演算装置に与える影響について,データフローグラフレベルで解析し,非同期式回路による回路実現の優位性を示すとともに,非同期式回路と演算器再割り当てに基づいて耐劣化故障性を実現する一手法を提案する.
トンネル磁気抵抗デバイスによる論理集積回路-不揮発性が拓く次世代ロジックLSIパラダイム-

羽生貴弘

応用物理　76　(12)　1388-1393　2007年12月
出版者・発行元：応用物理学会
ISSN： 0369-8009
非同期式回路のFPGA実現とその評価

松本敦, 米田友洋, 羽生貴弘

電子情報通信学会技術研究報告　DC-2007　(10)　25-30　2007年8月
C-12-4 電波モード多値回路の信頼性評価(C-12.集積回路A(設計・テスト・実装技術),一般講演)

高橋知宏, 羽生貴弘

電子情報通信学会総合大会講演論文集　2007　(2)　83-83　2007年3月7日
出版者・発行元：一般社団法人電子情報通信学会
C-12-8 多値電流モード非同期データ転送方式に基づくLDPCデコーダLSIの実現(C-12.集積回路B(ディジタル),一般講演)

鬼沢直哉, 羽生貴弘

電子情報通信学会総合大会講演論文集　2007　(2)　87-87　2007年3月7日
出版者・発行元：一般社団法人電子情報通信学会
C-12-12 流体解析用格子ガスセルラアレーVLSIのFPGA実現(C-12.集積回路B(ディジタル),一般講演)

鈴木大輔, 羽生貴弘

電子情報通信学会総合大会講演論文集　2007　(2)　91-91　2007年3月7日
出版者・発行元：一般社団法人電子情報通信学会
Design of a Low-Power Quaternary Flip-Flop Based on Dynamic Differential Logic

MOCHIZUKI Akira, SHIRAHAMA Hirokatsu, HANYU Takahiro

IEICE transactions on electronics　89　(11)　1591-1597　2006年11月1日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0916-8524

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A new static storage component, a quaternary flip-flop which consists of two-bit storage elements and three four-level voltage comparators, is proposed for a high-performance multiple-valued VLSI-processor datapath. A key circuit, a differential-pair circuit (DPC), is used to realize a high-speed multi-level voltage comparator. Since PMOS cross-coupled transistors are utilized as not only active loads of the DPC-based comparator but also parts of each storage element, the critical delay path of the proposed flip-flop can be shortened. Moreover, a dynamic logic style is also used to cut steady current paths through current sources in DPCs, which results in great reduction of its power dissipation. It is evaluated with HSPICE simulation in 0.18μm CMOS that the power dissipations of the proposed quaternary flip-flop is reduced to 50 percent in comparison with that of a corresponding binary CMOS one.
Design and Evaluation of a NULL-Convention Circuit Based on Dual-Rail Current-Mode Differential Logic

ONIZAWA Naoya, HANYU Takahiro

IEICE transactions on electronics　89　(11)　1575-1580　2006年11月1日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0916-8524

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A NULL-convention circuit based on dual-rail current-mode differential logic is proposed for a high-performance asynchronous VLSI. Since input/output signals are mapped to dual-rail current signals, the NULL-convention circuit can be directly implemented based on the dual-rail differential logic, which results in the reduction of the device counts. As a typical example, a NULL-convention logic based full adder using the proposed circuit is implemented by a 0.18μm CMOS technology. Its delay, power dissipation and area are reduced to 61 percent, 60 percent and 62 percent, respectively, in comparison with those of a corresponding CMOS implementation.
Implementation of a High-Speed Asynchronous Data-Transfer Chip Based on Multiple-Valued Current-Signal Multiplexing

TAKAHASHI Tomohiro, HANYU Takahiro

IEICE transactions on electronics　89　(11)　1598-1604　2006年11月1日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0916-8524

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This paper presents an asynchronous multiple-valued current-mode data-transfer controller chip based on a 1-phase dual-rail encoding technique. The proposed encoding technique enables "one-way delay" asynchronous data transfer because request and acknowledge signals can be transmitted simultaneously and valid states are detected by calculating the sum of dual-rail codewords. Since a key component, a current-to-voltage conversion circuit in a valid-state detector, is tuned so as to obtain a sufficient voltage range to improve switching speed of a comparator, signal detection can be performed quickly in spite of using 6-level signals. It is evaluated using HSPICE simulation with a 0.18-μm CMOS that the throughput of the proposed circuit based on the 1-phase dual-rail scheme attains 435Mbps/wire which is 2.9 times faster than that of a CMOS circuit based on a conventional 4-phase dual-rail scheme. The test chip is fabricated, and the asynchronous data-transfer behavior of the proposed scheme is confirmed.
多値2線符号化に基づく高性能非同期データ転送VLSI

高橋知宏, 水澤一泰, 羽生貴弘

情報処理学会研究報告システムLSI設計技術（SLDM）　2006　(111)　141-146　2006年10月27日
出版者・発行元：一般社団法人情報処理学会
ISSN： 0919-6072

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モジュール間で双方向にデータ転送が可能な、１相２線符号化に基づく双方向非同期データ転送方式とその回路実現法を提案する。双方のデータと制御信号をすべて同一配線上で多重化することで、配線数を増加させることなく２線のみで双方向データ転送が可能となる。加算によって多重化された符号が減算を用いることで復元することができる性質に着眼し、同一の符号表現に複数の有効状態を割当てることで、データの有効状態数の増加にもかかわらず信号の多値レベルの増加は最小限に抑えられている。この結果、配線あたりのスループットを大幅に向上させることができ、ビットあたりの消費電力量も大きく削減することができることを明らかにする。A full-duplex asynchronous communication scheme based on one-phase dual-rail encoding is proposed for on-chip high-speed communication. Since control signals and data from mutual modules are multiplexed using a multi-level dual-rail codeword, full-duplex data transfer without clocks can be realized by using only two wires;one wire per bit. As compared to uni-directional scheme, the increased level of multiple-valued signal is slight because different valid states are assigned on a common codeword. As a result, it is evaluated by using a 0.18-μm CMOS technology that the throughput and energy dissipation of the proposed asynchronous scheme attains a value of 1.18 Gb/s/wire and 0.78 pJ/bit, respectively, at a wire length of 1 mm.
相補形強誘電体ロジックと超並列算術演算VLSIへの応用(回路技術, 信号処理, LSI, 及び一般)

松永翔雲, 羽生貴弘

電子情報通信学会技術研究報告. VLD, VLSI設計技術　105　(148)　61-65　2005年6月21日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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本稿では, クイック・オン可能な細粒度超並列構造を実現容易にする相補形強誘電体ロジックインメモリ回路を提案する.強誘電体キャパシタを活用して演算機能を実現することにより不揮発性記憶機能と演算機能をデバイスレベルでコンパクトに一体化できるため, 記憶回路のオーバヘッドなしで細粒度超並列構造をコンパクトに実現できる.また, 演算結果は自動的に強誘電体キャパシタ内に書込まれるため, 任意のタイミングで電源をオン・オフすることができ, クイック・オン可能なVLSIを容易に実現できる.本提案回路を用いた超並列算術演算VLSIの例として細粒度パイプライン加算器を取り上げ, 同等機能のCMOS実現と比較した場合について述べる.
TMRロジックに基づくビット並列大小比較CAMの構成と評価(回路技術, 信号処理, LSI, 及び一般)

庄子耕平, 羽生貴弘

電子情報通信学会技術研究報告. VLD, VLSI設計技術　105　(148)　55-59　2005年6月21日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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MRAMに用いられるトンネル磁気抵抗効果(TMR)素子が可変抵抗素子と見なせることに着目し, これをトランジスタと直並列接続することで, 記憶機能と論理機能をコンパクトに一体化させる新しい不揮発性ロジックインメモリ回路, すなわちTMRロジック回路が構成できることを示す.さらにTMRロジックの応用例として, データベースやルーターなど様々な分野で用いられている連想メモリ(CAM)を構成する.CAMは各記憶素子に論理演算回路が付加した構造であり, TMRロジックが有効に活用でき, 同等機能のCMOS実現と比較して高性能化・コンパクト化が達成できることを述べる.
C-12-11 多値差動ロジックに基づく高性能部分積生成回路の構成(C-12. 集積回路B(ディジタル), エレクトロニクス2)

望月明, 白濱弘勝, 羽生貴弘

電子情報通信学会総合大会講演論文集　2005　(2)　74-74　2005年3月7日
出版者・発行元：一般社団法人電子情報通信学会
Multiple-valued logic as a new computing paradigm - A brief survey of Higuchi's research on multiple-valued logic

M Kameyama, T Hanyu, T Aoki

JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING　11　(5-6)　407-436　2005年

ISSN： 1542-3980

eISSN： 1542-3999
Introduction: Special issue to recognize T. Higuchi's contributions to multiple-valued VLSI computing

M Kameyama, T Hanyu, T Aoki

JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING　11　(5-6)　I-II　2005年

ISSN： 1542-3980
差動対電流モード多値回路と高速・高信頼算術演算VLSIシステムへの応用

望月明, 北村健, 羽生貴弘

電子情報通信学会技術研究報告. ICD, 集積回路　104　(522)　31-36　2004年12月17日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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VLSIの超微細化技術の進展に伴い,低電源電圧動作や高クロック周波数時の電力低減が可能な回路技術の1つとして,著者らは,差動対回路を基本ブロックとした電流モード多値回路技術を提案し,その高速性,低消費電力性,コンパクト性を議論してきた.本稿では,高速性を維持したままクロストークノイズに対する耐性も有する新しい電流モード多値回路の構成法を提案する.2対の差動対比較回路を相補的に動作させることで,同相ノイズ入力に対し片方の比較回路しか誤動作しないことに着目し,それら比較回路の出力を線形加算することでノイズのレベルを低減できることとなる.さらに,シュミットトリガ回路のヒステリシス特性を活用し,しきい処理を行うことで同相ノイズの除去が可能となる.2進Signed-Digit数全加算器を試作したチップ評価を行った結果,提案回路技術に基づくノイズ除去が可能であることを示す.
Dynamically Function-Programmable Bus Architecture for High-Throughput Intra-Chip Data Transfer

MOCHIZUKI Akira, TAKEUCHI Takashi, HANYU Takahiro

IEICE transactions on electronics　87　(11)　1915-1922　2004年11月1日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0916-8524

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A new common-bus architecture with temporal and spatial parallel access capabilities under wire-resource constraint is proposed to transfer vast quantities of data between modules inside a VLSI chip. Since bus controllers are distributed into modules, the proposed bus architecture can directly transfer data from one module to another without any central bus control unit like a Direct Memory Access (DMA) controller, which enables to reduce communication steps for data transfer between modules. Moreover, when a start address and the number of block data in both source/destination modules are determined at the first step of a data-transfer scheme, no additional address setting for the data transfer is required in the rest of the scheme, which allows us to use all the wire resources as only the "data bus." Therefore, the bus function is dynamically programmed, which results in achieving high throughput of bus communication. For example, in case of a 64-line common bus, it is evaluated that the maximum data throughput in the proposed architecture with dynamic bus-function programming is four times higher than that in the conventional DMA bus architecture with fixed 32-bit-address/32-bit-data buses.
Differential Operation Oriented Multiple-Valued Encoding and Circuit Realization for Asynchronous Data Transfer

TAKAHASHI Tomohiro, ONIZAWA Naoya, HANYU Takahiro

IEICE transactions on electronics　87　(11)　1928-1934　2004年11月1日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0916-8524

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This paper presents an asynchronous data transfer scheme using 2-color 2-phase dual-rail encoding based on a differential operation and its circuit realization. The proposed encoding enables seamless asynchronous data transfer without inserting a spacer, because each logic value is represented by two kinds of codewords with dual-rail, called "color" data. Since the difference x-x' between components of a codeword (x, x') becomes constant in every valid state, the data-arrival state can be detected by calculating the difference x-x'. From the viewpoint of circuit implementation, during the state transition, since the dual-rail x and x' are defined so as to transit differentially, the compatibility with a comparator using a differential amplifier becomes high, which results in reduction of the cycle time. It is evaluated using HSPICE simulation with a 0.18μm CMOS technology that communication speed using the proposed dual-rail encoding becomes 1.4 times faster than that using conventional dual-rail encoding.
相補形TMR/トランジスタネットワークを活用した低消費電力ロジックインメモリVLSI

望月明, 木村啓明, 羽生貴弘

電子情報通信学会技術研究報告. ICD, 集積回路　104　(24)　37-42　2004年4月16日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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MRAMに用いられるトンネル磁気抵抗効果(TMR)素子が可変抵抗素子と見なせることに着目し,これをトランジスタと直並列接続することで,記憶機能と論理機能をコンパクトに一体化させる新しいロジック回路,すなわちロジックインメモリ回路が構成できることを示す.また,相補形ダイナミック論理を活用することで,微小な入力振幅時においても高速化かつ低電力化が達成できることを明らかにしする.さらに本回路構成に基づき細粒度パイプラインのSAD演算器を実現する場合,同等機能のCMOS実現と比較して高性能化が達成できることを述べる.
Low-Power Multiple-Valued Current-Mode Logic Using Substrate Bias Control

MOCHIZUKI Akira, HANYU Takahiro

IEICE transactions on electronics　87　(4)　582-588　2004年4月1日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0916-8524

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A new multiple-valued current-mode (MVCM) logic circuit using substrate bias control is proposed for low-power VLSI systems at higher clock frequency. Since a multi-level threshold value is represented as a threshold voltage of an MOS transistor, a voltage comparator is realized by a single MOS transistor. As a result, two basic components, a comparator and an output generator in the MVCM logic circuit can be merged into a single MOS differential-pair circuit where the threshold voltages of MOS transistors are controlled by substrate biasing. Moreover, the leakage current is also reduced using substrate bias control. As a typical example of an arithmetic circuit, a radix-2 signed-digit full adder using the proposed circuit is implemented in a 0.18-μm CMOS technology. Its dynamic and static power dissipations are reduced to about 79 percent and 14 percent, respectively, in comparison with those of the corresponding binary CMOS implementation at the supply voltage of 1.8 V and the clock frequency of 500MHz.
SC-11-11 基板バイアス制御に基づく低電力多値集積回路の構成(SC-11.新概念VLSI : 先進アーキテクチャ,新回路,デバイス技術)

望月明, 羽生貴弘

電子情報通信学会総合大会講演論文集　2004　(2)　"S-71"-"S-72"　2004年3月8日
出版者・発行元：一般社団法人電子情報通信学会
SC-11-13 TMR素子を用いた低電力ロジックインメモリ回路技術(SC-11.新概念VLSI : 先進アーキテクチャ,新回路,デバイス技術)

木村啓明, 伊吹満, 羽生貴弘

電子情報通信学会総合大会講演論文集　2004　(2)　"S-75"-"S-76"　2004年3月8日
出版者・発行元：一般社団法人電子情報通信学会
SC-11-12 電流モード制御信号多重化に基づく高速非同期データ転送LSIの試作(SC-11.新概念VLSI : 先進アーキテクチャ,新回路,デバイス技術)

高橋知宏, 羽生貴弘

電子情報通信学会総合大会講演論文集　2004　(2)　"S-73"-"S-74"　2004年3月8日
出版者・発行元：一般社団法人電子情報通信学会
自律分散制御に基づくチップ内高速データ転送方式

竹内崇, 望月明, 羽生貴弘

電子情報通信学会技術研究報告. ICD, 集積回路　103　(648)　33-37　2004年1月30日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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ディープサブミクロンVLSIでは,バスにおける消費電力の増大が顕著となるため,より効率的なデータ転送方式が重要となる.本稿では,アドレス,データ等用途ごとにバスを割り当てるのではなく,時分割にバス用途を特定することでバスの全ビット幅を用いてデータ転送を行い,バスの使用効率を向上させる方法を提案する.さらに,バスの制御を各モジュールに自律分散化することで1クロックでのモジュール間直接データ転送を実現している.その結果,バスの最大データ転送量は,従来のDMA方式と比較して約4倍向上できることを明らかにする.
不揮発性デバイスを用いたロジックインメモリVLSIの構成

木村啓明, 羽生貴弘, 亀山充隆

電子情報通信学会技術研究報告. ICD, 集積回路　103　(2)　23-27　2003年4月3日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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従来MRAMの不揮発性記憶素子として用いられている強磁性トンネル磁気抵抗効果(TMR)素子を活用し,ロジック回路内部に記憶機能を分散させ,メモリと演算器間のデータ転送ボトルネックを解消する不揮発性ロジックインメモリ回路の構成法を提案する.2個のTMR素子に相補データを記憶し,これらを直列に接続して相補的に動作させることにより,TMR素子を用いて演算機能と不揮発性記憶機能を同時に実現できる.これにより,ロジックインメモリVLSIの高性能化と小型化を達成できる.
強誘電体不揮発性ロジック素子

藤森敬和, 中村孝, 高須秀視, 木村啓明, 羽生貴弘, 亀山充隆

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス　102　(732)　25-30　2003年3月11日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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不揮発性ロジックという新しい概念を実現する素子の提案を行う。これは、「論理状態」や「回路構成」を不揮発に記憶することで、低電力を実現し、動的に回路再構成を変更することを可能にする技術である。回路を切り換えることでLSIのコストを改善することもできる。その基本素子である不揮発性ラッチの構造と性能の評価について報告する。また、強誘電体キャバシタ自身がもつ演算機能を活用し不揮発ラッチ等の記億部で演算も行う進歩的な素子を開発した。この素子の非破壊読み出し性能と、連想メモリに適用した際の低電力化の効果を確認した。
強誘電体ロジックインメモリアーキテクチャに基づくシステムLSIの展望

亀山充隆, 羽生貴弘, 木村啓明

電子情報通信学会技術研究報告. ICD, 集積回路　102　(525)　47-52　2002年12月12日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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ロジック内部に記憶を分散させることにより,データ転送ボトルネックを解消するロジックインメモリVLSIを強誘電体デバイスを用いて構成する技術を開拓した.超低電力動作,小型化などの特長が,細粒度超並列VLSIコンピューティングを可能にし,次世代システムLSIやフィールドプログラマブルVLSIの構成にきわめて有用となることを示す.
ソース結合形多値集積回路の高性能化と画像処理VLSIプロセッサへの応用

池司, 羽生貴弘, 亀山充隆

電子情報通信学会技術研究報告. DSP, ディジタル信号処理　102　(400)　45-50　2002年10月18日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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多値電流モード回路は、多ビット情報を多値電流信号として1線に重畳することにより、配線数およびクリティカルパスゲート段数を大幅に削減できる。しかしながら、本回路方式では基本ゲート1段あたりの遅延時間が大きいため、基本ゲートの高性能化を実現する回路技術が望まれていた。本稿では、差動対回路の高い電流駆動能力に着目し、スイッチングゲートを差動対回路のみで構成した高性能多値集積回路の提案を行う。また、本提案回路に基づく画像処理VLSIプロセッサの評価を通して、その有用性を明らかにする。
Implementation of a DRAM-Cell-Based Multiple-Valued Logic-in-Memory Circuit

KIMURA Hiromitsu, HANYU Takahiro, KAMEYAMA Michitaka

IEICE transactions on electronics　85　(10)　1814-1823　2002年10月1日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0916-8524

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This paper presents a multiple-valued logic-in-memory circuit with real-time programmability. The basic component, in which a dynamic storage function and a multiple-valued threshold function are merged, is implemented compactly by using charge storage and capacitive coupling with a DRAM-cell-based circuit structure under a 0.8-μm CMOS technology. The pass-transistor network using these basic components makes it possible to realize any multiple-valued-inputs binary-outputs logic circuits compactly. As a typical example, a fully parallel multiple-valued magnitude comparator is also implemented by using the proposed DRAM-cell-based pass-transistor network. Its execution time and power dissipation are reduced to about 11 percent and 29 percent, respectively, in comparison with those of a corresponding binary implementation. A prototype chip is also fabricated to confirm the basic operation of the proposed DRAM-cell-based logic-in-memory circuit.
強誘電体デバイスに基づくロジックインメモリVLSIの構成

木村啓明, 羽生貴弘, 亀山充隆, 藤森敬和, 中村孝, 高須秀視

電子情報通信学会技術研究報告. ICD, 集積回路　102　(3)　7-12　2002年4月5日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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本稿では,強誘電体デバイスを用いて記憶機能のみならず演算機能を実現し,演算機能と記憶機能をデバイスレベルで一体化することにより、高並列演算システムをコンパクトに実現するロジックインメモリVLSIの構成法を提案する.強誘電体キャパジタの両端電極に2つの2値入力電圧を印加し,その電位差を用いて残留分極状態を設定することにより,強誘電体キャパシタを用いて論理演算を実行できる.本提案回路を用いることにより記憶素子の面積オーバーヘッドを大幅に削減できるため,応用例としてゲートレベルパイプラインVLSIを構成した場合,同等機能の2値CMOS実現と比較して高性能化が達成できる.
C-12-21 適応的電源電圧制御に基づく低消費電力VLSIアーキテクチャ

山口通知, 羽生貴弘, 亀山充隆

電子情報通信学会総合大会講演論文集　2002　(2)　103-103　2002年3月7日
出版者・発行元：一般社団法人電子情報通信学会
ソース結合形論理に基づく多値ドミノ集積回路の構成

望月孝祥, 羽生貴弘, 亀山充隆

電子情報通信学会技術研究報告. ICD, 集積回路　101　(386)　61-66　2001年10月19日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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高速性・低電力性を同時に達成できる新しい回路技術の1つとして, ソース結合形論理に基づく多値ドミノ集積回路を提案する.本提案では差動対回路を基本ゲートとしたソース結合形論理を用いることにより, 低電圧振幅時においても高い電流駆動能力を発揮し, 高速動作が可能となる.また, 多値電流信号を用いることで線形加算が結線のみで実現できるため、回路の素子数やクリティカルパスが減少する.さらに, 電力消費をできるだけ抑えるために, 提案回路にPrecharge-Eva1uate論理を活用して, 電源からグランドヘの貫通電流が生じない構成にする.一応用例として, 提案方式を用いた2進SD数乗算器を構成し, 同等機能の2値CMOS実現と比べ同一消費電力で1.6倍の高速化が達成されることを明らかにする.
C-12-8 ゲートレベルパイプライン用ロジックインメモリVLSIの構成

木村哲明, 羽生貴弘, 亀山充隆

電子情報通信学会ソサイエティ大会講演論文集　2001　(2)　69-69　2001年8月29日
出版者・発行元：一般社団法人電子情報通信学会
C-12-9 ソース結合形回路を用いた多値ロジックインメモリVLSIの構成

古川剛志, 羽生貴弘, 亀山充隆

電子情報通信学会ソサイエティ大会講演論文集　2001　(2)　70-70　2001年8月29日
出版者・発行元：一般社団法人電子情報通信学会
C-12-15 高性能多値電流モード集積回路の設計

池司, 羽生貴弘, 亀山充隆

電子情報通信学会ソサイエティ大会講演論文集　2001　(2)　76-76　2001年8月29日
出版者・発行元：一般社団法人電子情報通信学会
C-12-20 ダイナミック記憶に基づく多値ロジックインメモリVLSI回路

木村啓明, 羽生貴弘, 亀山充隆, 小池泰勝

電子情報通信学会総合大会講演論文集　2001　(2)　115-115　2001年3月7日
出版者・発行元：一般社団法人電子情報通信学会
ソース結合形論理に基づく多値集積回路の構成

池司, 羽生貴弘, 亀山充隆

2001信学総大, Mar.　114-114　2001年
出版者・発行元：一般社団法人電子情報通信学会
Dynamic-Storage-Based Multiple-Valued Logic-in-Memory Circuit and Its Aplication

Hiromitsu Kimura, Takahiro Hanyu, Michitaka Kameyama

Proc. 2nd Korea-Japan Joint Symposium on Multiple-Valued Logic　147-151　2001年
局所演算性に基づく Dynamic-Storage 形 Logic-in-Memory VLSI の構成

木村啓明, 羽生貴弘, 亀山充隆

電子情報通信学会技術研究報告. VLD, VLSI設計技術　100　(473)　53-58　2000年11月23日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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配線ボトルネックによる性能劣化を軽減する回路構成の一手法として, 局所演算可能な順序回路向けのLogic-in-Memory VLSIの構成法を提案する.局所演算可能な状態割当を行うと共に, 演算機能と記憶機能を一体化したDynamic-Storage形基本演算回路を用いて回路構成を行うことにより, 論理ゲート-記憶素子間のデータ転送が局所化された順序回路をコンパクトに構成できることを示す.また, 本手法の-適用例として4進カウンタを取り上げ, 従来の構成法と比較して, 本提案の設計法が配線遅延, 面積, 配線部分による消費電力を軽減できることを定量的に評価した結果を述べる.
C-12-20 力レントミラーの高速化に基づく2線式多値電流モード集積回路の構成

池司, 羽生貴弘, 亀山充隆

電子情報通信学会ソサイエティ大会講演論文集　2000　(2)　100-100　2000年9月7日
出版者・発行元：一般社団法人電子情報通信学会
セルフチェッキング性を有する2線式電流モード多値集積回路と高性能算術演算VLSIへの応用 (特集新アーキテクチャLSI技術および一般)

池司, 羽生貴弘, 亀山充隆

電子情報通信学会技術研究報告　100　(30)　17-24　2000年4月28日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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コンパクトな回路構成で高性能化と高信頼化を同時に実現できる新しい2線式電流モード多値回路を提案する.2線式電流モード多値回路は, 高速動作のために電流のスイッチングに差動対回路を用い, 2線相補信号で駆動されている.一方, 高信頼性回路の1つであるセルフチェッキング回路は, 2線の論理動作に依存関係があってはならない.本論文では, まず, 物理的には2入力を有しながらも, 論理出力は1入力のみで決定される新しい差動対回路を提案する.この差動対回路を活用することにより, 回路全体を完全2重化することなくセルフチェッキング性と高速性が同時に満たされることを示す.また, 高い性能を有する2進SD数加算器(SDA)において, 提案方式に基づいてセルフチェッキング性を実現した回路構成について述べる.さらに, SDAを用いて乗算器を構成・評価し, 同一性能下で回路のコンパクト化と低消費電力化が共に達成できることを明らかにする.
2色2線式電流モード多値非同期VLSIシステムとその応用 (特集新アーキテクチャLSI技術および一般)

羽生貴弘, 亀山充隆

電子情報通信学会技術研究報告　100　(30)　9-15　2000年4月28日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685

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ディープサブミクロンVLSIにおいて、クロックスキューなど配線量の増大に起因する性能劣化を解決する一手法として、非同期データ通信方式が知られている。本稿ではまず、モジュール間で多値データ転送を休止相(スペーサ)のない2線ハンドシェイク通信方式で行える、新しい多値非同期通信方式を示す。すなわち、R値相補信号対を活用して、信号対の和が一定値であるときを「正しいデータ」であると定義することにより、クロックのないデータ転送制御を可能にしている。また、奇数相と偶数相でそれぞれ2種類の相補信号(2色相補信号)を設定することにより、休止相なしで常に有効データのみ転送できることとなる。また、提案する2色2線符号化に基づく多値ハンドシェイク通信用制御回路が、電流モード多値集積回路により容易に構成できることを明らかにする。さらに、提案の2線式符号表現に基づき、セルフチェッキングシステムへ応用できることについても述べる。
Self-Checking VLSI System Based on Dual-Rail Multiple-Valued Current-Mode Logic

T. Ike, T. Hanyu, M. Kameyama

Trans. IEICE C　J83-C　(4)　318-325　2000年
Asynchronous Current-Mode Multiple-Valued VLSI System Based on Two-Color Two-Rail Coding

T. Hanyu, M. Kameyama

Trans. IEICE C　J83-C　(6)　463-470　2000年
モジュール間転送時間を考慮したロジックインメモリVLSIシステムのハイレベルシンセシス

堀井崇史, 羽生貴弘, 亀山充隆

全国大会講演論文集　59　3-4　1999年9月28日
出版者・発行元：情報処理学会

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科研費報告書収録論文(課題番号:09558027・基盤研究(B)(2)・H9～H12/研究代表者:羽生, 貴弘/1トランジスタセル多値連想メモリの試作とその応用)
2色2線符号化に基づく非同期電流モード多値VLSIシステム

羽生貴弘, 亀山充隆

電子情報通信学会技術研究報告. ICD, 集積回路　99　(316)　41-47　1999年9月21日
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0913-5685
C-12-26 2色2線符号化に基づく多値非同期VLSIシステムの構成

羽生貴弘, 亀山充隆

電子情報通信学会総合大会講演論文集　1999　(2)　124-124　1999年3月8日
出版者・発行元：一般社団法人電子情報通信学会
A-3-5 処理要素間配線数の最小化に着目したロジックインメモリVLSIシステムの高位合成

堀井崇史, 羽生貴弘, 亀山充隆

電子情報通信学会総合大会講演論文集　1999　109-109　1999年3月8日
出版者・発行元：一般社団法人電子情報通信学会
A-3-4 2値論理合成CADを活用した多値VLSIシステムの自動設計

杉山智宏, 羽生貴弘, 亀山充隆

電子情報通信学会総合大会講演論文集　1999　108-108　1999年3月8日
出版者・発行元：一般社団法人電子情報通信学会
フローティングゲートMOSトランジスタを用いた多値ロジックインメモリVLSIの構成

羽生貴弘, 寺西要, 亀山充隆

電子情報通信学会技術研究報告. ICD, 集積回路　98　(66)　1-8　1998年5月22日
出版者・発行元：一般社団法人電子情報通信学会

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ロジックインメモリVLSIアーキテクチャは、記憶データを演算器に分散させてメモリと演算器間の大局的通信ボトルネックを低滅させる方法の1つとして有用でる。本稿では、フローティングゲートMOSトランジスタを活用して、多値パストランジスタネットワーク内に記憶データを内蔵させる新しいロジックインメモリVLSIシステムの構成を提案する。すなわち、フローティングゲートMOSトランジスタは、多値メモリ素子として用いられるのみならず、多値しきい演算機能とパススイッチ機能を有する多値演算素子としても活用できる。このため、このデバイスを用いてパストランジスタネットワークを構成する場合、多値記憶データを内臓させながら任意の多値入力2値出力論理回路がコンパクトに構成できることになる。実際、提案の多値パストランジスタネットワークの応用として、高並列大小比較演算回路を構成し、その有用性について評価している。この結果、32ビット大小演算回路を構成する場合、提案回路の演算速度は同等機能の2値CAMおよび従来の多値CAMと比較し、それぞれ26倍および6倍の高速化が達成できる。また、その動的消費電力についても、それぞれ21%および24%に減少できることを明らかにしている。
2線式電流モード多値集積回路を用いた非同期プロセッサの構成

羽生貴弘, 齋藤敬弘, 亀山充隆

電子情報通信学会技術研究報告. VLD, VLSI設計技術　97　(577)　1-8　1998年3月6日
出版者・発行元：一般社団法人電子情報通信学会

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サブミクロンVLSIにおいて、クロックスキューなど配線数の増大にに起因する性能劣化を解決する方法の1つとして非同期制御方式が知られている。本稿ではまず、モジュール間での多値データ転送を2線ハンドシェイク通信方式で行なうために、2線相補信号に基づく多値データ表現法を提案する。すなわち、R値相補信号対の和が常に一定値の(R-1)であることに着目し、データ通信前に2線相補信号対を共に最小値の0に設定しておけば、ディスティネーション側では2線相補信号対の和をモニタすることにより転送された多値データを検出できることになる。また、提案した多値ハンドシェイク通信用制御回路が電流モード多値集積回路により容易に構成できることを定量的に示すと共に、このハードウェアオーバーヘッドについて定量的に評価した結果について述べる。
Design and evaluation of a digit-parallel multiple-valued content-addressable memory

Takahiro Hanyu, Kaname Teranishi, Michitaka Kameyama

Systems and Computers in Japan　29　(11)　48-54　1998年
出版者・発行元： John Wiley and Sons Inc.
DOI： 10.1002/(sici)1520-684x(199810)29:11<48::aid-scj6>3.0.co;2-1 　

ISSN： 0882-1666
ディジットパラレル多値CAMの構成と評価

羽生貴弘, 寺西要, 亀山充隆

電子情報通信学会論文誌. D-1, 情報・システム 1-コンピュータ　J81-D-I　(2)　151-156　1998年
出版者・発行元：一般社団法人電子情報通信学会
ISSN： 0915-1915

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連想メモリ(CAM〕は, メモリと演算回路間の局所的並列通信が可能なことから種々の応用が期待されており, 高速アクセス可能で大容量のCAMの開発が望まれている.筆者らは, 4値1けたのデータに対する記憶と演算を実行するセルがフローティングゲートMOSトランジスタ1個のみで構成される, ディジットシリアル多値CAMを提案してきた.このCAMでは大容量化と共に, 1ワードの大小比較演算時にセルへのアクセス回数が同等機能のビットシリアル2値CAMと比較して半分に減少できるため, 高速化も達成されている.本論文では, 更なる高速化と大容量化を目指し, CAMワード回路へのアクセスが1回のみで1ワードnけたの大小比較演算が実行できるディジットパラレル多値CAMを提案する.本多値CAMでは, 各けたに対する比較回路の結果を入力としてnけた全体の大小比較演算を実行する多段論理回路が, パスゲート論理に基づき比較回路の直並列接続で構成される.これにより, CAMワード回路が(2n-1)個のフローティングゲートMOSトランジスタでコンパクトに実現できることになる.また, 0.8μm設計ルールに基づいて本提案のディジットパラレル多値CAMを構成した場合, 従来の2値CAMおよびディジットシリアル多値CAMと比較して, 高性能化できることをシミュレーションにより明らかにしている.
Optimal Design of a Current-Mode Deep-SubmicronMultiple-Valued Integrated Circuit and Its Application

T. Saito, T. Hanyu, M. Kameyama

Trans. IEICE D-I　J81-D-I　(2)　157-164　1998年
ワイヤード論理に基づくディジットパラレル多値連想メモリ

羽生貴弘, 寺西要, 亀山充隆

電子情報通信学会総合大会講演論文集　1997　(1)　324-325　1997年3月6日
出版者・発行元：一般社団法人電子情報通信学会

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連想メモリ (CAM) は、メモリと演算器間の局所的並列通信が可能なことから種々の応用が期待されているが、反面その大容量化に問題がある。筆者らは、1セルがフローティングゲートMOSトランジスタ1個で構成されるディジットシリアル多値連想メモリ (MVCAM) を考案し、同等機能の2値CAMと比較して高速性・高密度性の両面で優れていることを明らかにしてきた。本稿では、ディジットパラレル大小比較演算回路が多段論理回路による実現に適することを定式化から見い出すと共に、ワイヤードORを積極的に活用してこの多段論理回路をコンパクトに実現する方法を提案する。また、本提案のディジットパラレル多値CAMが、従来までのCAMと比較し面積速度積の点で優れていることを定量的に評価した結果を示す。
低消費電力電流モード多値集積回路の最適設計

羽生貴弘, 斎藤敬弘, 亀山充隆

電子情報通信学会総合大会講演論文集　1997　(2)　158-158　1997年3月6日
出版者・発行元：一般社団法人電子情報通信学会

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ソース結合形電流モード多値集積回路は, 遅延時間を決定する電圧振幅値をCMOSに比べ半分に減少できるため, 低電圧時に高速動作可能な演算回路を構成できる。本稿では, 電流モード多値集積回路の特性を定式化して, 遅延時間が電源電圧によって, 動的消費電力が単位電流値によって決定されることを見い出すとともに, この性質に基づき遅延時間・チップ面積・消費電力を最小化する最適な電源電圧と単位電流値の設計法について述べる。
画像処理用1トランジスタセル4値ユニバーサルリテラル連想メモリ

羽生貴弘, 新垣学, 亀山充隆

電子情報通信学会ソサイエティ大会講演論文集　1996　(2)　198-198　1996年9月18日
出版者・発行元：一般社団法人電子情報通信学会

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論理フィルタリングは画像認識の前処理として利用されているが、テンプレート数の増大に伴い膨大なパターンマッチング演算が必要となるという問題があった。筆者らは高並列パターンマッチング演算機能を有する連想メモリ(CAM)の実現を目的として、CAMセルをユニバーサルリテラル(UL)回路で構成してきた。この結果、多値論理関数の簡単化に基づき圧縮されたテンプレートとのパターンマッチング演算が可能となる新しい高性能多値連想メモリを提案してきた。本稿では、ULが論理値の選択演算であることに着目し、各セルへの入力論理値を並び替えれば、セルでは単純なしきい演算のみで任意の論理値が選択できる原理を示す。さらに、しきい値電圧のプログラムが可能なフローティングゲートMOSトランジスタを活用してセル回路をトランジスタ1個のみで構成できる新しい画像処理用多値CAMの構成を提案する。
電流源制御方式に基づく低電力高性能VLSIシステム

風間哲, 羽生貴弘, 亀山充隆

電子情報通信学会技術研究報告. ED, 電子デバイス　96　(107)　49-56　1996年6月20日
出版者・発行元：一般社団法人電子情報通信学会

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近年、集積回路の高性能化はもとより、低電圧化が強く要求されている。筆者らは低電圧時に高速動作を可能にする、ソース結合形回路に基づく電流モード多値集積回路を提案してきた。本稿では、ソース結合形回路において、その電流源であるトランジスタをオフにすることにより、クリティカルパスに回路を付加することなく、さらに低電力化を実現する回路方式を提案する。すなわち、ソース結合形電流モード多値集積回路において、データが到来している回路の電流源をオンにすることで、最小の電力消費で高速な動作を実現する。その結果、54×54ビット乗算器において、従来の構成と比較して、その高速性を損なうことなく、消費電力を約5分の1に減少させることが可能となる。また、シミュレーションにより消費電力を正規化した条件下で動作周波数を評価したところ、2値CMOS回路による構成と比較して、電源電圧1.5V時に約1.3倍の高速化が達成できることを明らかにしている。
1トランジスタセルに基づく多値連想メモリの構成とその応用

羽生貴弘, 金川直紀, 亀山充隆

電子情報通信学会技術研究報告. ICD, 集積回路　96　(65)　31-38　1996年5月24日
出版者・発行元：一般社団法人電子情報通信学会

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連想メモリ(CAM)は、メモリと演算回路間の局所的並列通信が可能なことから種々の応用が期待されるが、反面その大容量化に問題があった。本稿では、1セルをフローティングゲートMOSトランジスタ1個で構成できる高密度多値連想メモリを提案する。ビットシリアル方式に基づき記憶ワードとの一致検出ならびに大小比較演算を行なう際、2本のマッチラインを用いて隣接したセルで同時に多値しきい演算を実行させる。これにより、各セル2回のアクセスにもかかわらず、n桁のワードに対して(n+1)ステップで大小比較演算を完了できる。また、多値符号化手法とフローテイングゲートMOSトランジスタの活用により、1ワード内のセル数を減少できると共に1セルをトランジスタ1個で構成可能となるため、マッチラインの長さを大幅に削減できる。この結果、同等機能の2値CAMと比較してセル面積を約14%に、処理時間を5.4倍高速化できることを明らかにしている。さらに、提案の多値CAMを知能自動車用衝突チェックVLSIプロセッサヘ応用し、その有用性を定量的に評価する。
マルチエミッタ形量子効果トランジスタに基づくEquivalence論理回路網の構成

服部武直, 羽生貴弘, 亀山充隆

電子情報通信学会総合大会講演論文集　1996　(2)　163-163　1996年3月11日
出版者・発行元：一般社団法人電子情報通信学会

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高度な論理機能を有する量子効果トランジスタは、機能デバイスとして有望視されており、その機能に適合したシステム設計法が今後重要になると考えられる。本稿では、マルチエミッタ形量子効果トランジスタの全ての入力が一致した場合にはオフ、その他の場合はオンとなるという機能に着目し、その機能がEquivalence演算としてモデル化が可能であることを提案する。また、Equivalenceを基本演算とするEquivalence回路網の構成、及びその簡単化の手法を提案し、本手法の有用性について述べる。
高密度ディジットパラレル多値連想メモリの構成

金川直紀, 羽生貴弘, 亀山充隆

電子情報通信学会総合大会講演論文集　1996　(2)　211-211　1996年3月11日
出版者・発行元：一般社団法人電子情報通信学会

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連想メモリ(CAM)の応用を広範囲なものにするためには大容量化が必須であり、高速性を有する高密度CAMの開発が重要となる。著者らはディジットシリアル方式に基づく高密度CAMを提案してきたが[1][2]、高速大小比較演算を行なうために2線マッチラインを必要とし、ワード毎の統合回路が大きくなるという問題があった。本稿では、1ワードの大小比較が各桁での比較結果を同時に取りまとめることで行なえることに着目した新しい多値CAMを提案する。すなわち、各セルでのしきい演算と1本のマッチライン上でのワイヤードORにより並列に1ワードの大小比較を実行するディジットパラレル方式を考案し、従来と同一の演算速度にもかかわらずワード毎の統合回路の規模を従来の約20%に減少できることを明らかにする。
多レベルしきい値制御に基づく高密度CAMとその応用

羽生貴弘, 金川直紀, 亀山充隆

電子情報通信学会技術研究報告. ICD, 集積回路　95　(72)　41-48　1995年5月26日
出版者・発行元：一般社団法人電子情報通信学会

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連想メモリ(CAM)では、各メモリセル内に演算機能を付加しているため、その高密度化が重要であると考えられる。本稿では、多値論理に基づく新しいCAMの構成を提案する。各セルにおける記憶データに対する一致検出及び大小比較演算は、2種類のしきい演算を逐次的に実行することにより行なわれる。一方、多値符号化表現により、1ワード内のセル数が減少するため、マッチラインの長さを大幅に削減でさる。実際、同等機能の2値CAMと比較してセル面積を約19%に、処理速度を約1.9倍高速にできることを明らかにしている。さらに本稿では、提案の多値CAMを知能自動車用衝突チェックVLSIプロセッサへ応用し、その有用性を定量的に評価する。
1.5Vソース結合形電流モード多値集積回路とその高速パイプライン乗算器への応用

羽生貴弘, 望月明, 亀山充隆

電子情報通信学会技術研究報告. CPSY, コンピュータシステム　95　(20)　33-39　1995年4月27日
出版者・発行元：一般社団法人電子情報通信学会

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サブミクロンVLSIシステムでは、配線問題の解決と共に、高信頼性や低消費電力性の観点から電源電圧の低減が重要な課題である。多値集積回路は、配線問題を本質的に解決する有力な一手法であるが、低電圧化を考慮した回路構成方法についてはほとんど議論されていなかった。本稿では、2線相補信号で並列駆動させるソース結合形回路が高い電流駆動能力を有することに着目し、低電圧時においても高速に動作するソース結合形電流モード多値集積回路を提案する。本回路方式に基づく2進SD数加算器は、2値CMOS回路による構成と比較した結果、1.3倍の高速化が達成されている。さらに大規模な算術演算システムへの応用において、低消費電力の観点からパイプライン化が有効となるため、これを2値CMOS回路のダイナミック記憶方式を活用し回路規模を大きくすることなく実現できる。一例として、パイプライン乗算器を構成した場合、1.5V電源電圧の下で、2値回路に基づく構成より1.4倍の高速化が達成されることを明らかにしている。
知能集積システム用スーパーチップアーキテクチャ

亀山充隆, 羽生貴弘

電子情報通信学会秋季大会講演論文集　1994　(2)　255-256　1994年9月26日
出版者・発行元：一般社団法人電子情報通信学会

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システムオンチップの時代に向けて、実世界との融合を前提とした知能集積システム、すなわちロボットシステム、計測制御システム、情報通信システム等における高度な知能情報処理は、今後益々重要になる。上記の応用では、知能処理アルゴリズムはもとより、センサフィードバックなど実世界との密接な情報のやりとりが必須であるため、入力から出力応答までの演算遅れ時間をできるだけ小さくする必要がある。本稿では、以上のような観点から知能集積システム用スーパーチップを実現する際の課題を概説すると共に、その解決法の1つとして多値集積システムの有用性について述べる。
低電圧高速電流モード多値集積回路

望月明, 羽生貴弘, 亀山充隆

電子情報通信学会秋季大会講演論文集　1994　(2)　156-156　1994年9月26日
出版者・発行元：一般社団法人電子情報通信学会

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ディープサブミクロンULSIシステムにおいては、配線に起因する性能劣化が問題となる。多値集積回路は配線問題を解決する有力な一手法となっているが、今後、超微細化デバイスには信頼性や消費電力の点から、さらに低電圧化が要求される。本稿では、ソース結合形回路を2線相補信号で並列駆動させることにより電流駆動能力が増大することに着目し、低電圧化を図った新しい電流モード多値集積回路の提案を行う。さらに、高並列演算が可能な2進SD数加算器を構成し、2値CMOS回路に基づく構成との比較によりその有用性を明らかにする。
Generalized Hough Transform VLSI Processor for Model-Based Edge Detection

Yusuf Muhammad, Hanyu Takahiro, Kameyama Michitaka

電子情報通信学会秋季大会講演論文集　1994　(2)　163-163　1994年9月26日
出版者・発行元：一般社団法人電子情報通信学会

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Edge detection is essential in the image processing such as pattern recognition, scene analysis, etc, but it is difficult to perform edge detection completely on a noisy image. To overcome this, we have proposed a modelbased edge detection system in which some models are selected from an incomplete input image (bottom-up procedure) and a determination of a model through a verification process (top-down procedure). For selecting the models in such a system, Generalized Hough Transform (GHT) is an appropriate solution, because it can find a known-object even at occluded or bad condition. However, GHT requires high computational power and large memory capacity for finding an appropriate candidate from all the models. In this article, we propose a design of VLSI processor for high-speed GHT. The proposed GHT processor is based on the concept that each candidate edge element in the given image is computed by shift operations in the parameter space. Using a new memory architecture with parallel read/write operations for one word of the memory cells, the processor can quickly determine the most likely models. As a result, the processor is compact in size and to be able to work 7500 times faster than its software implementation on workstation.
ソース結合形電流モード多値集積回路とパイプライン乗算器への応用

望月明, 羽生貴弘, 亀山充隆

電子情報通信学会技術研究報告. ICD, 集積回路　94　(175)　23-30　1994年7月25日
出版者・発行元：一般社団法人電子情報通信学会

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サブミクロンVLSIシステムを実現する上で配線に起因する性能劣化が問題となる。多値集積回路は、この配線問題を本質的に解決する有力な一手法となっているが、次世代超微細化デバイスには、さらに高信頼性や低消費電力性の観点から、低電圧化が必須となる。そのため、低電圧化を達成する新しい多値集積回路技術が要求される。本稿では、2線相補信号で並列駆動させるソース結合形回路が高い電流駆動能力を有することに着目し、低電圧時においても高速に動作するソース結合形電流モード多値集積回路を提案する。本回路方式に基づく2進SD数加算器は、2値CMOS回路のよる構成と比較した結果、1.3倍の高速化が達成されている。さらに大規模な算術演算システムへの応用において、低消費電力の観点からパイプライン化が有効となるため、これを2値CMOS回路のダイナミック記憶方式を活用し回路規模を大きくすることなく実現している。一例としてパイプライン乗算器の構成し、その効果を明らかにする。
A Collision Detection Multiprocessor for Intelligent Vehicles Using a High-Density CAM

M. Hariyama, T. Hanyu, M. Kameyama

IEEE Intelligent Vehicles Symp.　143-148　1994年
ポストバイナリ知能集積システム

羽生貴弘, 亀山充隆

電子情報通信学会技術研究報告. ICD, 集積回路　93　(231)　1-8　1993年9月17日
出版者・発行元：一般社団法人電子情報通信学会

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センサフィードバックのある知能集積システムの実現においては、スループットの向上のみならず入力情報を得てから出力情報を得るまでの演算遅れ時間をできるだけ小さくさせる高並列VLSIプロセッサを実現することが必要不可欠である。本稿では、従来の2値集積回路での問題となる配線に起因する性能劣化を解決する有力な方法の1つとしと、1線上に多レベル情報を重畳させる多値集積回路に基づくシステム実現方法について述べる。多値論理の積極的活用により、配線数や配線の複雑さの減少のみならず、演算の局所化を達成することも可能となる。この結果、多値集積回路に基づく構成では、同一チップ面積当りの処理能力を大幅に向上できる。最後に、具体的な算術演算システムと論理演算システムにおいて、上述した性能を定量的に評価した結果を示す。
Design of a Quaternary Gate Array for High-Speed Pattern Matching

T. Hanyu, M. Kameyama, T. Higuchi

Trans. of IEICE　J70-D　(2)　493-496　1987年
Design and Implimentation of an nMOS Image Processor Based on Quaternary Logic

T. Hanyu, M. Kameyama, T. Higuchi

Trans. of IECE　J69-D　(5)　667-678　1986年

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書籍等出版物 4

Introduction to Magnetic Random-Access Memory

Takahiro Hanyu, Tetsuo Endoh, Shoji Ikeda, Tadahiko Sugibayashi, Naoki Kasai, Daisuke Suzuki, Masanori Natsui, Hiroki Koike, Hideo Ohno

Wiley-IEEE Press　2016年12月

ISBN: 9781119009740
Spintronics-based Computing

T. Hanyu

Springer　2015年

ISBN: 9783319151793
VLSI 2010 Annual Symposium: Selected Papers (Lecture Notes in Electrical Engineering)

N. Onizawa, F. Funazaki, A. Matsumoto, T. Hanyu

Springer-Verlag　2011年9月7日

ISBN: 9400714874
半導体ストレージ2012

羽生貴弘, 池田正二, 杉林直彦, 笠井直紀, 遠藤哲郎, 大野英男

日経BP社　2011年7月29日

ISBN: 9784822265588

講演・口頭発表等 151

不揮発ロジックが拓くエッジAIコンピューティングの展望招待有り

羽生貴弘

会津大学学際研究フォーラム 2024　2024年11月25日
差分情報記憶に基づく低エネルギー不揮発レジスタの構成

吉田知生, 夏井雅典, 羽生貴弘

電子情報通信学会集積回路研究会　2024年11月12日
ユニタリ重み表現ベース不揮発ニューラルネットワークのエラー耐性評価

夏井雅典, 羽生貴弘

2024年電子情報通信学会ソサイエティ大会　2024年9月13日
Few-Shot Learningに基づくエッジAIハードウェアの設計環境の構築に関する基礎的研究

神田凌輔, 鬼沢直哉, 羽生貴弘

2024年度電気関係学会東北支部連合大会　2024年8月29日
間欠的コンピューティングの実現に向けたMTJ ベース省エネルギー・コンパクト不揮発レジスタの構成

吉田知生, 夏井雅典, 羽生貴弘

電子情報通信学会集積回路研究会「LSIとシステムのワークショップ2024」　2024年5月9日
エッジAI応用向けMTJベース不揮発ハードウェアの挑戦招待有り

羽生貴弘

16th IEEE International Symposium on Embedded Multicore/Many-core Systems-on-Chip (MCSoC-2023)　2023年12月19日
PYNQを用いたシミュレーテッド量子アニーリングの確率論的実装技術

口分田大芽, シントッキュ, 鬼沢直哉, 羽生貴弘

The 22nd International Conference on Field-Programmable Technology (FPT 2023), demo night　2023年12月12日
エッジAI応用向けスピントロニクスベース不揮発ハードウェアのインパクト招待有り

羽生貴弘, 鬼沢直哉, 鈴木大介, 夏井雅典

International Conference on Solid-State Materials and Devices (SSDM 2023)　2023年9月8日
高位合成を用いた不揮発AI アクセラレータの高効率設計に関する基礎的研究

渡邉颯音, 夏井雅典, 羽生貴弘

2023年度電気関係学会東北支部連合大会　2023年9月6日
不揮発性ロジックで拓くエッジAIハードウェアへの挑戦招待有り

羽生貴弘

DAシンポジウム　2023年9月1日
書込みエラー特性に基づくMTJベース不揮発レジタの制御部最適化に関する一検討

酒井楓, 夏井楓, 夏井雅典, 羽生雅典, 羽生貴弘

2022年度電子情報通信学会ICD/CAS学生・若手研究会　2022年12月18日
MTJ ベース量子化ニューラルネットワークハードウェアの書込みエネルギー削減手法に関する研究

浅野健, 夏井雅典, 羽生貴弘

2022年度電子情報通信学会ICD/CAS学生・若手研究会　2022年12月18日
大規模完全グラフ最適化問題解法向けStochastic Simulated Annealingアーキテクチャに関する一考察

口分田大芽, シントッキュ, 鬼沢直哉, 羽生貴弘

2022年度I電子情報通信学会CD/CAS学生・若手研究会　2022年12月18日
ストカスティック演算に基づく高速かつ大規模スピンアニーリングハードウェアのFPGA実装

シントッキュ, 鬼沢直哉, 羽生貴弘

電子情報通信学会ソサエティ大会　2022年9月7日
ビットエラー耐性を活用した省エネルギーニューラルネットワークの構成に関する基礎的考察

浅野健, 佐々木優里, 夏井雅典, 羽生貴弘

2022年度電気関係学会東北支部連合大会　2022年8月23日
大規模SC-SA法の高速求解向けFPGA実装と評価

口分田大芽, シントッキュ, 鬼沢直哉, 羽生貴弘

2022年度電気関係学会東北支部連合大会　2022年8月23日
Stochastic 演算に基づくQMC 法によるアニーリング処理の高速化

佐々木遼真, 鬼沢直哉, 羽生貴弘

2022年度電気関係学会東北支部連合大会　2022年8月23日
書込みエラー検出機能を有する高信頼不揮発レジスタの構成

酒井楓, 夏井雅典, 羽生貴弘

2022年度電気関係学会東北支部連合大会　2022年8月
アクセラレータ制御命令を組み込んだRISC-Vベース省エネルギー不揮発CPUの構成招待有り

坂本佳介, 夏井雅典, 羽生貴弘

電子情報通信学会集積回路研究会「LSIとシステムのワークショップ」　2022年5月9日
不揮発 LSI 向け可変パワーゲーティングスイッチ構造とその動的制御に関する研究

鐘方岑, 夏井雅典, 羽生貴弘

電子情報通信学会集積回路研究会：学生・若手研究会　2022年3月19日
スピントロニクス素子ベース不揮発FPGA：超低消費電力再構成可能ハードウェアプラットフォームへの挑戦

鈴木大輔, 夏井雅典, 羽生貴弘

2022年電子情報通信学会総合大会　2022年3月18日
MTJベース不揮発ロジックインメモリ回路の展望とそのAIハードウェアへの応用招待有り

羽生貴弘

The 3rd International Symposium on AI and Electronics　2022年2月15日
MTJベース不揮発ロジックインメモリ回路の挑戦と応用

羽生貴弘

Joint Seminar of BRAIN INSPIRED COMPUTING, PHYSICS, ARCHITECTURES, MATERIALS AND APPLICATIONS (BICPAMA)　2021年12月8日
動作環境適応型パワーゲーティングスイッチ制御技術とその不揮発ロジック LSI への応用

鐘方岑, 夏井雅典, 羽生貴弘

デザインガイア2021　2021年12月2日
MTJベース不揮発ロジックインメモリ回路の挑戦と応用招待有り

羽生貴弘

16th IEEE/ACM International Symposium on Nanoscale Architectures　2021年11月10日
Integral Stochastic 演算に基づくSimulated Annealing法の高速化

勝木康太, シントッキュ, 鬼沢直哉, 羽生貴弘

2021年度電気関係学会東北支部連合大会　2021年8月26日
パワーゲーティング機能付き不揮発RISC-V CPUの基礎検討

坂本佳介, 夏井雅典, 羽生貴弘

2021年度電気関係学会東北支部連合大会　2021年8月26日
不揮発性ロジックが拓くエッジAIハードウェア・パラダイムの展望招待有り

羽生貴弘

LSIとシステムのワークショップ2021　2021年5月10日
大規模CMOSインバーティブルロジック回路実現向け設計自動化ツールの構築

加藤諒, 鬼沢直哉, 羽生貴弘

電子情報通信学会・第34回「多値論理とその応用」第２種研究会　2021年1月9日
不揮発 FPGAベース Binarized-Convolutional Neural Networkアクセラレータのための LUTシフト機能の検討

鈴木大輔, 羽生貴弘

第30回日本神経回路学会全国大会　2020年12月4日
不揮発ロジックLSIのパワーゲーティングスイッチ制御技術に関する一検討

鐘方岑, 夏井雅典, 羽生貴弘

デザインガイア2020　2020年11月17日
省エネルギー二値化ニューラルネットワークのための不揮発性多値回路技術のインパクト招待有り

羽生貴弘

ENGE 2020(The 6th International Conference on Electronnic Materials and Nanotechnology for Green Environment)　2020年11月1日
不揮発性ロジックが拓く脳型コンピューティングの挑戦招待有り

羽生貴弘

第７回電子デバイスフォーラム京都　2020年10月30日
エッジAI応用へ向けた不揮発ロジックLSIの挑戦招待有り

羽生貴弘

U. of Aizu Research Cluster Forum　2020年10月24日
大規模インバーティブルロジック回路実現へ向けた設計自動化手法

加藤諒, 鬼沢直哉, 羽生貴弘

2020年度電気関係学会東北支部連合大会　2020年8月27日
スピントロニクスベース不揮発FPGAとその展望

鈴木大輔, 羽生貴弘

Spin-RNJ若手オンライン研究発表会　2020年6月3日
省エネルギー二値化ニューラルネットワーク向けMTJベース積和演算回路の構成

千葉智貴, 夏井雅典, 羽生貴弘

電子情報通信学会集積回路研究会　2019年11月14日
CMOSインバーティブルロジックを用いた確率的学習アルゴリズム

シントッキュ, 鬼沢直哉, 羽生貴弘

第34回信号処理シンポジウム　2019年11月14日
MTJベース高性能真性乱数生成器の構成

玉越晃, 鬼沢直哉, 山形仁, 藤田博之, 羽生貴弘

第42回多値論理フォーラム　2019年9月15日
Approximate Computing応用向け高性能マルチコンテキストTCAMの構成

荒川怜, 鬼沢直哉, 羽生貴弘

2019年度電気関係学会東北支部連合大会　2019年8月23日
CMOSインバーティブルロジックに基づく高速学習ハードウェアの実装

シントッキュ, 鬼沢直哉, 羽生貴弘

2019年度電気関係学会東北支部連合大会　2019年8月23日
非相補抵抗状態検出機能を有する高信頼MTJベース不揮発性フリップフロップの構成

山岸源征, 夏井雅典, 羽生貴弘

2019年度電気関係学会東北支部連合大会　2019年8月23日
MTJ 素子を用いた不揮発Logic-In-Memory ベースFracturable LUT 回路の構成

鈴木大輔, 羽生貴弘

2019年電子情報通信学会総合大会　2019年3月21日
MTJベースばらつき補正機能を用いた2値化ニューラルネットワーク向け低消費電力・省面積bitcount回路の構成

千葉智貴, 夏井雅典, 羽生貴弘

電子情報通信学会・第32回「多値論理とその応用」第２種研究会　2019年1月13日
MTJベース不揮発FPGAの最新動向

鈴木大輔, 羽生貴弘

CSRN-Osaka Annual Workshop　2018年12月15日
ポストCMOS回路技術が拓くAIハードウェアの挑戦招待有り

羽生貴弘

2018年デザインガイア　2018年12月5日
ポストCMOS回路技術が拓くAIハードウェアパラダイム招待有り

羽生貴弘

情報処理学会連続セミナー2018「超スマート社会を切り拓く技術トレンドを探る」　2018年11月27日
ストカスティック演算に基づくインバーティブルロジック回路の構成

西野海斗, 鬼沢直哉, 羽生貴弘

2018年電子情報通信学会ソサイエティ大会　2018年9月14日
不揮発量子化ニューラルネットワーク構成に基づく小型・超低消費電力 XNOR回路の構成

千葉智貴, 夏井雅典, 羽生貴弘

平成30年度電気関係学会東北支部連合大会　2018年9月7日
書込み回数最小化に基づく省エネルギー不揮発 Lookup Table回路の構成

岡貴弘, 鈴木大輔, 羽生貴弘

平成30年度電気関係学会東北支部連合大会　2018年9月7日
MTJ ベース多機能不揮発Lookup Table 回路の設計

鈴木大輔, 岡貴弘, 羽生貴弘

電子情報通信学会リコンフィギュラブル研究会　2018年5月25日
MTJ素子を用いた高度演算機能を有する不揮発LUT回路の構成

鈴木大輔, 羽生貴弘

2018電子情報通信学会総合大会　2018年3月23日
不揮発FPGAを用いた脳型情報処理アクセラレータの構成

鈴木大輔, 羽生貴弘

信学会第２種研究会「多値論理とその応用」　2018年1月6日
脳型計算に基づく非シグネチャ不正侵入検出手法

須田拓樹, 夏井雅典, 羽生貴弘

信学会第２種研究会「多値論理とその応用」　2018年1月6日
複数個の電圧電流変換特性を用いた低電力MTJベース真性乱数生成器の設計

向田渉吾, 鬼沢直哉, 羽生貴弘

信学会第２種研究会「多値論理とその応用」　2018年1月6日
Contextual Cueing Model に基づく実時間画像認識プリプロセッサの検討

西野海斗, 鬼沢直哉, 袁正雄, 松宮一道, 塩入諭, 羽生貴弘

信学会第２種研究会「多値論理とその応用」　2018年1月6日
時系列特徴を用いたチップ内データ転送エラー訂正手法とその可能性

加藤健太郎, 夏井雅典, 羽生貴弘

デザインガイア2017　2017年11月6日
時系列特徴を用いた脳型計算ベース車載ネットワークセキュリティ技術

夏井雅典, 須田拓樹, 羽生貴弘

第40回多値論理フォーラム　2017年9月16日
MTJベース多機能Lookup Table 回路の設計

鈴木大輔, 羽生貴弘

第40回多値論理フォーラム　2017年9月16日
ストカスティック演算に基づく省面積・省エネルギー脳型LSI実現

鬼沢直哉, 松宮一道, 羽生貴弘

IEICEソサイエティ大会　2017年9月12日
視覚的注意計算モデルのハードウェア実装に向けた基礎的考察

西野海斗, 鬼沢直哉, 松宮一道, 塩入諭, 羽生貴弘

平成29年度電気関係学会東北支部連合大会　2017年8月24日
脳型計算に基づく車載ネットワークの不正侵入検出法

須田拓樹, 夏井雅典, 羽生貴弘

平成29年度電気関係学会東北支部連合大会　2017年8月24日
ストカスティック演算に基づく省エネルギー脳型LSI実現の展望

鬼沢直哉, 松宮一道, 羽生貴弘

第30回回路とシステムのワークショップ　2017年5月11日
ストカスティック演算に基づくFIRフィルタの振幅特性測定

鎌田裕成, 越田俊介, 鬼沢直哉, 阿部正英, 羽生貴弘, 川又政征

第30回回路とシステムのワークショップ　2017年5月11日
Technologies to automatically design environments for low energy consumption and highly functional VLSI processors based on non-volatile memory 国際会議

Takahiro Hanyu

3rd CIES Technology Forum　2017年3月22日
不揮発FPGAを用いた脳型情報処理アクセラレータ

鈴木大輔, 羽生貴弘

2017電子情報通信学会総合大会　2017年3月22日
ストカスティック演算に基づくディジタルフィルタにおける周波数振幅特性の測定法に関する一検討

鎌田裕成, 越田俊介, 鬼沢直哉, 阿部正英, 羽生貴弘, 川又政征

電気学会制御研究会　2017年3月13日
Challenge of a Nonvolatile FPGA for a Brainware LSI Platform 国際会議

Daisuke Suzuki, Takahiro Hanyu

The 4th International Symposium on Brainware LSI　2017年2月22日
Brain-Inspired Computing for Error-Resilient VLSI System 国際会議

Masanori Natsui, Takahiro Hanyu

The 4th International Symposium on Brainware LSI　2017年2月22日
Stochastic Computation for Deep Neural Networks 国際会議

Naoya Onizawa, Takahiro Hanyu

The 4th International Symposium on Brainware LSI　2017年2月22日
不揮発マイコン向け高速・低電力アナログ/ディジタル変換器の構成

玉越晃, 夏井雅典, 羽生貴弘

デザインガイア2016　2016年11月28日
ストカスティック演算に基づく省エネルギーガンマトーンフィルタのハードウェア実現

鬼沢直哉, 越田俊介, 坂本修一, 阿部正英, 川又政征, 羽生貴弘

第３１回信号処理シンポジウム　2016年11月8日
stochastic演算による脳型LSI実現とその多値化の可能性

鬼沢直哉, 羽生貴弘

第39回多値論理フォーラム　2016年9月11日
MTJベース不揮発FPGAの技術トレンドとその将来展望

鈴木大輔, 羽生貴弘

第39回多値論理フォーラム　2016年9月11日
脳型LSIを拓く集積回路・アーキテクチャの展望

羽生貴弘

学振165委員会VLSI夏の学校2016　2016年8月25日
Challenge of Spintronics-Based Nonvolatile Logic-in-Memory VLSI Architecture towards the IoE Era 国際会議

Takahiro Hanyu

2016 Spintronics Workshop on LSI　2016年6月20日
Challenge of MOS/MTJ-Hybrid Nonvolatile VLSI Processor for IoE Applications 国際会議

Takahiro Hanyu

VLSI circuit symposium 2016　2016年6月20日
Challenge of MOS/MTJ-Hybrid Nonvolatile VLSI Processor for IoE Applications 国際会議

Takahiro Hanyu

VLSI Technology Short Course 2016　2016年6月20日
ストカスティック演算に基づくガンマトーンフィルタのハードウェア実現

鬼沢直哉, 越田俊介, 坂本修一, 阿部正英, 川又政征, 羽生貴弘

信学会・CAS研究会　2016年6月16日
Design Automation of a Power Aware Nonvolatile FPGA 国際会議

Yuki Tabata, Daisuke Suzuki, Takahiro Hanyu

ULSI Workshop 2016　2016年5月17日
Self-Terminated 機構に基づくMTJ 書込み回路とその乱数生成器への応用

鈴木大輔, 羽生貴弘

信学会・総合大会　2016年3月15日
リカレントニューラルネットワークを用いた高性能誤り訂正符号技術

菅谷直登, 夏井雅典, 羽生貴弘

第29回多値論理とその応用研究会　2016年1月9日
MTJ ベース不揮発FPGA の自動設計環境

田畑佑樹, 鈴木大輔, 羽生貴弘

第29回多値論理とその応用研究会　2016年1月9日
Clocked-CMOS構造不揮発ロジックに基づく高性能Logic Element 回路の設計

鈴木大輔, 田畑祐樹, 羽生貴弘

第29回多値論理とその応用研究会　2016年1月9日
リカレントニューラルネットワークを用いた高性能誤り訂正符号技術

菅谷直登, 夏井雅典, 羽生貴弘

第29回「多値論理とその応用」第２種研究会　2016年1月9日
MTJ ベース不揮発FPGA の自動設計環境

田畑佑樹, 鈴木大輔, 羽生貴弘

第29回「多値論理とその応用」第２種研究会　2016年1月9日
Clocked-CMOS構造不揮発ロジックに基づく高性能Logic Element 回路の設計

鈴木大輔, 田畑祐樹, 羽生貴弘

第29回「多値論理とその応用」第２種研究会　2016年1月9日
ストカスティック論理に基づくガボールフィルタの構成とその高並列特徴抽出ハードウェアへの展開に関する研究

片桐大作, 鬼沢直哉, 松宮一道, グロスウォーレン, 羽生貴

NC研究会　2015年11月20日
MTJ素子を活用した高性能・高信頼VLSI設計技術

夏井雅典, 鈴木大輔, 池田正二, 遠藤哲郎, 大野英男, 羽生貴弘

応用物理学会スピントロニクス研究会・日本磁気学会スピンエレクトロニクス専門研究会・日本磁気学会ナノマグネティックス専門研究会共同主催研究会　2015年11月12日
ストカスティック演算に基づくFIRフィルタの性能評価

越田俊介, 鬼沢直哉, 阿部正英, 羽生貴弘, 川又政征

第30回信号処理シンポジウム　2015年11月4日
リカレントニューラルネットワークに基づく高効率データ転送技術

夏井雅典, 菅谷直登, 羽生貴弘

第38回多値論理フォーラム　2015年9月12日
デジタル制御型CMOS/MTJハイブリッド回路構造に基づく高ランダムネス真性乱数生成器の構成

大澤悟史, 鬼沢直哉, 羽生貴弘

第38回多値論理フォーラム　2015年9月12日
MTJ ベース不揮発ロジックLSI における電源スイッチ構造の最適化設計

田畑佑樹, 鈴木大輔, 羽生貴弘

平成27年度電気関係学会東北支部連合大会　2015年8月27日
リカレントニューラルネットワークに基づく時系列データ誤り訂正技術とその応用

菅谷直登, 夏井雅典, 羽生貴弘

平成27年度電気関係学会東北支部連合大会　2015年8月27日
不揮発ロジックインメモリアーキテクチャとその低電力VLSIシステムへの応用

羽生貴弘, 鈴木大輔, 望月明, 夏井雅典, 鬼沢直哉, 杉林直彦, 池田正二, 遠藤哲郎, 大野英男

信学会ICD研究会　2015年4月16日
確率変動緩和機構に基づくMTJベース真性乱数生成器の構成国際会議

大澤悟史, 小西貴之, 鬼沢直哉, 羽生貴弘

2015年電子情報通信学会総合大会　2015年3月10日
C-RAMベースビット直並列構造VLSIプロセッサの構成国際会議

夕部直人, 望月明, 羽生貴弘

2015年電子情報通信学会総合大会　2015年3月10日
非対称な遷移確率を有するソフトエラーの効率的な欠陥注入法

根橋竜介, 崎村昇, 羽生貴弘, 杉林直彦

2015年電子情報通信学会総合大会　2015年3月10日
ロジックインメモリベース不揮発FPGA用電源制御モジュールの設計

鈴木大輔, 羽生貴弘

2015年電子情報通信学会総合大会　2015年3月10日
ストカスティック演算に基づく高信頼低消費電力画像処理プロセッサの構成

片桐大作, 鬼沢直哉, 羽生貴弘

第28回多値論理とその応用研究会　2015年1月10日
符号化技術を活用した低消費電力不揮発LSIの構成と評価

阿久津赳明, 夏井雅典, 羽生貴弘

第28回多値論理とその応用研究会　2015年1月10日
A Nonvolatile FPGA Using MTJ-Based Logic-in-Memory Structure for Ultra Low-Power Reconfigurable Systems 国際会議

D. Suzuki, T. Hanyu

Int. Workshop on Electronics and Communications　2014年10月27日
Design of a Time-Mode-Oriented Sensor Interface Using Pulse-Width-Modulated Signals 国際会議

T. Konishi, T. Hanyu

Int. Workshop on Electronics and Communications　2014年10月27日
Analog-to-Stochastic Converter Using MTJ Devicesfor Highly Reliable Vision Chips

Naoya ONIZAWA, Daisaku KATAGIRI, Warren J. GROSS, Takahiro HANYU

多値論理研究ノート　2014年9月13日
MTJベース不揮発ロジックLSI向け符号化方式とその評価,

夏井雅典, 阿久津赳明, 羽生貴弘

多値論理研究ノート　2014年9月13日
符号化技術に基づく不揮発LSIの低電力化に関する検討

阿久津赳明, 夏井雅典, 羽生貴弘

平成26年度電気関係学会東北支部連合大会講演論文集,　2014年8月
ストカスティック演算に基づく画像処理プロセッサのソフトエラー耐性の評価

片桐大作, 鬼沢直哉, 羽生貴弘

平成26年度電気関係学会東北支部連合大会講演論文集,　2014年8月
Challenge of Nonvolatile TCAM Design Automation 国際会議

A.Mochizuki, M. Natsui, N. Sakimura, T. Sugibayashi, T. Hanyu

23rd International Workshop on Post-Binary ULSI Systems　2014年5月
全文検索システム向け階層的パワーゲーティングを活用した低エネルギー不揮発TCAMエンジンチップ

松永翔雲, 崎村昇, 根橋竜介, 杉林直彦, 夏井雅典, 望月明, 遠藤哲郎, 大野英男, 羽生貴弘

集積回路研究会　2014年4月
ストカスティック演算に基づく高信頼論理集積回路の構成に関する一検討

片桐大作, 鬼沢直哉, 羽生貴弘

DC研究会　2014年4月
Sparse clustered networksに基づく低電力IPlookup処理用LSIの実現に関する研究

鬼沢直哉, Warren Gross, 羽生貴弘

CS,CAS,SIP研究会　2014年3月6日
ばらつき耐性を有するコンパクト・低電力不揮発TCAM の構成

松永翔雲, 望月明, 羽生貴弘

2014年電子情報通信学会総合大会　2014年3月
MTJ 素子を用いた不揮発ロジックインメモリLSI の展望

羽生貴弘, 松永翔雲, 鈴木大輔, 望月明, 夏井雅典

2014年電子情報通信学会総合大会　2014年3月
MTJ素子を用いた不揮発FPGAの電力効最適化手法

鈴木大輔, 夏井雅典, 望月明, 羽生貴弘

デザインガイア2013 -VLSI設計の新しい大地-　2013年11月
MTJ 素子を用いた不揮発ロジックLSI の低電力化に関する一考察

夏井雅典, 荒木敦司, 羽生貴弘

多値論理研究ノート　2013年9月
- 国際会議

M. Sihotang, S. Matsunaga, N. Sakimura, R. Nebashi, Y. Tsuji, A. Morioka, T. Sugibayashi, S. Miura, H. Honjo, K. Kinoshita, S. Ikeda, H. Sato, S. Fukami, M. Natsui, T. Endoh, H. Ohno, T. Hanyu

2013 IEEE International Solid-State Circuits Conference (ISSCC), Student Research Preview　2013年2月17日
Towards a New Paradigm LSI Based on Nonvolatile Logic-in-Memory Architecture 国際会議

T. Hanyu

The 3rd CSIS International Symposium on Spintronics-based VLSIs　2013年2月1日
Standby-Power-Free Fully Parallel TCAM Chip Based on Compact Nonvolatile Logic-in-Memory Cell Structure 国際会議

S. Matsunaga, S. Miura, H. Honjo, K. Kinoshita, S. Ikeda, T. Endoh, H. Ohno, T. Hanyu

The 3rd CSIS International Symposium on Spintronics-based VLSIs　2013年2月1日
3端子MTJ素子を用いたコンパクト不揮発LUT回路の構成

林玉輝, 鈴木大輔, 羽生貴弘

第26回多値論理とその応用研究会　2013年1月12日
低電圧動作差動論理基本ゲートに関する一考察

樫内清弘, 夏井雅典, 羽生貴弘

第35回多値論理フォーラム　2012年9月15日
MTJ/MOS ハイブリッド論理集積回路のVLSI 設計環境に関する検討

夏井雅典, 玉越晃, 羽生貴弘

第35回多値論理フォーラム　2012年9月15日
スピンロジック回路による情報処理の高機能化・省電力化

第73回応用物理学会学術講演会　2012年9月
遅延情報データベースに基づく高速・高精度非同期NoC 設計・検証CADに関する一考察

渡邉友馬, 松本敦, 羽生貴弘

電気関係学会東北支部連合大会　2012年8月30日
低スイッチング電力基本論理ゲートの構成に関する一考察

樫内清弘, 夏井雅典, 羽生貴弘

電気関係学会東北支部連合大会　2012年8月30日
Design of an MTJ-Based Variation-Resilient Basic Gate of Differential Logic

Youngkeun Kim, Masanori Natsui, Takahiro Hanyu

電気関係学会東北支部連合大会　2012年8月30日
Prospects of Nonvolatile Logic-in-Memory Architecture Using Magnetic Tunnel Junction Devices 国際会議

The CMOS Emerging Technologies conference　2012年7月
MTJベース完全並列形不揮発TCAMの設計

松永翔雲, 羽生貴弘

電子情報通信学会「集積回路」研究会　2012年4月23日
不揮発論理ゲートに基づく細粒度パイプライン回路の構成

松永翔雲, 羽生貴弘

電子情報通信学会総合大会　2012年3月20日
MTJ素子を用いた高密度・低電力不揮発Logic Elementの構成

鈴木大輔, 羽生貴弘

電子情報通信学会「集積回路」研究会　2012年1月19日
VTH補償機能を有するMTJ/MOSハイブリッド電流モードロジックとその最適化

第25回多値論理とその応用研究会　2012年1月7日
MTJ/MOSハイブリッド構造に基づく待機電力フリー不揮発演算回路の構成と評価

第25回多値論理とその応用研究会　2012年1月7日
故障検出機能を有する2色符号とその非同期双方向リンクへの応用

デザインガイア　2011年11月28日
制御回路共有化に基づく非同期細粒度パワーゲーティング手法とその応用

デザインガイア　2011年11月28日
MTJ素子を用いた完全並列形高密度不揮発TCAMの構成

SDM研究会　2011年11月10日
MTJ素子を用いた待機電力フリー不揮発ロジック基本ゲートの構成

平成23年度電気関係学会東北支部連合大会　2011年8月25日
磁壁移動素子を用いた不揮発性論理回路の構成に関する研究

平成23年度電気関係学会東北支部連合大会　2011年8月25日
可変抵抗素子を用いたポストプロセスばらつき補償機能付きOTAの検討

平成23年度電気関係学会東北支部連合大会　2011年8月25日
不揮発性可変抵抗素子を用いたLSIパラメータばらつき最小化アルゴリズムの検討

平成23年度電気関係学会東北支部連合大会　2011年8月25日
不揮発性ロジックインメモリアーキテクチャに基づく高信頼VLSI設計技術

第73回ニューパラダイムコンピューティング研究会　2011年7月30日
Instant Power-On Nonvolatile FPGA Based on MOS/MTJ-Hybrid Circuitry 国際会議

GLS-VLSI　2011年5月3日
超低電力化を実現する新概念VLSI：不揮発性論理回路技術の展望

第58回春季応用物理関係連合講演会　2011年3月24日
転送ボトルネックフリー多値ロジックインメモリＶＬＳＩシステムとその応用

姫路工業大学・特別講演.　2001年11月20日
Challenge of a Multiple-Valued Technology in Recent Deep-Submicron VLSI 国際会議

IEEE International Symposium on Multiple-Valued Logic　2001年5月24日
転送ボトルネックフリー多値ロジックインメモリＶＬＳＩシステムとその応用

第４回FeRAM総合調査委員会・特別講演.　2000年11月6日
Multiple-Valued Logic-in-Memory VLSI and Its Application 国際会議

9th International Workshop on Post-Binary ULSI Systems　2000年5月26日
多値集積回路とその知能集積システムへの応用

豊橋技術科学大学・特別講演.　1998年11月19日
多値情報処理の挑戦～ポストバイナリエレクトロニクスを目指して～

ＮＥＣマイクロエレクトロニクス研究所・特別講演.　1996年4月1日
Rule-Programmable Multiple-Valued Matching VLSI Processor 国際会議

3rd International Workshop on Post-Binary ULSI Systems　1994年5月24日
Prospects of Multiple-Valued Associative VLSI Processors 国際会議

IEEE Midwest Symposium on Circuits and Systems.　1993年8月16日
Device-Model-Based Post-Binary Electronic Systems 国際会議

2nd International Workshop on Post-Binary ULSI Systems　1993年5月29日
Beyond-Binary Circuits for Signal Processing 国際会議

1993 IEEE International Solid-State Circuits Conference　1993年2月24日

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産業財産権 7

完全二重非同期通信システム

羽生貴弘, 高橋知宏

産業財産権の種類: 特許権
磁気抵抗効果素子を用いたロジックインメモリ回路

羽生貴弘, 木村啓明

産業財産権の種類: 特許権
論理演算回路，論理演算装置および論理演算方法

亀山充隆, 羽生貴弘, 木村啓明, 藤森敬和, 中村孝, 高須秀視

産業財産権の種類: 特許権
論理演算回路および論理演算方法

亀山充隆, 羽生貴弘, 木村啓明, 藤森敬和, 中村孝, 高須秀視

産業財産権の種類: 特許権
論理演算回路および論理演算方法

亀山充隆, 羽生貴弘, 木村啓明, 藤森敬和, 中村孝, 高須秀視

産業財産権の種類: 特許権
Nonvolatile Content Addressable Memory

5,930,161

産業財産権の種類: 特許権
Nonvolatile Content Addressable Memory

5,808,929

産業財産権の種類: 特許権

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共同研究・競争的資金等の研究課題 32

デバイスモデルベーストエレクトロニクス競争的資金

制度名：Grant-in-Aid for Scientific Research

1986年1月～継続中
不揮発性ロジックインメモリVLSI技術競争的資金

制度名：Grant-in-Aid for Scientific Research

1986年1月～継続中
多値集積システム競争的資金

制度名：Grant-in-Aid for Scientific Research

1983年10月～継続中
IoT応用向け高速かつ超低消費電力でダイ・ハードなロジックLSI基盤技術の開発

羽生貴弘, 夏井雅典, 米田友洋, 今井雅

提供機関：Japan Society for the Promotion of Science

制度名：Grants-in-Aid for Scientific Research

研究種目：Grant-in-Aid for Scientific Research (A)

研究機関：Tohoku University

2021年4月5日～ 2025年3月31日
確率的デバイスモデルに基づく量子モンテカルロ計算ハードウェアプラットフォーム構築

鬼沢直哉, 羽生貴弘

2021年4月1日～ 2025年3月31日

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初年度は，代表者がこれまでに考案したストカスティック演算に基づく確率的デバイスモデル近似手法の拡張を行った. 具体的には，従来の手法はSA(シミュレーテッドアニーリング)計算アルゴリズム用に提案された手法であるため，本研究で対象とするQMC(量子モンテカルロ)計算用にアルゴリズムの拡張を行った．さらに，最終的な目標であるFPGA(field programmable gate array)によるハードウェア実現に向けて，提案QMC計算アルゴリズムをMATLABシミュレーションによって評価を行った．提案アルゴリズムの有効性を明らかにするため，小規模な組合せ最適化問題(グラフ同型性判定問題や巡回セールスマン問題やグラフの分割問題など)を対象として，従来SA計算アルゴリズムによるアニーリング処理と比較評価を行った. 小規模な組合せ最適化問題を対象として，ストカスティック演算に基づく提案手法を評価した．シミュレーション評価の結果，従来の決定論的手法に基づくSA法と比較して約３桁以上高速に最適解を得られることがわかった．この研究成果は2021年度東北支部連合大会において発表を行った．
スピントロニクスベース高性能・省電力・高信頼IoTセンサノードの基盤研究開発

夏井雅典, 羽生貴弘

2021年4月1日～ 2025年3月31日

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本年度は，IoTセンサノードの高性能化・省エネルギー化，高信頼化それぞれの達成に必須となる以下の要素技術について，並行的に研究を推進した． 1．不要なエネルギー消費を徹底的に排除する細粒度パワーゲーティング（PG）技術：IoTセンサノードに想定される多様な動作環境の変化に応じて適切な電源供給の制御を可能とする動作環境適応型PGスイッチ制御技術に関して，所望の機能を実現するための回路構造に関する初期検討を行った．複数のパワースイッチの並列接続からなる回路構造を用い，動作環境に応じて適切なパワースイッチを選択することにより，パワーゲーティング前後における貫通電流や電源電圧変動を抑制可能であることを確認した． 2．多様な動作環境における安定動作を保証する高信頼要素回路技術：NV-LIM回路の省エネルギー性の本質である不揮発記憶機能を司るもっとも重要な要素回路である，不揮発フリップフロップ（NVFF）の高信頼化について，回路レベルの設計最適化に関する初期検討を行った．従来検討されてきた高信頼NVFFの回路構造の解析を行うとともに，自動合成技術糖を用いた設計フローに適用するためのRTLレベル記述について検討を行った． 3．高エネルギー効率な演算処理を可能とするIoTセンサノード向けアクセラレータ技術：センサノードにおいて多用される演算処理の高速化を目的としたアクセラレータ回路の構成方法について，対象とする処理の選定とアクセラレータに求められる性能・機能を調査した上で，開発するアクセラレータの具体的な仕様を検討した．
CMOS/スピントロニクス融合技術によるAI処理半導体の設計効率化と実証、及び、その応用技術に関する研究開発

提供機関：NEDO

研究機関：Tohoku University, NEC, AISIN Corp.

2022年10月～ 2025年3月
スピンエッジコンピューティングハードウェア基盤

提供機関：JST：Japan Science and Technology Agency

制度名：CREST: Core Research for Evolutional Science and Technology

研究機関：Tohoku University

2019年10月～ 2025年3月
脳型コンピューティング向けダーク・シリコンロジックLSIの基盤技術開発

羽生貴弘, 夏井雅典, 米田友洋, 今井雅, 池田正二, 鬼沢直哉, 村口正和

2016年5月31日～ 2021年3月31日

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一昨年度試作完了予定であったCMOS/MTJロジックLSIだが，地震などの自然災害を含めた様々なトラブルにより，昨年度末に11ヶ月遅れでチップ試作が終了した.そのため，チップ測定結果から得られた知見を元に，本来の計画であれば本年度実施予定であったCMOS等価回路のLSIチップの試作予定を変更し，シミュレーションによる提案回路の応用展開を加速させた．具体的には，共同研究者であるフランスCNRSのJ.-P. Diguet主任研究員のグループと共同で，脳型情報処理の一種である深層学習の推論処理の低消費電力を試みた．一般的に画像認識アプリケーションにおいては，深層学習ハードウェアの量子化がわずかな認識精度の低下で大幅な省電力化が実現されるに対して，音声認識等の他のアプリケーションにおいては，量子化により大幅な認識精度低下してしまう問題を見出した．そこで，提案のCMOS/MTJ回路に基づくMulti-Context Ternary Content-Addressable Memory(MC-TCAM)を考案し，高い認識精度を保ちつつ大幅な省電力化が可能なSelective Computing Architectureを提案した．この研究成果は，学術論文誌Journal of Applied Physics誌に採録されただけでなく，IEEE CAS Society Region 8のフラグシップカンファレンスである26th ICECSにおいてBest Young Professionals Paper Awardを受賞するに至った．
高速シリアル通信機構の超低消費電力化に関する研究

米田友洋, 羽生貴弘, 今井雅, 吉瀬謙二, 齋藤寛

提供機関：Japan Society for the Promotion of Science

制度名：Grants-in-Aid for Scientific Research

研究種目：Grant-in-Aid for Scientific Research (A)

研究機関：National Institute of Informatics

2015年4月1日～ 2018年3月31日

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高速シリアル通信機構における通信は部分的に発生することが多いことから，通信部を小刻みに停止させることにより省電力化が期待できる．本研究では，通信が発生した場合のみ起動し，通信が完了したら速やかに停止できるような，細粒度な完全自動電力制御を実現する新たな回路方式を提案し，10Gbps動作可能なシリアル通信機構として実現した．転送するデータにおける，有効データと無効データの割合（有効率）を変化させてSPICEシミュレーションを行い，従来手法と消費電力を比較したところ，提案手法は有効率が下がるにつれ，従来手法に比べて大幅に電力消費を削減できることがわかった．
脳型コンピューティング向けダーク・シリコンロジックLSIの基盤技術開発

羽生貴弘, 米田友洋, 今井雅, 鬼沢直哉

2016年4月1日～ 2017年3月31日

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脳型コンピューティング向けダーク・シリコンロジックLSIの基盤技術を開発するために，初年度であるH28年度は，ダーク・シリコン非同期基本論理ゲート構成とその小規模演算回路の設計，並びにCMOS等価回路による原理動作検証を計画していた．提案のダーク・シリコン非同期基本ゲートを検討し，いくつかの回路で動作シミュレーションを行った．シミュレーション環境としては，不揮発性素子であるMagnetic Tunnel Junction (MTJ)素子とCMOS回路を用いて，SPICEによるトランジスタレベルシミュレーションを行った．シミュレーションにより，基本的なパワーげティング動作までを確認した．また研究資料収集として，多値論理及びそのハードウェア実現に関する国際会議であるInternational Symposium on Multiple-Valued Logic (ISMVL)2016に出席をし，アルゴリズムからシステムレベルに至る脳型コンピューティグに関する知見を得た．上記の提案回路の検討中に，重複応募中の基盤研究（S)が採択となったため，本基盤研究（A)としての研究はその時点で終了となった．ただし，基盤研究（S)と本基盤研究（A)の課題として，共通に「脳型コンピューティング向けダーク・シリコンロジックLSIの基盤技術の開発」としていたため，本基盤研究（A)での研究進捗は，そのまま基盤研究（S)に引き継ぐ形となった．
不揮発性素子を用いたＰＶＴバラつきフリーＶＬＳＩシステムの基盤研究

羽生貴弘, 夏井雅典

提供機関：Japan Society for the Promotion of Science

制度名：Grants-in-Aid for Scientific Research

研究種目：Grant-in-Aid for Scientific Research (B)

研究機関：Tohoku University

2010年4月1日～ 2014年3月31日

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本研究課題では，設計マージンのリラックス化，ならびに総合的なVLSIの高性能化・高歩留り化を実現する新概念VLSI設計技術の構築を目的とし，不揮発性記憶素子とシリコン集積回路を組み合わせることで製造後および動作中に集積回路の特性を調整できるPVTバラつきフリー回路方式，ならびに上述したバラつきを十分小さくする回路パラメータ自動調整技術に関する研究を行った．
多値双方向同時データ転送技術に基づく高速LDPCデコーダVLSIの開発

羽生貴弘, 望月明, 松本敦, 夏井雅典

提供機関：Japan Society for the Promotion of Science

制度名：Grants-in-Aid for Scientific Research

研究種目：Grant-in-Aid for Scientific Research (B)

研究機関：Tohoku University

2006年～ 2008年

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データ通信において優れた誤り訂正復号能力を有する方式「Low-Density Parity-Check(LDPC)復号方式」では, 1000ビット以上の復号処理において10Gbps以上の高速化と実用的な低消費電力化が望まれている. 我々は, 高速化が同期式制御の最悪遅延に律速されている点に着目し, これを解決するために, 非同期式制御の活用と, 電流モード多値回路による非同期回路の効率的実現を行った. まず, 非同期デ-タ転送の利点を最大限に活用するために, 「前後のデータの類似性が極めて高い」ことに着目したフラッティングアルゴリズム(一部のデ-タ更新だけで演算を実行)を考案し, BERにほとんど影響を与えることを確認した. また, 信号線の多値符号化に基づいた双方向同時非同期デ-タ転送方式を考案し, LDPCデコ-ダ内のデータ転送スループットの倍増化と共に, 演算ノードの稼働率を倍増させた. さらに, 具体例として, 1024ビットLDPCデコーダLSIを設計し, 従来手法による実現と比較し, 1.65倍に高性能化できることを確認すると共に, 256ビットLDPCデコ-ダLSIを90nmCMOSプロセスで試作して基本原理動作の検証を行った. このフラッティングアルゴリズムの特長を最大限に生かせる方式として, 部分パイプライン方式についても検討し, 従来困難であった10Gbpsの高速化が達成できることもシミュレーションで明らかにした. 以上の成果は, 国際ジャーナルとして著名なIEEE Transaction on VLSIに採択決定されるなど, 学術雑誌論文に8件, 学会発表42件に取りまとめた.
不揮発性デバイスに基づくクイックオンVLSIシステムの構成

羽生貴弘, 松本敦, 望月明

2006年～ 2007年

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不揮発性ロジックに基づくクイックオン・超並列・動的再構成可能VLSIの基盤技術を確立するため,本年度は,不揮発性デバイスの1つTMR(Tunneling Magneto-Resistive)素子とMOSトランジスタの相対配置と回路のスイッチング特性について検討した.TMR素子はメモリ素子の1つであるが,その記憶状態に応じて抵抗値が変化する可変抵抗素子とみなせる.そのため,TMR素子とMOSトランジスタを直列接続した基本回路構成において,TMR素子を下側(グランド側)に配置すると,TMR素子に電流を流すとトランジスタのソース端子が電圧降下を起こすため,ゲート・ソース間電位が減少し,MOSトランジスタのスイッチングを弱めてしまう.通常,MRAMではこの影響を避けるため,TMR素子を上側(電源側)に,MOSトランジスタを下側(グランド側)にそれぞれ配置して直列接続するが,ロジック回路を構成する場合,TMR素子自体の抵抗値変化のみならず,この電圧降下によるMOSトランジスタへの影響も同時に活用することで,ON・OFF状態の抵抗差をより大きく取ることができ,高速スイッチングが可能となる.本研究の主な成果は,2007年8月開催のMWSCASに採択・発表すると共に,応用物理学会誌の解説論文(2007年12月号),2008年3月初旬の磁気学会と同年3月末の応用物理関係学会にてそれぞれ招待講演を依頼されるなど,MOSトランジスタと新機能デバイスを融合した,今後の新しい集積回路技術の1つとして国内外で評価された.
双方向電流モード多値回路技術に基づく超高速非同期データ転送VLSIの開発

羽生貴弘, 望月明

提供機関：Japan Society for the Promotion of Science

制度名：Grants-in-Aid for Scientific Research

研究種目：Grant-in-Aid for Scientific Research (C)

研究機関：Tohoku University

2003年～ 2005年

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現有VLSIの同期制御方式に伴うクロック分配問題を解決する一手法として,クロック信号を用いない非同期式回路が知られているが,非同期制御方式のための配線数とハードウェア量が増大する問題が指摘されていた.これらの問題点を解決するため,本研究課題では,まず(1)データと非同期制御信号を2本の配線に重畳する多値2線符号化方法を考案した.従来までの2線符号化では「2値データとリクエスト(Req)信号を表現」するのみで,アクノリッジ(Ack)信号用にさらに一本の配線が必要であったが,提案方式では,2線上に,データ,Req信号,Ack信号の全てを重畳できる.また,データには2値データのみならず,原理的には任意の多値データの重畳が可能である.さらに,双方向同時データ転送に対しても本符号化方法で実現できることも示した.この結果,双方向から1ビットずつデータ転送する場合,同期式と同じ配線数で非同期データ転送ができることを明らかにした.(2)ハードウェア量増大に対する対処として,本研究では,電流モード多値回路技術の徹底活用によるコンパクト化を行った.上述した多値符号化では,非同期データの到来を「2線信号値の和で検出」するプロトコルを提案しており,信号レベルを電流値で直接表現することで「和」を「電流値の線形加算」で能動素子を用いずに結線のみで簡単に実現することに成功した.この回路構成の基本動作は,回路シミュレータHSPICEで確認すると共に,0.18umCMOSルールで実回路チップを試作し,その動作を実証した.この結果,同一消費電力の下で,従来までの非同期回路と比べて約1.5倍高速化することに成功した.以上の研究成果は,IEEE ISMVL(多値論理国際シンポジウム)等に採録されるなど高く評価されている.
転送ボトルネックフリー多値ロジックインメモリVLSIの開発と応用

羽生貴弘, 亀山充隆, 望月明, 木村啓明

提供機関：Japan Society for the Promotion of Science

制度名：Grants-in-Aid for Scientific Research

研究種目：Grant-in-Aid for Scientific Research (B)

研究機関：Tohoku University

2001年～ 2004年

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VLSIチップ内大局的配線に起因する性能劣化を本質的に解決するため、記憶機能と演算機能をビット単位の細粒度で一体化するロジックインメモリ(Logic-in-Memory)構造とこれを効率的に実現する新概念回路技術について研究した。まず、記憶・演算機能をデバイスレベルで一体化する強誘電体ロジックインメモリ回路技術を提案した。強誘電体キャパシタ内の残留分極状態が、強誘電体キャパシタ両端の電位差によって状態遷移することを活用し、入力値の差に基づく論理演算を初めて実現した。この応用例として、54ビット乗算器を構成し、大幅な性能向上が達成されることを明らかにした。また、強誘電体ロジックをさらに改良し、記憶データのリフレッシュを必要としない「非破壊読出し」機能と「高速論理演算機能」を同時に実現できる、新しい強誘電体ロジックインメモリ回路の開発にも成功した。高速なスイッチング動作を行うため、2個の強誘電体キャパシタを直列に接続して相補的に動作させることで2倍程度の出力電圧振幅を得た。応用例として、連想メモリLSIを構成し、大幅な性能向上が達成されることを明らかにした。さらに、トンネル磁気抵抗効果(TMR : Tunneling Magnetoresistive)素子を活用して演算機能を実現し、TMR素子の持つ優れた不揮発性記憶機能と演算機能をコンパクトに一体化した相補形TMR/トランジスタネットワークを活用したロジックインメモリ回路を提案した。TMR素子が記憶データによって抵抗値が変化する可変抵抗素子として見なせることに着目すると共に、TMRネットワーク内の微小な抵抗値の変化を高速に検出するための手法として、ダイナミック形電流モード回路を活用することで、定常電流をカットでき、低消費電力化も同時に達成した。応用例として、画像の動きベクトル検出等に用いられる差分絶対値和(SAD)演算器を構成し、大幅な性能向上が達成されることを明らかにした
多値技術に基づく高速データ転送とそのマルチメディアVLSIプロセッサへの応用

羽生貴弘, 米田友洋, 川人祥二, 亀山充隆

2002年～ 2002年

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本研究課題では、米国等で先行している高速データ転送技術を、この分野で著名な国際会議への参加や著名な研究者を交えた国際研究討論会を自ら開催することで習得すると共に、この技術を活用したより高性能な高速データ転送技術の開発を目的としている。この観点から本年度の研究成果の概要を以下に列挙する: (1)国際会議「VLSI回路シンポジウム」への参加(平成14年6月):VLSI Circuit Symposiumは回路技術に関する国際会議であり、最先端回路技術に関する最も権威のある国際会議の1つである。本研究代表者らはこの国際会議に出席し、最新の高速データ転送技術動向を調査した。昨年までRambus社等の米国企業が主流だった高速データ転送技術は、平成14年度になりアジア地区や国内大手企業も積極的に研究がなされていることが伺えた。また、高速データ転送技術と演算機能を一体化したCommunnication Processorと呼ばれるマルチメディア応用プロセッサの発表も盛んに行われた。本研究者らのグループでも、高速データ転送を実現するため、演算機能と記憶機能を一体化する新しい回路技術をこの国際会議で発表し、研究者の興味を引いた。 (2)国際会議「ニューパラダイムVLSIコンピューティング」の開催(平成14年12月): 高速データ転送および高速演算機能も交えたVLSIコンピューティング全般をカバーする国際会議として、本研究者らのグループが中心となり、第1回ニューパラダイムコンピューティング国際会議を東北大学(仙台)で開催した。国外から招聘された研究者は約10数名、国内から約100名程度の研究者が集い、3日間に渡り研究発表を行った。国内外の研究者間で活発な討論が展開され、とても有意義な国際会議であった。 (3)国際会議ISSCC'03への参加(平成15年2月): 国際固体回路会議(ISSCC)も最先端回路技術に関する最も権威ある国際会議の1つである。この会議において、本研究者らのグループは、高速データ転送に関連する不揮発性ロジック回路と呼ぶ新しい回路技術を発表した。
低電力性・高信頼性を有する高性能電流モード多値VLSIシステムの実現

羽生貴弘

提供機関：Japan Society for the Promotion of Science

制度名：Grants-in-Aid for Scientific Research

研究種目：Grant-in-Aid for Scientific Research (C)

研究機関：Tohoku University

2000年～ 2002年

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本研究では、電流値を情報担体とする電流モード多値集積回路を活用し、高速化・低消費電力化・高信頼化に優れたVLSIシステムを構築することを目的としている。まず電流モード多値回路のスイッチング速度向上のため、MOS差動対回路を基本構成要素とする。MOS差動対回路は、入力電圧振幅が小さい場合でも高い出力電流駆動能力を有するため、同一消費電力の下で高速スイッチングが可能となる。本研究では、多レベル電流信号をPMOSトランジスタで多値電圧値に変換することで、カレントミラーのない高性能多値集積回路の実現方法を提案している。カレントミラーを削除することで、電流比較回路が電圧比較回路に置き換える必要がある。これはMOS差動対回路が本来電圧入力であったため、回路構成がより簡単になることとなる。すなわち本研究では、電流線形加算(結線のみで実現)、電流電圧変換回路(PMOSトランジスタ1個)、電圧比較回路(差動対回路)、出力生成回路(差動対回路)を組み合わせることで、任意の多値論理回路が構成できることとなる。さらに、差動対回路を2線相補信号で駆動して電流駆動能力をさらに向上させる2線式電流回路モード多値技術、多値しきい値情報を信号線に重畳して電圧比較回路を削除する回路技術なども考案した。上記低電力化に関する研究成果は、多値論理研究において世界で最も権威のある多値論理国際シンポジウム(ISMVL)に計5回採録、高信頼性を実現するためのセルフチェッキング機能を内蔵した電流モード多値集積回路に関する研究成果は、信頼性に関する著名な国際会議(PRDC)に採録されるなど、この研究成果が国内外で高く評価されている。
配線ボトルネックフリー2線式多値ディジタルコンピューティングVLSIシステム

亀山充隆, 羽生貴弘

提供機関：Japan Society for the Promotion of Science

制度名：Grants-in-Aid for Scientific Research

研究種目：Grant-in-Aid for Scientific Research (B)

研究機関：Tohoku University

2000年～ 2002年

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集積能動素子自体のスイッチング時間遅れよりも、内部配線の複雑さに起因する性能劣化が避けられない状況になりつつある。また、メモリと演算部が完全に分離したアーキテクチャでは、メモリ・演算部間のデータ転送に限界が生じることになる。このような状況下においても数GHzクロック周波数で動作する高速・低電力VLSIプロセッサのための高性能回路技術の開発が望まれている。本研究では,このような問題を解決するための新しい方法として,高い電流駆動能力を有する差動対回路技術を徹底的に活用した高性能多値VLSIシステムや強誘電体ロジックインメモリVLSIを考案し,その有用性を実証した.以下に、その主要な成果を列挙する。 1.世界最高性能の多値集積回路の開拓全ての差動対回路を2線相補入力対で駆動する2線式フルソースカップルドロジック多値集積回路を提案し,1線入力駆動の場合と比較して電流駆動能力を大幅に向上できることを明らかにした. 0.18μmCMOSに基づくシミュレーションを行った結果,同一消費電力の下で1線駆動方式と2線駆動方式を比較して,1.3倍程度の高速化が達成されることを示すことができた.これは,低電圧振幅動作に有用な回路技術である. 2.強誘電体デバイスを用いたロジックインメモリアーキテクチャ強誘電体キャパシタを用いた不揮発性ロジックインメモリ回路を提案した。強誘電体キャパシタに印加する入力の電位差に応じて特定の残留分極状態遷移が起こることに着目した機能パスゲートの構成法を与えることができた。さらに,非破壊読出し動作のためのプリチャージ方式を考案した。0.6μmCMOS/強誘電体プロセスにより基本回路の試作を行った結果,同等機能のCMOS回路のみによる構成と比較して,面積はもとよりリーク電流などに起因する消費電力の大幅な減少が可能となることを明らかにした。応用例として完全並列形連想メモリの評価を行い,大幅な高性能化が達成できることを実証した。
1トランジスタセル多値連想メモリの試作とその応用

羽生貴弘, 亀山充隆, 張山昌論

提供機関：Japan Society for the Promotion of Science

制度名：Grants-in-Aid for Scientific Research

研究種目：Grant-in-Aid for Scientific Research (B).

研究機関：Tohoku Univesity

1997年～ 2000年

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メモリと演算モジュール間の通信ボトルネックは、マルチメディアシステムLSIにおける深刻な問題の1つである。メモリセルアレー上に論理回路要素を分散させるというロジックインメモリVLSI構造は、このような問題点を解決する1つの重要な要素技術である。連想メモリ(CAM)は、典型的なロジックインメモリVLSIの1つである。しかしながら、CAMは記憶要素と演算要素が混在している回路オーバーヘッドにより、構成が複雑であり、かつ通常のRAMなどのメモリと比べて容量が小さいという問題があった。そこで本研究課題では、フローティングゲートMOSパストランジスタ論理に基づく高性能多値CAMが考案されており、小面積で高並列な大小比較演算を実行できることを示している。提案のCAMでは、多値記憶データをフローティングゲートMOSトランジスタのしきい電圧に対応づけている。この結果、CAMセル回路をMOSトランジスタ1個のみでコンパクトに構成することに成功している。また、このような多値フローティングゲートMOSトランジスタ回路網に基づくロジックインメモリVLSIアーキテクチャの構成についても考案している。このVLSIを用いることにより、多値入力/2値出力を有する高並列算術/論理演算回路を実現できる。以下では、本研究課題の成果を列挙する: (1)CAM用高並列大小比較演算ハードウェアアルゴリズム (2)フローティングゲートMOSトランジスタを用いた多値パストランジスタ回路網によるロジックインメモリVLSIアーキテクチャ (3)強誘電体デバイスに基づく機能パスゲートとその応用 (4)電流/電圧ハイブリッドモード多値集積回路
高速・低電力電流モード多値算術演算VLSI回路の試作

羽生貴弘

1998年～ 1999年

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センサフィードバックが密な計測制御システムや知能ロボットシステム、情報通信システムなどのマルチメディア応用知能システムを実現するためには、処理の高速応答性はもちろん、移動体に高性能VLSIチップを内蔵させるため、実現するVLSIチップには低消費電力性が必要不可欠となる。本研究では上記の高速性と低消費電力性を同時に満たす回路方式の1つとして、2線式電流モード多値回路方式に着目し、具体的な多値基本回路の設計と試作を行う。また、これを算術演算回路へ応用した際について、その性能を評価することを目的とする。以下に、本年度の研究成果を取りまとめる: (1)チップ試作サービスによる高速・低電力電流モード多値基本回路の試作:前年までに考案した電流モード多値基本演算回路のネットリストを、フルカスタムVLSI試作サービスへ渡し、チップの試作を行った。 (2)試作チップの動作試験:テストボード上にて、試作チップの基本動作を確認した。また、回路シュミレーション結果と比較し、より高性能化達成のため提案回路構成の改良を行った。具体的には、複数の電源電圧を使用することにより、さらに高速性と低消費電力性の点で優れた電流モード多値回路が構成できることを明らかにした。 (3)2線式電流モード多値回路技術を活用した適用分野拡大に関する考察:提案の2線式電流モード多値回路方式は、高速化・低電力化を達成できる技術としてのみならず、セルフチェッキング回路や非同期制御回路等へ容易に拡張できることを見出した。今後はこれらの技術とも融合させて、算術演算システムのみならず、高性能VLSIシステム全般に幅広く活用できることが期待できる。なお以上の研究成果は、多値論理研究で世界で最も権威のある国際会議、IEEE Int.Symposium on Multiple-Valued Logicにて2000年5月末に発表予定である。
超高並列多値演算集積回路チップファミリの試作とその応用に関する研究

亀山充隆, 張山昌論, 羽生貴弘

提供機関：Japan Society for the Promotion of Science

制度名：Grants-in-Aid for Scientific Research

研究種目：Grant-in-Aid for Scientific Research (B)

研究機関：TOHOKU UNIVERSITY

1997年～ 1999年

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本研究では、高並列性を有するハードウェアアルゴリズム、演算と記憶を一体化した多値ロジックインメモリVLSIアーキテクチャ、低電力・高速多値集積回路などに関する研究を行い、信号の多レベル化に基づく多値集積回路の有用性を実証し、多値演算集積回路チップファミリを形成する基盤技術を開発することができた。以下に、その主要な成果を列挙する。 1.高並列多値演算回路の設計理論シンボルレベルで記述された入出力演算仕様に対して、ディジット間の高並列性を満たす多値符号割当、すなわち入力変数に対する出力の依存度を減少させる多値符号化について、以下の3つの方法を考案した。(1)スパース行列をもつReed-Muller展開による高並列演算回路の設計、(2)分割理論による高並列演算回路の設計、(3)階層的符号割当に基づく高並列演算回路の設計。 2.電流モード多値集積回路の開発高駆動能力を有する2線式電流モード回路集積の、高性能化と低消費電力化を検討した結果、ソース結合形電流モード多値集積回路の最適設計法や2電源を用いた低消費電力化などを考案することができた。さらに、2線情報を巧みに利用した、非同期化とセルフチェッキング化にも成功し、2値CMOS回路では得られない、次世代多値集積回路技術を開拓できた。 3.ロジックインメモリ多値VLSlシステムの開発フローティングゲートMOSトランジスタを活用してトランジスタレベルで「記憶機能」と「演算機能」を一体化させることにより、組合せ回路内に記憶機能を分散化させてメモリと演算器間の通信ボトルネックを解消すると共に、記憶機能を有するパストランジスタ論理に基づき算術・論理演算回路を高性能化できる、世界初の多値ロジックインメモリVLSIアーキテクチャを考案した。その典型例として、32ビット入力ワードと1メガビットの全記憶ワードとの大小比較演算を完全並列に実行する、4値ロジックインメモリVLSIの評価を行った。本方式と従来の2値方式による同等機能のものと比較した結果、本方式に基づく実現ではチップ面積を42%、演算速度を26倍、消費電力を21%にそれぞれ大幅に高性能化できることを明らかにした。
瞬時応答性を有する知能集積システム用VLSIプロセッサのハイレベルシンセシス

亀山充隆, 張山昌論, 羽生貴弘

提供機関：Japan Society for the Promotion of Science

制度名：Grants-in-Aid for Scientific Research

研究種目：Grant-in-Aid for Scientific Research (B)

研究機関：TOHOKU UNIVERSITY

1997年～ 1999年

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環境の動的化に高速に応答する、瞬時応答性を有する、高安全システム、ロボットシステム、マルチメディアシステムなどのリアルワールド応用知能集積システム用VLSIプロセッサのハイレベルシンセシスに関する研究を行った。ある要素の拘束条件下で、ある要素に対応する目的関数を最適にするハイレベルシンセシスを議論するときには、具体的応用上で議論し、その後にその手法を一般化するアプローチが有用であると考え、ステレオビジョンVLSIプロセッサ、衝突チェックVLSIプロセッサ、軌道計画VLSIプロセッサなどの応用を取り上げ、それらのVLSI向きアルゴリズムを検討した。次いで、そのアルゴリズムを処理するVLSIプロセッサ演算部の最適設計方法を考察した。知能集積システム用VLSIプロセッサの高性能化を達成するため、時間制約下でのチップ面積最小化を実現する並列構造プロセッサ、メモリ部と演算部の転送ボトルネックを解決するロジックインメモリ構造のハイレベルシンセシス方法を提案することができた。以下にその主要な成果を列挙する。 1.ディープサブミクロンVLSIプロセッサの高性能化のためには、配線遅延の影響を受けない、メモリからの並列データ転送を高速に行えるアーキテクチャの構築が望まれている。この問題に対し、並列化メモリモジュールと演算器間のデータ転送の効率化と高速化を目的とした、最適アロケーション手法を考案し、ステレオビジョンVLSIプロセッサヘ適用し、その有用性を実証した。 2.衝突チェックVLSIプロセッサとして、階層的に座標変換と照合演算を繰り返すVLSI向きアルゴリズムを考案し、読出し専用CAMとビットシリアルパイプラインアーキテクチャに基づくVLSIプロセッサの設計・試作を行った。 3.ロボットが自律的に作業を遂行するための軌道計画として、作業空間においてロボットが障害物から離れた空間を移動するようなコンフィグレーションを優先的に探索することにより、確率的に高速化を行うVLSI向きアルゴリズムを考案した。演算器を冗長に用いたアロケーションにより、相互結合回路網が最小化される方法を見出し、ロジックインメモリ構造のVLSIを構成できることを明らかにした。
知能集積システム用多値プロセッサに関する研究

羽生貴弘, LIN H.C., NG WaiーTung, GULAK Glenn, SMITH Kennet, 亀山充隆, NG Wai Tung, SMITH Rennet

提供機関：Japan Society for the Promotion of Science

制度名：Grants-in-Aid for Scientific Research

研究種目：Grant-in-Aid for international Scientific Research

研究機関：TOHOKU UNIVERSITY

1997年～ 1998年

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実世界と密接なインターフェースを必須とするリアルワールド応用知能集積システムを実現するためには、膨大な実世界のデータや計算量の多い知能アルゴリズムを超高速に処理する超高性能VLSIプロセッサ、すなわち「知能集積システム用スーパーチップ」を開発する必要である。本共同研究では、各境界領域の専門家を交えて、スーパーチップ開発のための最新の「システムアーキテクチャ」・「回路技術」・「デバイス技術」に関する討論会を開き、従来の延長上にないシステム構成方法を積極的に考案していくことを目的とする。以下、本研究成果は以下の通りである: (1) アルゴリズム・システム・アーキテクチャレベルの討論: 知能集積システム用超並列画像処理システム実現のためのアーキテクチャとして、「多値ロジックインメモリ構造VLSI」の有用性について討論した。多値ロジックインメモリ構造アーキテクチャでは、演算器と頻繁にアクセスするデータを演算器のローカルメモリに優先的に記憶する。これにより、現在のVLSIチップにおける配線の複雑さに起因する通信ボトルネックが大幅に解決できることが具体的事例を通じて確認した。 (2) 論理機能ブロック・回路レベルの討論: 上記ロジックインメモリ構造の概念を回路レベルでも実現する新しい回路構成方式として、「フローティングゲートMOSパストランジスタ回路網」を考案し、この有用性や具体的活用方法について議論した。フローティングゲートMOSトランジスタは本来「多値メモリ素子」として利用されているが、本考案の回路方式では、記憶機能と演算機能(しきい演算機能とパススイッチ機能)を同時に兼ね備えた機能ゲートとして位置づけ、その有用性を議論した。 (3) デバイス・プロセスレベルの討論: 上記フローティングゲートMOSトランジスタを多値機能デバイスとして安定して実現するための技術的問題点を議論した。
超並列多値連想メモリに関する研究

羽生貴弘

1996年～ 1996年

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本研究ではまず、提案する多値連想メモリ(CAM)の仕様化を行った。すなわち、多値CAMで行う数値データ処理を分類し、知能情報処理に不可欠であると考えられる演算として「数値の大小比較演算」に特定し、これをできるだけ高速に実行できるCAMの構成を設計仕様とした。通常のCAMではマスク付き一致・不一致の検出は容易に高並列化可能であるが、数値の大小比較やソーティング等の演算は直列的に実行されているため、この演算をできるだけ高速に実行する新しい演算アルゴリズムと新しいハードウェア構成を検討することは極めて重要である。アルゴリズムレベルでの高性能化として、本研究では「情報の多値符号化表現」を活用することにより、大小比較すべきデータの桁数を減少させた。また、各CAMセルでの大小比較結果を適宜取りまとめることにより、n桁の多値データに対する大小比較演算をnステップで実行させることに成功した。ハードウェアレベルでの高性能化として、本研究では多値CAMをできるだけコンパクトに実現することで単位面積当たりの演算能力を高める方法を検討した。まず、コンパクトなCAMセルを実現するためにCAMセル自体の演算機能をできるだけ簡易なものにすることを考察した。具体的には、CAMセルアレー外部で共通に入力信号の変換を行うことにより、CAMセル内部では「単純なしきい演算機能」と「多値記憶機能」のみを実現すればよいことを見出した。さらに、フローティングゲートMOSトランジスタを活用することにより、CAMセルがこのトランジスタ1個のみで実現できることを明らかにした。なお、上記の研究成果は、最先端集積回路研究で最も権威のあるISSCC '97 (1997年2月)で発表されるなど、国内外の関連分野の研究者から高く評価された。
高安全知能自動車用多値VLSIプロセッサに関する研究

亀山充隆, でん小衛, 羽生貴弘

提供機関：Japan Society for the Promotion of Science

制度名：Grants-in-Aid for Scientific Research

研究種目：Grant-in-Aid for Scientific Research (B)

研究機関：Tohoku University

1995年～ 1996年

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本研究では、自動車の高安全走行に必要となる障害物回避アルゴリズムと危険検出ルールの仕様化、およびこれらの演算を高並列に実行するためのVLSIプロセッサの構成法に関する研究を行った。まず、障害物回避軌道を生成するために、障害物と自動車との衝突チェックをできるだけ高並列に実行するVLSIプロセッサを開発した。アルゴリズムレベルのアプローチとして、自動車を最小個数の直方体で表現する方法を提案し、衝突チェック個数自体の減少を行った。また、膨大な衝突チェック演算を並列処理の適する連想メモリ(CAM)で実行させると共に、CAM内の記憶回路として読出し専用メモリを活用することにより、高性能な衝突チェックVLSIプロセッサが実現できることを明らかにした。回路ベルでの高性能化として、低電力電流モード多値集積回路技術や超並列処理に適する多値CAMの開発に成功した。まず電流モード多値回路では、電流源に用いているトランジスタのゲート電圧を直接制御することにより、回路のクリティカルパスを増加させることなく無駄な電力消費を徹底的に減少させた。これにより、従来の電流モード多値回路に基づく乗算器と比較して、同じ遅延時間を保ちながら消費電力を20%程度まで減少させることに成功した。また、高性能なCAMを実現するため、CAMセルアレーの外部に共通に入力信号変換回路を配置することにより、CAMセル機能を単純なしきい演算と多値記憶のみに限定した。このCAMセル機能をフローティングゲートMOSトランジスタで同時に実現させることにより、結果的に多値CAMセルをトランジスタ1個で実現することに成功し、従来のCAMにはない高速かつ高密度な新しいCAMが実現できることを明らかにした。なお、上記の高性能多値演算回路の構成法に関する研究成果は、最先端集積回路研究で最も権威のある国際会議IEEE International Solid-State Circuits Conf.で1996年2月と1997年2月の2度に渡り採録されるなど、国際的な関連分野の研究者から高く評価された。
超高並列演算システムと次世代多値集積化に関する研究

亀山充隆, 羽生貴弘

提供機関：Japan Society for the Promotion of Science

制度名：Grants-in-Aid for Scientific Research

研究種目：Grant-in-Aid for Scientific Research (B)

研究機関：Tohoku University, Graduate School of Information Sciences

1994年～ 1996年

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知能集積システムの高性能化を目指し、入力桁に対する出力桁の依存度が少なく、演算遅延を定するクリティカルパスが短い高並列演算システムの系統的設計法の研究を行った。特に、線形性を活用すれば代数的取扱いが容易となることに着目し、シンボルレベルで与えられた演算仕様に対し、各シンボルの冗長符号割当に基づく高並列演算システムの系統的設計法を考案した。すなわち、有限体上の加算器と定数乗算器で構成される線形演算システムにおいては、入出力関係を表現行列で記述でき、等価な入出力関係を満たす符号変換を系統的に議論できる。このような線形演算回路の高並列化のために相似変換を用いれば、出力の各桁が入力の高々2桁にしか依存しない演算回路を構成できることを見い出した。さらに、線形性に基づく設計概念を拡張し、より適用範囲が広いリ-ド・マラ-展開に基づく高並列演算回路の設計法を提案している。2次のリ-ド・マラ-展開は、線形代数における2次形式表現行列の対角化に帰着できることを見い出し、これを3次以上の高次へ拡張する方法を考案した。これは線形性の概念が非線形ディジタルシステムの設計にも適用可能であることを示す有用な成果である。一方、極限微細化が進行したVLSIでは、チップ内配線の複雑さに起因する性能限界が深刻となっている。多値冗長符合表現に基づく演算回路を特長ある多値ハードウェアで直接的に実現できれば、より高性能化が推進されることが期待される。本研究では、物理的な回路実現の側面からも、「次世代多値集積化」と称してサブミクロン領域でも安定に動作する、世界初の高性能電流モードMOS集積回路の研究を推進し、従来延長上にはない次世代多値集積化に向けた電流モードMOS回路を考案した。
次世代デバイスに基づく高性能多値VLSIシステムの構成に関する研究

羽生貴弘

1994年～ 1994年

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本研究では、次世代デバイスの1つである共鳴トンネリングトランジスタの特性を参考にすると共に、システム構築上で重要となる演算機能を整理することにより新しいデバイスモデルを定義し、そのモデルに基づき高性能な多値LSIシステムを系統的に構成する方法について研究を行った。まず、次世代デバイスとして共鳴トンネリングトランジスタに着目し、多値演算回路への応用とデバイス自体の実現可能性の両面とを念頭においてデバイスモデルの機能的仕様を決定した。また、上記のデバイスモデルに基づいて次世代集積回路実現に適合した多値基本演算子の定義を行うと共に、それに基づく多値演算システムの系統的合成方法の定式化を行った。具体的には、多値演算システムでは(1)多値信号を伝送するための「パスゲート機能」と(2)多レベル信号を検出するための「ユニバーサルリテラル機能」が重要であることを見いだすと共に、これら2つの機能を満たす基本ゲートが共鳴トランジスタを用いて極めて簡単に実現できることを示した。さらに、この機能デバイスを「ス-パパスゲート」と名付けて、その系統的設計方法について議論してきた。以上の研究成果により、英国電気学会誌(IEE)において2編のフルペーパー論文が採録されるに至った。このように、現在提案されているデバイスに基づいてシステム構成を行うのではなく、システム実現に本質的に重要となるデバイス機能をシステムアーキテクチャ側から提案するアプローチは、システムの究極的な最適設計法として従来の延長上にない極めて独創的なものであり、上述したように国際的にもその研究成果が認められてきているので、わが国の科学技術の発展に大いに寄与できたものと確信している。
ロボットビジョン用特徴抽出VLSIプロセッサシステムの構成に関する研究

羽生貴弘

1993年～ 1993年

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未知環境下で自律的に作業を行う次世代知能ロボットシステムを構築するためには、視覚情報に基づき環境認識を行い、認識結果をフィードバックして自己の持つ環境モデルを逐次的に更新させながら制御していくことが重要となる。特に、実世界での応用を前提とした知能集積システムにおいては、上述した環境の変化を入力画像から迅速、かつ的確に検知することが必要不可欠であると考えられる。本研究では、画像認識を行う上で重要となる特徴量としてエッジ抽出に着目し、それを系統的かつ高速に処理するプロセッサシステムの構成について考察した。すなわち、濃淡階調を有する入力画像に対して単に論理微分処理を行っただけでは物体の輪郭線には複数の不連続な部分が生じてしまう。そこで、認識対象物体に関するモデルに基づいてトップダウン的に推論を施し、総合的に認識物体のエッジ抽出を行った。また高速処理に関しては、多値電流モード回路に基づく新しいスイッチング基本回路を考案し、高速演算回路の実現可能性をシミュレーションやレイアウト設計により実証してきた。上記の研究成果は、従来のソフトウェア中心で研究されてきたロボットビジョン研究に対して、ハードウェアによる実現可能性とその有効性を示す新しい試みであり、わが国の独創的研究の一つとして貢献できたと確信する。
ポストバイナリULSIシステムに関する研究

亀山充隆, SILIO Charle, BUTLER Jon T, SMITH Kennet, 笹尾勤, 羽生貴弘, 樋口龍雄, CHARLES B Si, JON T Butler, KENNETH C Sm

提供機関：Japan Society for the Promotion of Science

制度名：Grants-in-Aid for Scientific Research

研究種目：Grant-in-Aid for international Scientific Research

研究機関：Tohoku University, Graduate School of Information Sciences

1992年～ 1993年

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1兆トランジスタ/チップの時代に向け、極限集積超並列・超高速プロセッサ応用の目指す1つの重要な方向として、コンピュータワールドのみにとどまらず、信号の流れが実世界と融合した知能集積システムへの応用すなわちロボットシステム、計測制御システム、情報通信システムなどのための高度知能システムの実用化が今後ますます重要になることは明らかである。このような応用では、知能処理アルゴリズムの開発はもとより、センサフィードバックなど実世界との密接な情報のやりとりが必須であるため、入力から出力応答までの演算遅れ時間をできるだけ小さくすることが重要となる。このような演算遅れ時間の小さい知能集積システム用プロセッサにおいては、高並列化を種々のレベルで徹底的に活用すると共に、隣接モジュール間のみの通信(ローカル通信)によるパイプライン並列処理アーキテクチャのみではなく、空間的並列構造とともに大局的通信(グローバル通信)が必須となる。ところで、集積回路技術は極限微細化に向けて進展しているが、能動素子自体のスイッチング時間遅れよりも、内部配線の複雑さに起因する性能劣化が避けられない状況になりつつある。特に、上述のようなグローバル通信を伴う超並列アーキテクチャにおいて、セル、基本ブロックやモジュール間通信のための配線が激増し、配線容量・抵抗の増大及び配線遅延が次世代知能集積システム用スーパーチップの本質的重要課題となっている。以上のような観点から、本研究では国際ワークショップ開催や国際研究討論により、次世代集積システムとしての多値情報処理の利点を総合的に討論し、デバイス・回路レベル、演算アルゴリズムレベル、システム・応用レベルの各階層での研究成果を得ることができた。デバイス・回路レベルでは、集積回路の微細化に伴い生じるボトルネックである、内部配線量増大による性能劣化に対し、多値集積化が有用であることを、種々の実例を通じて明らかにした。これらの成果は、LSIにおいて最も権威ある国際会議の1つである1993年ISSCC(固体素子回路国際会議)においても、大学の独創研究として注目された。現在まで、ディジタル集積回路といえば2値論理が常に主役であった。しかしながら、エレクトロニクスシステムの基本概念である配線に基づくシステム構成が限界に近付きつつある現在、多値集積回路が有望となる見通しが得られた。さらに、多値集積回路を一層発展させるためには、現在デバイス延長上のままでは必ずしも容易ではなく、共鳴トンネンリングトランジスタなどのデバイスモデルに基づく回路構成の利点を明確にし、デバイス開発の具体的対象を明示していくことが重要であることも把握された。演算アルゴリズムレベルでは、クリティカルパスを決定するゲート段数を減らす高並列演算回路設計のための符号割り当て方法が考察され、小規模演算ではその高並列化設計法の基礎の確立に成功した。すなわち、線形システムの概念に基づく系統的多値符号割当てによる大規模・高並列演算システムの設計法により、加減算、乗除算、記号処理演算などの基本演算回路をきわめて高並列に構成が可能となった。システム・応用レベルでは、空間的並列性を有する演算遅れ時間の少ない知能集積システム用高集積プロセッサへの応用が考察され、ディジタル制御VLSIプロセッサなどの設計・評価を行なった。また、これらが一般化されたユニバーサルスーパーチップと呼ぶ世界初の知能集積システム用のプロセッサの提案を行った。すなわち、大容量の並列通信能力を有する相互結合回路網によりきわめて細粒度の空間的超高並列処理を可能とするアーキテクチャを考察し、プログラムにしたがって自由自在に結合構造を可変とできるプロセッサを実現することが重要であることを見出した。
4値CMOS集積回路に基づく超高速推論ハードウェアエンジンの試作とその応用

樋口龍雄, 羽生貴弘, 亀山充隆

提供機関：Japan Society for the Promotion of Science

制度名：Grants-in-Aid for Scientific Research

研究種目：Grant-in-Aid for Developmental Scientific Research (B)

研究機関：TOHOKU UNIVERSITY

1991年～ 1992年

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初めに超高速推論ハードウェアエンジンにおいて、処理量が膨大となるパターンマッチング(PM)演算を実行するための4値PMセルの構成法を与えた。4値PMセルはフローティングゲートMOS-FETを用いることにより、しきい値を可変にすることができる。ルール情報はトランジスタのしきい値電圧として、記憶させることにより、トランジスタに記憶と演算の機能をもたせることができるので、1セルをトランジスタ1個で実現することができた。4値PMアレーはリテラルの機能をもつPMセルをアレー構造にすることにより、完全並列構造が実現できる。4値PMセルの動作を確認するため、回路解析プログラムSPICE2によりシミュレーションを行い所期の良好な動作をすることを確認した。次いで、4値PMセルについて同等機能をもつ2値回路と集積回路としての性能評価を試みた。2層メタル2μm設計ルールを用いてレイアウト設計による面積を比較したところ、4値PMセルの場合は2値に比べて約60%の面積にすることができた。一方推論チップの推論速度は約300nsとなり、ソフトウェア実行の場合に比べて超高速となり、超高速推論ハードウェアエンジンを実現できることが明らかになった。応用として実時間物体認識システムをとり上げ、まずその構成法を明らかにした。すなわち、3次元物体認識で重要なクリーク抽出アルゴリズムを検討し、探索木の幅方向に並列性があることに着目して、並列処理ハードウェアによる高速クリーク抽出法を提案した。これにより使用メモリ量が少なく、高並列探索ができるプロセッサの構成が可能となった。本プロセッサはシミュレーションの結果、汎用ワークステーションに比べて約500倍の速さでクリーク抽出を行える。例として、7種類の3次元物体認識を行い正しく認識を行うことができた。
知能ロボット用超高性能多値ス-パ-チップの基礎的研究

樋口龍雄, 羽生貴弘, 亀山充隆

提供機関：Japan Society for the Promotion of Science

制度名：Grants-in-Aid for Scientific Research

研究種目：Grant-in-Aid for General Scientific Research (B)

研究機関：TOHOKU UNIVERSITY

1989年～ 1991年

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SignedーDigit数系(SD数系)は,対称R進数表現の一種であり,SD加減算においては語長に無関係にキャリアの伝搬が隣り合った1けたのみに限定されるので,並列処理が可能となり高速演算が期待できる。しかし,これまで集積回路実現の観点から研究されたことがなかった。本研究では,知能ロボット用超高性能多値ス-パ-チップ実現の一つのアプロ-チとして,本研究代表者らが初めて開発したCMOSデバイスによる多値ス-パ-チップ実現のための高速SD数算術演算用アレ-の構成法を確立しその性能評価を行うと共に,知能ロボット用ス-パ-チップの開発設計を行った。初めに、電流源,カレントミラ-,スレショルドディテクタ,双方向電流入力回路を構成要素とする多値双方向電流モ-ド回路方向を提案した。得られた回路に基づき演算回路の基礎となる4進SD数全加算器の構成法を示すとともに,2μm設計ル-ルによるCMOS集積回路の試作を行い,優れた特性をもつことを確かめた。これらの成果を踏まえて構成モジュ-ルとして,加算部,部分積生成部,および商生成部よりなる算術演算モジュ-ルを開発した。本演算モジュ-ルをアレ-状に配列することにより種々の算術演算が実行できる。本ジュ-ルアレ-は,短い開発期間で高性能な算術演算システムを実現するためのセミカスタムVLSIの一方式として有用である。最後に,演算遅れ時間最小の基本計思想の下で,知能ロボット制御用並列構造VLSIプロセッサと,ロボットビジョン用VLSIプロセッサのア-キテクチャを考察し,その開発設討を行った。その結果,得られた多値ス-パ-チップの演算遅れ時間は,同等規模の2値VLSIプロセッサと比ベると格段に小さく,優れていることを確認した。

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社会貢献活動 1

スピントロニクス技術を用いた不揮発性集積回路の試作に成功－磁石と半導体を組み合わせて待機電力をゼロにする新しい集積回路－

2008年8月21日～

その他 4

高機能・超低消費電力スピンデバイス・ストレージ基盤技術の開発

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スピンを操る技術をもとに，産学連携で研究開発を推進し，メモリ・ロジック回路，ストレージ等の高機能・超低消費電力コンピューティングのための基盤技術を開発する
多値2値融合・非同期データ転送に基づく高速・低電力LDPCデコーダLSIの開発

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多値2値融合・非同期データ転送に基づく高速・低電力LDPCデコーダLSIの開発
TMRロジックに基づく動的再構成可能回路技術に関する研究

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TMRロジックに基づく動的再構成可能回路技術に関する研究
不揮発性ロジックに基づく瞬時再構成可能VLSIの開発

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不揮発性ロジックに基づく瞬時再構成可能VLSIの開発