研究者詳細

顔写真

イワサキ　ヒロエ
岩崎　裕江
Hiroe Iwasaki
所属
タフ・サイバーフィジカルＡＩ研究センター
職名
特任教授（研究）
学位

  • 博士（工学）（筑波大学）

e-Rad 研究者番号
60902179

経歴 7

  • 2022年8月 ～ 継続中
    東北大学　タフ・サイバーフィジカルAI研究センター　特任教授

  • 2022年4月 ～ 継続中
    東京農工大学　工学研究院　教授

  • 2020年7月 ～ 2022年3月
    東北大学　タフ・サイバーフィジカルAI研究センター　特任教授

  • 2020年7月 ～ 2022年3月
    NTTエレクトロニクス　映像コンポーネント事業本部

  • 2013年4月 ～ 2020年7月
    日本電信電話株式会社　メディアインテリジェンス研究所

  • 2011年4月 ～ 2013年3月
    NTTエレクトロニクス

  • 1991年4月 ～ 2011年3月
    日本電信電話株式会社

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学歴 1

  • 筑波大学　第三学群　情報学類

    1987年4月 ～ 1991年3月

委員歴 20

  • 国立研究開発法人科学技術振興機構　国際青少年サイエンス交流事業選考委員会 インド若手研究人材招へいプログラム分科会 委員

    2024年9月 ～ 継続中

  • 情報処理学会　システム・アーキテクチャ研究運営委員会 幹事

    2024年4月 ～ 継続中

  • 国立研究開発法人科学技術振興機構　先端国際共同事業推進事業 アドバイザ

    2023年8月 ～ 継続中

  • 電子情報通信学会　コンピュータシステム研究専門委員会 専門委員

    2023年6月 ～ 継続中

  • 電子情報通信学会　男女参画委員会 委員

    2022年6月 ～ 継続中

  • 電子情報通信学会　エレクトロニクスソサイエティ アドホック幹事

    2022年6月 ～ 継続中

  • 電子情報通信学会 集積回路研究会　専門委員→幹事補佐→専門委員

    2010年5月 ～ 2022年6月

  • CREST　ディペンダブル V LSI システムの基盤技術 追跡評価委員

    2020年8月 ～ 2021年3月

  • 情報処理学会 システムとLSIの設計技術研究会　幹事

    2018年5月 ～ 2020年5月

  • Asia and South Pacific Desig n Automation Conference ASP DAC Designer s Forum　実行委員

    2014年4月 ～ 2019年1月

  • 画像電子学会　技術理事

    2015年6月 ～ 2017年5月

  • 情報処理学会 計算機アーキテクチャ研究会　運営委員

    2012年5月 ～ 2015年5月

  • 戦略的創造研究推進事業における領域事後評価委員　委員

    2015年3月 ～ 2015年3月

  • 電子情報通信学会 Integrated Circuits and Devices in Vietnam(ICDV)　実行委員

    2010年5月 ～ 2012年8月

  • 電子情報通信学会 集積回路研究会 LSI とシステムのワークショップ　実行委員

    2010年7月 ～ 2012年5月

  • IEEE Symposium on Low Power and High Speed Chips Cool Chips　組織委員

    2009年5月 ～ 2011年3月

  • 電子情報通信学会 英文論文誌 D分冊　編集委員

    2006年5月 ～ 2010年5月

  • 電子情報通信学会 英文論文誌 C分冊　編集委員

    2002年5月 ～ 2006年5月

  • 情報処理学会 計算機アーキテクチャ研究会　運営委員

    2002年5月 ～ 2006年4月

  • 情報処理学会 システムソフトウェアとオペレーティング・システム研究会　運営委員

    1998年5月 ～ 2002年4月

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研究キーワード 6

  • AI技術

  • FPGA

  • VLSI技術

  • ハードウェア実装技術

  • 映像符号化

  • 映像処理プロセッサ

研究分野 2

  • ものづくり技術（機械・電気電子・化学工学） / 通信工学 / 映像符号化LSI

  • 情報通信 / 知能情報学 / 映像処理ハードウェア

受賞 10

  1. Best Session Presentation Award

    2025年1月　ICCE 2025 Award　A Fast Block Partitioning Decision Method Using Luminance Textures for VVC Encoders

  2. Outstanding paper award (The Twelfth International Symposium on Computing and Networking (CANDAR 2024))

    2024年11月　Adaptive Parallelization based on Frame-level and Tile-level Parallelisms for VVC Encoding

  3. Best Paper Award

    2022年12月　The 23rd International Conference on Parallel and Distributed Computing, Applications and Technologies(PDCAT 2022)　A Partitioned Memory Architecture with Prefetching for Efficient Video Encoders

  4. Best Paper Award

    2022年5月　IEICE Communications Society　4K 120fps HEVC Encoder with Multi-Chip Configuration

  5. Best Poster Award

    2022年4月　IEEE Coolchips　A Shared Cache Architecture for VVC Coding

  6. 文部科学大臣賞 科学技術賞

    2013年4月

  7. ハイビジョン・次世代テレビ技術賞

    2012年5月　映像情報メディア学会

  8. 第57回 前島密賞

    2012年3月

  9. 第33回 日本産業技術大賞 内閣総理大臣賞

    2004年4月　日刊工業新聞社

  10. DATE Design Contest Award

    2003年3月　IEEE

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論文 56

  1. Adaptive Parallelization based on Frame-level and Tile-level Parallelisms for VVC Encoding 査読有り

    he Twelfth International Symposium on Computing and Networking(CANDAR 2024)　2024年11月

  2. An Ising-based Decision Method for Intra Prediction Mode in Video Coding 査読有り

    15th Workshop on Latest Advances in Scalable Algorithms for Large-Scale Heterogeneous Systems (ScalAH'24)　2024年11月

  3. Picture Partitioning Design of Neural Network-Based Intra Coding For Video Coding For Machines

    Keiichi Chono, Naoya Niwa, Hiroe Iwasaki

    2024 IEEE International Conference on Image Processing (ICIP)　1929-1934　2024年10月27日

    出版者・発行元： IEEE

    DOI： 10.1109/icip51287.2024.10647747 　

  4. ISP Parameter Optimization and FPGA Implementation for Object Detection in Low-Light Conditions

    Kento Mishima, Naoya Niwa, Kazutoshi Wakabayashi, Hiroe Iwasaki

    2024 IEEE Symposium in Low-Power and High-Speed Chips (COOL CHIPS)　1-3　2024年4月17日

    出版者・発行元： IEEE

    DOI： 10.1109/coolchips61292.2024.10531181 　

  5. VVCにおけるDCTを用いたCUブロック分割決定手法（ショートペーパー） 査読有り

    小嶋優輔, 岩崎裕江, 江川隆輔

    画像電子学会誌　53　(2)　99-103　2024年4月

  6. A Partitioned Memory Architecture with Prefetching for Efficient Video Encoders 査読有り

    Masayuki Sato, Yuya Omori, Ryusuke Egawa, Ken Nakamura, Daisuke Kobayashi, Hiroe Iwasaki, Kazuhiko Komatsu, Hiroaki Kobayashi

    Parallel and Distributed Computing, Applications and Technologies　288-300　2023年4月8日

    出版者・発行元： Springer Nature Switzerland

    DOI： 10.1007/978-3-031-29927-8_23 　

    ISSN：0302-9743

    eISSN：1611-3349

  7. A Low-Latency 4K HEVC Multi-Channel Encoding System with Content-Aware Bitrate Control for Live Streaming 査読有り

    KOBAYASHI Daisuke, NAKAMURA Ken, KITAHARA Masaki, OSAWA Tatsuya, OMORI Yuya, ONISHI Takayuki, IWASAKI Hiroe

    IEICE Transactions on Information and Systems　E106.D　(1)　46-57　2023年1月1日

    出版者・発行元： The Institute of Electronics, Information and Communication Engineers

    DOI： 10.1587/transinf.2022edp7048 　

    ISSN：0916-8532

    eISSN：1745-1361

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    This paper describes a novel low-latency 4K 60 fps HEVC (high efficiency video coding)/H.265 multi-channel encoding system with content-aware bitrate control for live streaming. Adaptive bitrate (ABR) streaming techniques, such as MPEG-DASH (dynamic adaptive streaming over HTTP) and HLS (HTTP live streaming), spread widely on Internet video streaming. Live content has increased with the expansion of streaming services, which has led to demands for traffic reduction and low latency. To reduce network traffic, we propose content-aware dynamic and seamless bitrate control that supports multi-channel real-time encoding for ABR, including 4K 60 fps video. Our method further supports chunked packaging transfer to provide low-latency streaming. We adopt a hybrid architecture consisting of hardware and software processing. The system consists of multiple 4K HEVC encoder LSIs that each LSI can encode 4K 60 fps or up to high-definition (HD) ×4 videos efficiently with the proposed bitrate control method. The software takes the packaging process according to the various streaming protocol. Experimental results indicate that our method reduces encoding bitrates obtained with constant bitrate encoding by as much as 56.7%, and the streaming latency over MPEG-DASH is 1.77 seconds.

  8. An Efficient Reference Image Sharing Method for the Image-division Parallel Video Encoding Architecture 査読有り

    Nakamura Ken, Omori Yuya, Kobayashi Daisuke, Nitta Koyo, Sano Kimikazu, Sato Masayuki, Iwasaki Hiroe, Kobayashi Hiroaki

    IEICE Transactions on Electronics　advpub　2022年

    出版者・発行元： The Institute of Electronics, Information and Communication Engineers

    DOI： 10.1587/transele.2022lhp0002 　

    ISSN：0916-8524

    eISSN：1745-1353

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    This paper proposes an efficient reference image sharing method for the image-division parallel video encoding architecture. This method efficiently reduces the amount of data transfer by using pre-transfer with area prediction and on-demand transfer with a transfer management table. Experimental results show that the data transfer can be reduced to 19.8-35.3% of the conventional method on average without major degradation of coding performance. This makes it possible to reduce the required bandwidth of the inter-chip transfer interface by saving the amount of data transfer.

  9. OpenCL-Based Design of an FPGA Accelerator for H.266/VVC Transform and Quantization 査読有り

    Hasitha Muthumala Waidyasooriya, Masanori Hariyama, Hiroe Iwasaki, Daisuke Kobayashi, Yuya Omori, Ken Nakamura, Koyo Nitta, Kimikazu Sano

    2022 IEEE 65TH INTERNATIONAL MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS (MWSCAS 2022)　2022年

    DOI： 10.1109/MWSCAS54063.2022.9859281 　

  10. 4K 120fps HEVC Encoder with Multi-Chip Configuration 査読有り

    OMORI Yuya, NAKAMURA Ken, ONISHI Takayuki, KOBAYASHI Daisuke, OSAWA Tatsuya, IWASAKI Hiroe

    IEICE Transactions on Communications　104　(7)　749-759　2021年

    出版者・発行元： 一般社団法人 電子情報通信学会

    DOI： 10.1587/transcom.2020CQP0004 　

    ISSN：0916-8516

    eISSN：1745-1345

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    <p>This paper describes a novel 4K 120fps (frames per second) real-time HEVC (High Efficiency Video Coding) encoder for high-frame-rate video encoding and transmission. Motion portrayal problems such as motion blur and jerkiness may occur in video scenes containing fast-moving objects or quick camera panning. A high-frame-rate solves such problems and provides a more immersive viewing experience that can express even the fast-moving scenes without discomfort. It can also be used in remote operation for scenes with high motion, such as VAR (Video Assistant Referee) systems in sports. Real-time encoding of high-frame-rate videos with low latency and temporal scalability is required for providing such high-frame-rate video services. The proposed encoder achieves full 4K/120fps real-time encoding, which is twice the current 4K service frame rate of 60fps, by multichip configuration with two encoder LSI. Exchange of reference picture data near a spatially divided slice boundary provides cross-chip motion estimation, and maintains the coding efficiency. The encoder supports temporal-scalable coding mode, in which it output stream with temporal scalability transmitted over one or two transmission paths. The encoder also supports the other mode, low-delay coding mode, in which it achieves 21.8msec low-latency processing through motion vector restriction. Evaluation of the proposed encoder's multichip configuration shows that the BD-bitrate (the average rate of bitrate increase), compared to simple slice division without inter-chip transfer, is -2.86% at minimum and -2.41% on average in temporal-scalable coding mode. The proposed encoder system will open the door to the next generation of high-frame-rate UHDTV (ultra-high-definition television) services.</p>

  11. Low Delay 4K 120fps HEVC Decoder with Parallel Processing Architecture 査読有り

    NAKAMURA Ken, KOBAYASHI Daisuke, OMORI Yuya, OSAWA Tatsuya, ONISHI Takayuki, NITTA Koyo, IWASAKI Hiroe

    IEICE Transactions on Electronics　103　(3)　77-84　2020年

    出版者・発行元： 一般社団法人 電子情報通信学会

    DOI： 10.1587/transele.2019LHP0005 　

    ISSN：0916-8524

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    <p>In this paper, we describe a novel low-delay 4K 120-fps real-time HEVC decoder with a parallel processing architecture that conforms to the HEVC main 4:2:2 10 profile. It supports the hierarchical temporal scalable streams required for Ultra High Definition high-frame-rate broadcasting and also supports low-delay and high-bitrate decoding for video transmission uses. To achieve this support, the decoding processes are parallelized and pipelined at the frame level, slice level, and coding tree unit row level. The proposed decoder was implemented on three FPGAs operated at 133 and 150 MHz, and it achieved 300-Mbps stream decoding and 37-msec end-to-end delay with our concurrently developed 4K 120-fps encoder.</p>

  12. Low Delay 4K 120fps HEVC Decoder with Parallel Processing Architecture 査読有り

    Nakamura Ken, Omori Yuya, Kobayashi Daisuke, Osawa Tatsuya, Onishi Takayuki, Nitta Koyo, Iwasaki Hiroe, Shimizu Atsushi

    IEEE Conference Proceedings　2019　(COOL CHIPS)　2019年

  13. A Low Power Motion Estimation Engine with Adaptive Bit-Shifted SAD Calculation 査読有り

    Onishi Takayuki, Omori Yuya, Nakamura Ken, Iwasaki Hiroe, Shimizu Atsushi

    IEEE Conference Proceedings　2019　(ISCAS)　2019年

  14. 4K 120fps HEVC Temporal Scalable Encoder with Super Low Delay 査読有り

    Omori Yuya, Nakamura Ken, Onishi Takayuki, Kobayashi Daisuke, Osawa Tatsuya, Iwasaki Hiroe

    IEEE Conference Proceedings　2019　(ICECS)　2019年

  15. A Real-Time 4K HEVC Multi-Channel Encoding System with Content-Aware Bitrate Control 査読有り

    Kobayashi Daisuke, Nakamura Ken, Osawa Tatsuya, Omori Yuya, Onishi Takayuki, Iwasaki Hiroe

    IEEE Conference Proceedings　2019　(GLOBECOM)　2019年

  16. An HEVC real-time encoding system with high quality HDR color representations 査読有り

    Kobayashi Daisuke, Nakamura Ken, Onishi Takayuki, Nakajima Yasuyuki, Iwasaki Hiroe, Ikeda Mitsuo, Shimizu Atsushi

    IEEE Conference Proceedings　2018　(ICCE)　2018年

  17. A 120 fps High Frame Rate Real-time HEVC Video Encoder with Parallel Configuration Scalable to 4K 査読有り

    Omori Yuya, Onishi Takayuki, Iwasaki Hiroe, Shimizu Atsushi

    IEEE Transactions on Multi-Scale Computing Systems　4　(4)　2018年

    ISSN：2332-7766

  18. A 4K/60p HEVC Real-Time Encoding System With High Quality HDR Color Representations 査読有り

    Kobayashi Daisuke, Nakamura Ken, Onishi Takayuki, Iwasaki Hiroe, Shimizu Atsushi

    IEEE Transactions on Consumer Electronics　64　(4)　2018年

    ISSN：0098-3063

  19. A Single-Chip 4K 60-fps 4:2:2 HEVC Video Encoder LSI Employing Efficient Motion Estimation and Mode Decision Framework With Scalability to 8K 査読有り

    Onishi Takayuki, Sano Takashi, Nishida Yukikuni, Yokohari Kazuya, Nakamura Ken, Nitta Koyo, Kawashima Kimiko, Okamoto Jun, Ono Naoki, Sagata Atsushi, Iwasaki Hiroe, Ikeda Mitsuo, Shimizu Atsushi

    IEEE Transactions on Very Large Scale Integration (VLSI) Systems　26　(10)　2018年

    ISSN：1063-8210

  20. A 120 fps high frame rate real-time video encoder

    Omori, Y., Onishi, T., Iwasaki, H., Shimizu, A.

    NTT Technical Review　15　(12)　2017年

    ISSN：1348-3447

  21. A 120 fps high frame rate real-time HEVC video encoder with parallel configuration scalable to 4K 査読有り

    Omori Yuya, Onishi Takayuki, Iwasaki Hiroe, Shimizu Atsushi

    IEEE Conference Proceedings　2017　(COOL CHIPS)　2017年

  22. マルチチャンネルビデオエンコーダにおけるチャンネル間映像品質均一化によるビットレートの削減手法 査読有り

    佐野卓, 大西隆之, 新田高庸, 新田高庸, 岩崎裕江, 池田充郎, 清水淳, 上倉一人, 上倉一人

    電子情報通信学会論文誌 D(Web)　J100-D　(3)　2017年

    ISSN：1881-0225

  23. Professional H.264/AVC CODEC chip-set for high-quality HDTV broadcast infrastructure and high-end flexible CODEC systems 査読有り

    Mitsuo Ikeda, Hiroe Iwasaki, Koyo Nitta, Takayuki Onishi, Takashi Sano, Atsushi Sagata, Yasuyuki Nakajima, Mioru Inamori, Takeshi Yoshitome, Hiroaki Matsuda, Ryuichi Tanida, Atsushi Shimizu, Ken Nakamura, Jiro Naganuma

    2007 IEEE Hot Chips 19 Symposium, HCS 2007　2016年5月31日

    DOI： 10.1109/HOTCHIPS.2007.7482498 　

  24. HEVC映像符号化LSIのための8K拡張性をもつ参照画像バッファ構成 査読有り

    西田享邦, 大西隆之, 岩崎裕江, 池田充郎, 清水淳

    電子情報通信学会論文誌 D(Web)　J99-D　(12)　2016年

    ISSN：1881-0225

  25. Professional H.265/HEVC Encoder LSI Toward High Quality 4K/8K Broadcast Infrastructure 査読有り

    Hiroe Iwasaki, Takayuki Onishi, Ken Nakamura, Koyo Nitta, T akashi Sano, Yukikuni, Nishida, Kazuya Yokohari, Jia Su, Naoki Ono, Ritsu Kusaba, Atsushi Sagata, Mitsuo Ikeda, Atsushi Shimizu

    IEEE Hot Chips 27 Symposium　1-24　2015年8月

    出版者・発行元：

    DOI： 10.1109/HOTCHIPS.2015.7477464 　

  26. Reference Picture Buffer Memory Architecture for 4K HEVC Encoders 査読有り

    Yukikuni Nishida, Tkayuki Onishi, Hiroe Iwasaki, Mitsuo Ikeda, Atsushi Shimizu

    IEEE Symposium on Low Symposium on Low--PowPower and Higher and High--Speed Chips COOL Chips XVIII　2015年4月

  27. Single-chip 4K 60fps 4:2:2 HEVC Video Encoder LSI with 8K Scalability 査読有り

    ONISHI Takayuki, SANO Takashi, NISHIDA Yukikuni, YOKOHARI Kazuya, SU Jia, NAKAMURA Ken, NITTA Koyo, KAWASHIMA Kimiko, OKAMOTO Jun, ONO Naoki, KUSABA Ritsu, SAGATA Atsushi, IWASAKI Hiroe, IKEDA Mitsuo, SHIMIZU Atsushi

    Symposium on VLSI Circuits　2015　2015年

    ISSN：2158-5601

  28. HEVC hardware encoder technology

    Onishi, T., Sano, T., Yokohari, K., Su, J., Ikeda, M., Sagata, A., Iwasaki, H., Shimizu, A.

    NTT Technical Review　12　(5)　2014年

    ISSN：1348-3447

  29. HDTV対応双方向通信用H.264/AVCリアルタイムソフトウェアコーデック (システム開発論文特集) 査読有り

    佐野 卓, 大西 隆之, 岩崎 裕江, 上倉 一人, 長沼 次郎

    電子情報通信学会論文誌. D, 情報・システム　96　(10)　2562-2569　2013年10月

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN：1880-4535

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    本論文ではIPネットワークを用いてHDTVサイズの映像を実時間かつ双方向に伝送を行う,HDTV対応双方向通信用H.264/AVCリアルタイムソフトウェアコーデックの構成とその性能について述べる.本ソフトウェアコーデックは入出力部,符号化部,復号部,IP送受信部,エラー制御部から構成されている.また,符号化部,復号部は並列処理を用いることでHDTVサイズの映像の実時間処理を実現している.エラー制御部はFECによる損失パケット回復処理と破損したフレームを破棄するエラー隠蔽処理を実現しており,ユーザにとって違和感のない映像コミュニケーションを実現している.本ソフトウェアコーデックは映像入力から符号化,通信,復号,表示まで含めて,約165msの低遅延を実現している.また,実際の商用インターネット接続環境においても映像の乱れのない高品質な映像伝送を確認した.

  30. An H.264/AVC High422 Profile and MPEG-2 422 Profile Encoder LSI for HDTV Broadcasting Infrastructures 査読有り

    NITTA Koyo, IWASAKI Hiroe, ONISHI Takayuki, SANO Takashi, SAGATA Atsushi, NAKAJIMA Yasuyuki, INAMORI Minoru, TANIDA Ryuichi, SHIMIZU Atsushi, NAKAMURA Ken, IKEDA Mitsuo, NAGANUMA Jiro

    IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)　E95C　(4)　432-440　2012年4月

    DOI： 10.1587/transele.E95.C.432 　

    ISSN：1745-1353

  31. MVC real-time video encoder for full-HDTV 3D video 査読有り

    Ikeda, Mitsuo, Onishi, Takayuki, Sano, Takashi, Sagata, Atsushi, Iwasaki, Hiroe, Nakajima, Yasuyuki, Nitta, Koyo, Takahashi, Yasuko, Yokohari, Kazuya, Kobayashi, Daisuke, Kamikura, Kazuto, Jozawa, Hirohisa

    Digest of Technical Papers - IEEE International Conference on Consumer Electronics　2012年

    ISSN：0747-668X

  32. 放送業界用H.264/AVCエンコーダLSIにおける動き検出・動き補償部の構成法 査読有り

    大西 隆之, 新田 高庸, 佐野 卓, 岩崎 裕江, 池田 充郎, 長沼 次郎, 上倉 一人

    電子情報通信学会論文誌. D, 情報・システム = The IEICE transactions on information and systems (Japanese edition)　93　(10)　2148-2155　2010年10月1日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN：1880-4535

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    本論文では,複数参照ピクチャ・可変ブロックサイズに対応する動き検出及び動き補償処理,及びそのハードウェア構成について述べる.本構成は,H.264/AVCハイ4:2:2プロファイル及びMPEG-2 4:2:2プロファイルに対応した放送業界用エンコーダLSIに向けて開発した.8×8ブロック単位のテレスコピック整数精度探索と,8×8ブロック動きベクトル(MV)をベースとした包含的な可変ブロックサイズ小数精度探索の組合せにより,演算量を削減しながらも全探索にせまる高い符号化効率を維持している.小数精度探索の制御にはデュアルSIMDプロセッサを使用し,ブロックモード判定処理の柔軟性を高めている.本LSIは90nm CMOSプロセスを用いて開発され,放送業界向けHDTVエンコーダ装置に採用された.

  33. A Software-based H.264/AVC HDTV real-time interactive codec architecture using parallel processing 査読有り

    Sano, Takashi, Ohnishi, Takayuki, Iwasaki, Hiroe, Kamikura, Kazuto, Naganuma, Jiro

    ICCE 2010 - 2010 Digest of Technical Papers International Conference on Consumer Electronics　2010年

  34. H.264/AVC codec LSI configuration technology and application to IP retransmission services

    Koyo Nitta, Hiroe Iwasaki, Jiro Naganuma

    NTT Technical Review　7　(11)　2009年11月

    ISSN：1348-3447

  35. Professional H.264/AVC Decoder LSI for High-quality HDTV Broadcast Infrastructure 査読有り

    Hiroe Iwasaki, Mitsuo Ikeda, Koyo Nitta, Takayuki Onishi, Takashi Sano, Atsushi Sagata, Yasuyuki Nakajima, Minoru Inamori, Takeshi Yoshitome, Hiroaki Matsuda, Jiro Naganuma

    IEEE COOL Chips XI　287-293　2008年4月

  36. An H.264/AVC High422 Profile and MPEG-2 422 Profile Encoder LSI for HDTV Broadcasting Infrastructures 査読有り

    NITTA Koyo, IKEDA Mitsuo, IWASAKI Hiroe, ONISHI Takayuki, SANO Takashi, SAGATA Atsushi, NAKAJIMA Yasuyuki, INAMORI Minoru, YOSHITOME Takeshi, MATSUDA Hiroaki, TANIDA Ryuichi, SHIMIZU Atsushi, NAKAMURA Ken, NAGANUMA Jiro

    Digest of Technical Papers. Symposium on VLSI Circuits　2008　2008年

    ISSN：2158-5601

  37. Professional H.264/AVC CODEC chip-set for high-quality HDTV broadcast infrastructure and high-end flexible CODEC systems 査読有り

    Ikeda, Mitsuo, Iwasaki, Hiroe, Nitta, Koyo, Onishi, Takayuki, Sano, Takashi, Sagata, Atsushi, Nakajima, Yasuyuki, Inamori, Mioru, Yoshitome, Takeshi, Matsuda, Hiroaki, Tanida, Ryuichi, Shimizu, Atsushi, Nakamura, Ken, Naganuma, Jiro

    2007 IEEE Hot Chips 19 Symposium, HCS 2007　2007年

  38. Single-chip MPEG-2 422P@HL CODEC LSI with multichip configuration for large scale processing beyond HDTV level 査読有り

    IWASAKI H, NAGANUMA J, NITTA K, NAKAMURA K, YOSHITOME T, OGURA M, NAKAJIMA Y, TASHIRO Y, ONISHI T, IKEDA M, MINAMI T, ENDO M, YASHIMA Y

    IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS　15　(9)　2007年

    ISSN：1063-8210

  39. MPEG-2 real-time software CODEC for full-duplex transmission application over IP networks 査読有り

    Iwasaki, H., Naganuma, J., Endo, M., Yashima, Y.

    Systems and Computers in Japan　36　(2)　2005年

    DOI： 10.1002/scj.20151 　

    ISSN：0882-1666

  40. New Step-top Box for Interactive Visual Communication of Home Entertainment using MPEG-2 Full-duplex CODEC LSI 査読有り

    INAMORI Minoru, IWASAKI Hiroe, ONISHI Takayuki, IKEDA Mitsuo, NAGANUMA Jiro, YASHIMA Yoshiyuki

    Digest of Technical Papers. IEEE International Conference on Consumer Electronics　2005　2005年

  41. New Set-top Box for Interactive Visual Communication of Home Entertainment using MPEG-2 Full-duplex CODEC LSI 査読有り

    INAMORI Minoru, IWASAKI Hiroe, ONISHI Takayuki, IKEDA Mitsuo, NAGANUMA Jiro, YASHIMA Yoshiyuki

    IEEE Transactions on Consumer Electronics　51　(2)　2005年

    ISSN：0098-3063

  42. MPEG-2ビデオ符号化LSIにおけるSIMD型マクロブロックプロセッサの改良 査読有り

    新田 高庸, 吉留 健, 近藤 利夫, 岩崎 裕江, 長沼 次郎

    電子情報通信学会論文誌. C, エレクトロニクス = The transactions of the Institute of Electronics, Information and Communication Engineers. C　87　(4)　377-385　2004年4月1日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN：1345-2827

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    MPEG-2ビデオ符号化での動き補償を行うモジュールとして開発されたSIMD型マクロブロックプロセッサ(SIMDプロセッサ)に対する改良とその効果とについて示す.特定演算用ハードウェアの追加や画像データのI/Oスループットの向上を実現するメモリアーキテクチャの採用,新しい命令体系の導入などにより,演算性能1.5倍と大幅な向上が達成されている.また,ファームウェアのプログラムサイズも約64%まで小さくすることができた.これらの効果にもかかわらず,回路規模の数%程度の削減も同時に実現している.本SIMDプロセッサは,MPEG-2ビデオ符号化LSIであるSuperENC IIに実装されている.

  43. IPネットワークを用いた双方向通信用リアルタイムMPEG-2ソフトウェアコーデック 査読有り

    岩崎 裕江, 長沼 次郎, 遠藤 真, 八島 由幸

    電子情報通信学会論文誌. D-I, 情報・システム, I-情報処理 = The transactions of the Institute of Electronics, Information and Communication Engineers. D-I　87　(1)　42-50　2004年1月1日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN：0915-1915

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    本論文では, IPネットワークを用いた双方向通信用リアルタイムMPEG-2ソフトウェアコーデックの構成とその評価について示す. 本ソフトウ上アコーデックは, エンコーダ/デコーダ部, ・送受信部, エラー制御部から構成され, 約1. 2 GHz程度のCPUを具備したPC上でIPネットワークを介したリアルタイムMPEG-2コーデックを実現することができる. エンコーダ/デコーダ部はパ高速アルゴリズムやMMX/SSEなどの最適化により高速化されIP送受信部は, 低速遅延を実現するために ビデオとオーディオのエレメンタリスト1トームを直接UDP/IPパケット化している. またエラー制御部はいIPネットワーク上でのパケットロスに対して破損したパケットが含まれるフレームを破棄するエラー制御を実現している. 本ソフトウェアコーデックは、人力, エンコード, 通信, デコード, ディスプレイを含めて. 99ms(M=1, N=1)から165 ms (M=3, N=3)の低遅延を実現し100BASE-TXを用いたネットワークに80 Mbit/s(片方向40 Mbit/s x2)の負荷を挿入した状態でも乱れのない20 fps 以上の映像と自然な音声の通信を実現することができる. また, 実際のBフレッツ(ベーシックタイプ)環境でも. 200 ms 以下の低遅延でVGA/30 fps程度の高画質な映像伝送を確認した.

  44. A 1.1W Single-Chip MPEG-2 HDTV CODEC LSI for Embedding in Consumer-oriented Mobile CODEC Systems. 査読有り

    IWASAKI H, NAGANUMA J, NAKAJIMA Y, TASHIRO Y, NAKAMURA K, YOSHITOME T, ONISHI T, IKEDA M, IZUOKA T

    Proceedings of the IEEE Custom Integrated Circuits Conference　2003　2003年

    ISSN：0886-5930

  45. Single-chip MPEG-2 422P@HL CODEC LSI with multi-chip configuration for large scale processing beyond HDTV level 査読有り

    IWASAKI H, NAGANUMA J, NITTA K, NAKAMURA K, YOSHITOME T, OGURA M, NAKAJIMA Y, TASHIRO Y, ONISHI T, IKEDA M, ENDO M

    DESIGNERS FORUM: DESIGN, AUTOMATION AND TEST IN EUROPE CONFERENCE AND EXHIBITION　2003年

  46. Single chip MPEG 2 422P@HL CODEC LSI with Multi chip Configuration for Large Scale Processing beyond HDTV Level 査読有り

    Jiro Naganuma, Hiroe Iwasaki, Koyo Nitta, Ken Nakamura, Takeshi Yoshitome, Mitsuo Ogura, Yayusuki Nakajima, Y utaka Tashiro, Takayuki Onishi, Mitsuo Ikeda, Makoto Endo

    IEEE Hot chips 14　20002-20007　2002年8月

    出版者・発行元：

    DOI： 10.1109/DATE.2003.10235 　

  47. Advanced concurrent design environment for multimedia system LSIs

    Iwasaki, H., Ochiai, K., Naganuma, J., Endo, M., Ogura, T.

    Systems and Computers in Japan　33　(14)　2002年

    DOI： 10.1002/scj.10004 　

    ISSN：0882-1666

  48. マルチメディア用大規模システムLSIのコンカレントデザイン環境 査読有り

    岩崎 裕江, 落合 克幸, 長沼 次郎, 遠藤 真, 小倉 武

    電子情報通信学会論文誌. D-1, 情報・システム 1-情報処理　84　(6)　548-557　2001年6月1日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN：0915-1915

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    近年, コアCPUと特定用途向き専用ハードウェアを融合したシステムLSIの開発が盛んである.大規模なシステムLSIの開発は, ハードウェアの開発とともにコアCPU上のソフトウェア(内蔵ソフトウェア)の開発期間が大きな割合を占める.このため, 我々は, システムLSI開発に適した新たなコンカレントデザイン環境を実現するソフトウェアプラットホームを開発した.このプラットホームは, 命令セットレベルのシミュレータと機能レベルのシミュレータから構成され, 各々, コアCPUと専用ハードウェアを高速にシミュレーションする.本プラットホームは, C/C++言語で記述されており, 内蔵ソフトウェアの動作検証を高速に実現できる.本プラットホームをマルチメディア用の大規模なシステムLSIである1チップMPEG-2 MP@MLビデオエンコーダLSIに適用し, 本手法の有効性と実用性を実証した.シミュレーション速度は, 市販で最速のコンパイル型シミュレータの600倍以上であり極めて高速である.また, ハードウェア開発(RTL記述)完了前に, 最終の内蔵ソフトウェアの50%のバグを効率的に発見することができ, 更に, 全体として, 全設計期間を1年間に抑えることができ, 従来の設計手法と比較して推定で25%以上短縮することができた.

  49. オンチップマルチメディア実時間OS及びそのMPEG-2応用 査読有り

    IWASAKI H, NAGANUMA J, ENDO M, OGURA T

    IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)　E84-D　(4)　2001年

    ISSN：0916-8532

  50. SuperENC: MPEG-2 video encoder chip.

    Mitsuo Ikeda, Toshio Kondo, Koyo Nitta, Kazuhito Suguri, Takeshi Yoshitome, Toshihiro Minami, Hiroe Iwasaki, Katsuyuki Ochiai, Jiro Naganuma, Makoto Endo, Yutaka Tashiro, Hiroshi Watanabe 0005, Naoki Kobayashi 0002, Tsuneo Okubo, Ryota Kasai

    IEEE Micro　19　(4)　56-65　1999年

    DOI： 10.1109/40.782568 　

  51. Real Time Software MPEG 2 Video Encoder on Parallel and Distributed Computer Systems 査読有り

    Hiroe Iwasaki, J iro Naganuma, M akoto Endo, T. Ogura

    International Conference on Computer Communication 1999　2　362-369　1999年

  52. On Chip Multimedia Real Time OS and its MPEG 2 Applications 査読有り

    Hiroe Iwasaki, J iro Naganuma, M akoto Endo, T akeshi Ogura

    6th International Conference on Real Time Computing Systems and Applications (RTCSA’99)　200-203　1999年

  53. High-speed software-based platform for embedded software of a single-chip MPEG-2 video encoder LSI with HDTV scalability 査読有り

    OCHIAI K, IWASAKI H, NAGANUMA J, ENDO M, OGURA T

    DESIGN, AUTOMATION AND TEST IN EUROPE CONFERENCE AND EXHIBITION 1999, PROCEEDINGS　1999年

  54. A single chip MPEG2 MP@ML video encoder with multi chip conf i guration for a single board MP@HL encoder 査読有り

    T oshihiro Minami, T oshio Kondo, K oyo Nitta, K azuhito Suguri, M itsuo Ikeda, T akeshi, Yoshitome, H iroshi, Wata n abe, H iroe Iwasaki, K, atsuyuki Ochiai, J iro Naganuma, Makoto Endo, E iichi Yamagishi, T akuro Takahashi, K oichi Tadaishi, Y utaka Tashiro, N aoki Kobayashi, Tuneo Okubo, Takeshi Ogura, R. Kasai

    Hot Chips X　10　123-131　1998年8月

  55. A Study of Scheduling Methods for Switching Processing on a Tightly Coupled Multiprocessor 査読有り

    Hiroe Iwasa k i, Hiroyuki Nakamura, Kaoru Kosai, Shoji Kimura

    IEEE International Conference on Communication Systems 3　30　(7)　1-7　1996年

  56. A Program Execution Control based on IROS for Achieving High Performance and Quick Service Provisioning 査読有り

    IEEE International Conference on Communication Systems 3　25　(9)　1-6　1996年

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MISC 77

  1. 滑らかな動きを表現する高フレームレート映像符号化技術 (特集 高臨場UXサービスを支える技術)

    大森 優也, 大西 隆之, 岩崎 裕江, 清水 淳

    NTT技術ジャーナル　29　(10)　15-18　2017年10月

    出版者・発行元： 電気通信協会

    ISSN： 0915-2318

  2. HDR対応4K/60p HEVCリアルタイムエンコーダ (マルチメディア・仮想環境基礎)

    小林 大祐, 中村 健, 大西 隆之, 中島 靖之, 岩崎 裕江, 池田 充郎, 清水 淳

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　116　(496)　25-30　2017年3月6日

    出版者・発行元： 電子情報通信学会

    ISSN： 0913-5685

  3. リアルタイムHEVCエンコーダLSIの電力削減手法の提案 (画像工学) -- (デザインガイア2016 : VLSI設計の新しい大地)

    大西 隆之, 大森 優也, 岩崎 裕江, 清水 淳

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　116　(335)　33-38　2016年11月29日

    出版者・発行元： 電子情報通信学会

    ISSN： 0913-5685

  4. HEVCリアルタイム符号化LSIによる8Kエンコーダの開発 (放送技術) -- (オーガナイズドセッション 4K/8Kの映像符号化)

    中島 靖之, 西田 享邦, 池田 充郎, 中村 健, 大西 隆之, 佐野 卓, 岩崎 裕江, 清水 淳

    映像情報メディア学会技術報告 = ITE technical report　40　(35)　13-16　2016年10月

    出版者・発行元： 映像情報メディア学会

    ISSN： 1342-6893

  5. HFR対応映像エンコーダに適した予測処理軽量化手法に関する一考察 (ディペンダブルコンピューティング)

    大森 優也, 大西 隆之, 岩崎 裕江, 清水 淳

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報　116　(20)　53-58　2016年5月9日

    出版者・発行元： 電子情報通信学会

    ISSN： 0913-5685

  6. C-12-26 段階的低消費電力化ASIC設計法の検討(基盤技術,C-12.集積回路,一般セッション)

    草場 律, 大西 隆之, 岩崎 裕江, 西田 享邦, 池田 充郎, 嵯峨田 淳, 清水 淳

    電子情報通信学会総合大会講演論文集　2015　(2)　87-87　2015年2月24日

    出版者・発行元： 一般社団法人電子情報通信学会

  7. C-12-32 高精細映像の多重化に向けたマルチチップ構成法の検討(C-12.集積回路,一般セッション)

    草場 律, 大西 隆之, 池田 充郎, 岩崎 裕江, 嵯峨田 淳, 清水 淳

    電子情報通信学会ソサイエティ大会講演論文集　2014　(2)　84-84　2014年9月9日

    出版者・発行元： 一般社団法人電子情報通信学会

  8. B-11-26 主観品質評価による4K映像に対する符号化方式の検証(B-11.コミュニケーションクオリティ,一般セッション)

    川嶋 喜美子, 岡本 淳, 佐野 卓, 大西 隆之, 嵯峨田 淳, 新田 高庸, 岩崎 裕江, 林 孝典

    電子情報通信学会ソサイエティ大会講演論文集　2014　(2)　257-257　2014年9月9日

    出版者・発行元： 一般社団法人電子情報通信学会

  9. I-033 Inter TU size early determination in HEVC for 8K video

    Jia Su, Onishi Takayuki, Iwasaki Hiroe, Shimizu Atsushi

    情報科学技術フォーラム講演論文集　13　(3)　241-242　2014年8月19日

    出版者・発行元： FIT(電子情報通信学会・情報処理学会)運営委員会

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    The up-to-date video standard, High Efficiency Video Coding (HEVC) supports 8K UHD (4320p). It is a digital video format approved by the ITU-T and ISO/IEC. However, the complexity issues such as variable transform unit (TU) size in HEVC limit the development of both software and hardware video encoder engine. By considering the increasing difficulties for 8K UHD, this paper analyses the 8K video feature from residue and frequency aspects. Meanwhile, the performances differences are illustrated by comparing the proposed algorithm in inter TU size early determination for HEVC, which compared the same video contents in 8K with HD 10bit format. The conclusion is made from the experiment that image quality is guaranteed with the sacrifice of the computational complexity.

  10. I-030 画像エッジ情報を用いたHEVCイントラ予測モード絞込手法に関する一考察(I分野:グラフィクス・画像,一般論文)

    横張 和也, 佐野 卓, 大西 隆之, 岩崎 裕江, 清水 淳

    情報科学技術フォーラム講演論文集　13　(3)　235-236　2014年8月19日

    出版者・発行元： FIT(電子情報通信学会・情報処理学会)運営委員会

  11. I-031 超高精細映像の並列符号化器の構成に関する一考察(I分野:グラフィクス・画像,一般論文)

    大西 隆之, 佐野 卓, 西田 享邦, 草場 律, 嵯峨田 淳, 岩崎 裕江, 池田 充郎, 清水 淳

    情報科学技術フォーラム講演論文集　13　(3)　237-238　2014年8月19日

    出版者・発行元： FIT(電子情報通信学会・情報処理学会)運営委員会

  12. D-11-63 HEVC予測ベクトルを用いた動き予測に関する一検討(D-11.画像工学,一般セッション)

    佐野 卓, 大西 隆之, 岩崎 裕江, 清水 淳

    電子情報通信学会総合大会講演論文集　2014　(2)　63-63　2014年3月4日

    出版者・発行元： 一般社団法人電子情報通信学会

  13. H.265/HEVC : 最新映像符号化におけるハードウェア実現にむけて(五感メディア,食メディア,ソーシャルメディア,マルチメディア,仮想環境基礎,映像符号化,クラウド,モバイル,ネットワーク,及びこれらの品質と信頼性,一般)

    岩崎 裕江

    電子情報通信学会技術研究報告. IMQ, イメージ・メディア・クオリティ　113　(468)　113-113　2014年2月27日

    出版者・発行元： 一般社団法人電子情報通信学会

  14. 放送基盤向けH.264/AVC映像符号化LSIとその応用

    新田 高庸, 池田 充郎, 岩崎 裕江, 上倉 一人, 如澤 裕尚

    電子情報通信学会技術研究報告. SIP, 信号処理 : IEICE technical report　111　(257)　19-24　2011年10月24日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

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    放送基盤向けのH.264/AVC映像符号化LSIである"SARA"について,その構成技術と応用システムとについて述べる.SARAは世界初のH.264/AVC High422プロファイル対応の映像符号化LSIであり,放送設備に特化した数多くの機能を有している.SARAを用いた応用システムとしては,地上デジタル放送のIP再送信サービスで用いられているMPEG2-to-H.264/AVCトランスコーディングと,3Dライブ放送を可能とするリアルタイム3D HDTV MVCエンコーダとを取り上げ,それらに使われている技術について紹介する.

  15. フルHDTVリアルタイム3D映像エンコーダ装置の開発 (オーディオビジュアル複合情報処理(AVM) Vol.2011-AVM-72)

    岩崎 裕江, 大西 隆之, 佐野 卓, 横張 和也, 中島 靖之, 小林 大祐, 嵯峨田 淳, 高橋 裕子, 新田 高庸, 上倉一人

    情報処理学会研究報告　2010　(6)　1-5　2011年4月

    出版者・発行元： 情報処理学会

    ISSN： 2186-2583

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    近年、高臨場感映像を実現する３Ｄカメラ、３Ｄディスプレイ、３Ｄ配信などの３Ｄ技術の研究開発が盛んである。我々は、高臨場感映像のリアルタイム配信を可能とするフルHDTVリアルタイム3D映像エンコーダ装置を開発した。本稿では、フルHDTVリアルタイム3D映像エンコーダ装置の構成およびフィージビリティについて示す。Recently, developments of 3D technologies such as 3D cameras, 3D displays, and 3D delivery are very important because of realistic video environment. We proposed the full HDTV real-time 3D video encoder system for real-time delivery. This paper presents full HDTV real-time 3D video encoder system configuration and its feasibility.

  16. HDTV対応双方向通信用H.264/AVCリアルタイムソフトウェアコーデック

    佐野 卓, 大西 隆之, 岩崎 裕江, 上倉 一人, 長沼 次郎

    情報処理学会研究報告. [オーディオビジュアル複合情報処理]　68　(3)　C1-C5　2010年3月4日

    出版者・発行元： 情報処理学会

    ISSN： 0919-6072

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    本稿では HDTV 対応双方向通信用 H.264/AVC リアルタイムソフトウェアコーデックの構成とその性能について述べる．本コーデックは複数の符号化コアで構成され，並列処理を行う事でフル HD 品質 （1920×1080 画素，29.97 フレーム/秒） の映像を高画質かつ低遅延に符号化を行うことが可能である．また，エラー訂正機能及びエラー隠ぺい機能により，高品質な映像コミュニケーションが実現可能である．This paper describes a software-based H.264/AVC HDTV real-time interactibe CODEC architecture using parallel processing. It provides Full-HD quality (1920 x 1080 pixels, 29.97 frames per second) using parallel encoding, natural interactive conversation with low delay of less than 165 ms, and smooth visual communication free from macro block noises. This software with a home television and a home digital video camera achieves HDTV-quality bidirectional video communication via commercially IP broadband network.

  17. D-11-8 H.264 HDTVソフトウェアコーデックによるステレオ映像伝送(D-11.画像工学,一般セッション)

    佐野 卓, 大西 隆之, 岩崎 裕江, 上倉 一人

    電子情報通信学会総合大会講演論文集　2010　(2)　8-8　2010年3月2日

    出版者・発行元： 一般社団法人電子情報通信学会

  18. D-11-9 12bit 4:2:2対応AVC/H.264 HDTVイントラエンコーダの開発(D-11.画像工学,一般セッション)

    大西 隆之, 新田 高庸, 岩崎 裕江, 上倉 一人

    電子情報通信学会総合大会講演論文集　2010　(2)　9-9　2010年3月2日

    出版者・発行元： 一般社団法人電子情報通信学会

  19. NGNフォーカス 座談会:NGN商品化から1年を振り返る

    萬本 正信, 石井 晋司, 岩崎 裕江

    NTT技術ジャ-ナル　21　(10)　46-49　2009年10月

    出版者・発行元： 電気通信協会

    ISSN： 0915-2318

  20. NGNフォーカス 座談会:NGN商品化から1年を振り返る

    萬本 正信, 石井 晋司, 岩崎 裕江

    NTT技術ジャ-ナル　21　(7)　26-29　2009年7月

    出版者・発行元： 電気通信協会

    ISSN： 0915-2318

  21. D-11-9 H.264/AVC双方向HDTVリアルタイムソフトウェアコーデックにおける低遅延FEC性能評価(D-11.画像工学,一般セッション)

    大西 隆之, 佐野 卓, 岩崎 裕江, 長沼 次郎

    電子情報通信学会総合大会講演論文集　2009　(2)　9-9　2009年3月4日

    出版者・発行元： 一般社団法人電子情報通信学会

  22. D-11-11 地上デジタルIP再送信用トランスコーダ装置 : 高画質化を実現する機能について(D-11.画像工学,一般セッション)

    佐野 卓, 池田 充郎, 岩崎 裕江, 新田 高庸, 大西 隆之, 嵯峨田 淳, 中島 靖之, 稲森 稔, 吉留 健, 松田 宏朗, 谷田 隆一, 清水 淳, 中村 健, 長沼 次郎

    電子情報通信学会総合大会講演論文集　2009　(2)　11-11　2009年3月4日

    出版者・発行元： 一般社団法人電子情報通信学会

  23. 放送基盤向けHDTV対応H.264/AVC High422プロファイル/MPEG-2 422プロファイル符号化LSI (計算機アーキテクチャ 組込みシステム)

    新田 高庸, 池田 充郎, 岩崎 裕江

    情報処理学会研究報告 = IPSJ SIG technical reports　2009　(1)　117-122　2009年1月13日

    出版者・発行元： 情報処理学会

    ISSN： 0919-6072

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    放送基盤向けHDTV対応H.264/AVC High422プロファイル符号化LSI,"SARA/E"を開発した.SARA/Eは,現在,放送素材伝送で用いられているMPEG-2 422プロファイルにも対応している.独自の3つの動き検出/動き補償エンジンにより,-217.75から+199.75(水平方向)/-109.75から+145.75(垂直方向)という広範囲の探索範囲を実現するとともに,H.264/AVCで規定されているほとんどすべてのME/MC符号化ツールを利用可能である.実験によると,動きの速いシーンにおいて1.2dBから1.7dBの画質向上を達成している.SARA/Eは90nmプロセスで1億4千万トランジスタを集積している.

  24. 放送基盤向けHDTV対応 H.264/AVC High422 プロファイル/MPEG-2 422プロファイル符号化LSI

    新田 高庸, 池田 充郎, 岩崎 裕江, 大西 隆之, 佐野 卓, 嵯峨田 淳, 中島 靖之, 稲森 稔, 吉留 健, 松田 宏朗, 谷田 隆一, 清水 淳, 中村 健, 長沼 次郎

    電子情報通信学会技術研究報告. ICD, 集積回路　108　(375)　117-122　2009年1月6日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

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    放送基盤向けHDTV対応H.264/AVC High422プロファイル符号化LSI,"SARA/E"を開発した.SARA/Eは,現在,放送素材伝送で用いられているMPEG-2 422プロファイルにも対応している.独自の3つの動き検出/動き補償エンジンにより,-217.75から+199.75(水平方向)/-109.75から+145.75(垂直方向)という広範囲の探索範囲を実現するとともに,H.264/AVCで規定されているほとんどすべてのME/MC符号化ツールを利用可能である.実験によると,動きの速いシーンにおいて1.2dBから1.7dBの画質向上を達成している.SARA/Eは90nmプロセスで1億4千万トランジスタを集積している.

  25. H.264/AVC CODEC LSI構成技術とIP再送信サービスへの適用

    新田高庸, 岩崎裕江, 長沼次郎

    NTT技術ジャーナル　21　(3)　2009年

    ISSN： 0915-2318

  26. H.264/AVC CODEC LSI構成技術とIP再送信サービスへの適用

    新田高庸, 岩崎裕江, 長沼次郎

    NTT技術ジャーナル　21　(10)　2009年

    ISSN： 0915-2318

  27. 地上デジタルIP再送信用トランスコーダ装置 : MPEG-2/H.264トランスコーダ装置の構成

    嵯峨田, 池田 充郎, 岩崎 裕江, 新田 高庸, 大西 隆之, 佐野 卓, 中島 靖之, 稲森 稔, 吉留 健, 松田 宏朗, 谷田 隆一, 清水 淳, 中村 健, 長沼 次郎

    信学全大, Mar. 2009　10-10　2009年

    出版者・発行元： 一般社団法人電子情報通信学会

  28. D-11-110 放送プロ向けHDTV対応H.264/AVCエンコーダLSI(SARA) : 設計思想と基本アーキテクチャ(D-11. 画像工学,一般セッション)

    新田 高庸, 池田 充郎, 岩崎 裕江, 大西 隆之, 佐野 卓, 嵯峨田 淳, 中島 靖之, 稲森 稔, 吉留 健, 松田 宏朗, 谷田 隆一, 清水 淳, 中村 健, 長沼 次郎

    電子情報通信学会総合大会講演論文集　2008　(2)　110-110　2008年3月5日

    出版者・発行元： 一般社団法人電子情報通信学会

  29. D-11-112 放送プロ向けHDTV対応H.264/AVCエンコーダLSI(SARA) : 探索部の構成(D-11. 画像工学,一般セッション)

    大西 隆之, 池田 充郎, 岩崎 裕江, 新田 高庸, 佐野 卓, 嵯峨田 淳, 中島 靖之, 稲森 稔, 吉留 健, 松田 宏朗, 谷田 隆一, 清水 淳, 中村 健, 長沼 次郎

    電子情報通信学会総合大会講演論文集　2008　(2)　112-112　2008年3月5日

    出版者・発行元： 一般社団法人電子情報通信学会

  30. D-11-113 放送プロ向けHDTV対応H.264/AVCエンコーダLSI(SARA) : ファームウェア構成と高画質化(D-11. 画像工学,一般セッション)

    嵯峨田 淳, 池田 充郎, 岩崎 裕江, 新田 高庸, 大西 隆之, 佐野 卓, 中島 靖之, 稲森 稔, 吉留 健, 松田 宏朗, 谷田 隆一, 清水 淳, 中村 健, 長沼 次郎

    電子情報通信学会総合大会講演論文集　2008　(2)　113-113　2008年3月5日

    出版者・発行元： 一般社団法人電子情報通信学会

  31. D-11-114 放送プロ向けHDTV H.264/AVCエンコーダLSI(SARA/D)(D-11. 画像工学,一般セッション)

    岩崎 裕江, 池田 充郎, 新田 高庸, 大西 隆之, 佐野 卓, 嵯峨田 淳, 中島 靖之, 稲森 稔, 吉留 健, 松田 宏朗, 谷田 隆一, 清水 淳, 中村 健, 長沼 次郎

    電子情報通信学会総合大会講演論文集　2008　(2)　114-114　2008年3月5日

    出版者・発行元： 一般社団法人電子情報通信学会

  32. 放送プロ向けHDTV H.264/AVCデコーダLSI(SARA/D)

    岩崎裕江, 池田充郎, 新田高庸, 大西隆之, 佐野卓, 嵯峨田淳, 中島靖之, 稲森稔, 吉留健, 松田宏朗, 谷田隆一, 清水淳, 中村健, 長沼次郎

    電子情報通信学会大会講演論文集　2008　2008年

    ISSN： 1349-1369

  33. HDTV対応双方向通信用H.264/AVCリアルタイム並列ソフトウェアコーデック

    佐野卓, 岩崎 裕江, 長沼 次郎

    2008年電子情報通信学会総合大会講演論文集 情報 システム, Mar.　2　15-15　2008年

    出版者・発行元： 一般社団法人電子情報通信学会

  34. 放送プロ向けHDTV対応H.264/AVCエンコーダLSI (SARA)

    中島, 池田 充郎, 岩崎 裕江, 新田 高庸, 大西 隆之, 佐野 卓, 嵯峨田 淳, 稲森 稔, 吉留 健, 松田 宏朗, 谷田 隆一, 清水 淳, 中村 健, 長沼 次郎

    信学総大, 2008　111-111　2008年

    出版者・発行元： 一般社団法人電子情報通信学会

  35. J_034 MPEG-2/H.264低遅延HDTVソフトウェアトランスコーダ(J分野:グラフィクス・画像)

    佐野 卓, 岩崎 裕江, 長沼 次郎

    情報科学技術フォーラム一般講演論文集　5　(3)　265-266　2006年8月21日

    出版者・発行元： FIT(電子情報通信学会・情報処理学会)運営委員会

  36. 1チップMPEG-2 HDTV CODEC LSI(VASA)とその応用システム

    長沼 次郎, 岩崎 裕江, 池田 充郎, 中村 健, 吉留 健, 大西 隆之, 中島 靖之, 田代 豊, 新田 高庸, 小倉 充雄, 南 俊宏, 遠藤 真, 八島 由幸

    映像情報メディア学会技術報告　28　(49)　41-46　2004年9月10日

    出版者・発行元： 映像情報メディア学会

    ISSN： 1342-6893

  37. 1チップMPEG-2 HDTV CODEC LSI(VASA) とその応用システム

    長沼 次郎, 岩崎 裕江, 池田 充郎, 中村 健, 吉留 健, 大西 隆之, 中島 靖之, 田代 豊, 新田 高庸, 小倉 充雄, 南 俊宏, 遠藤 真, 八島 由幸

    電子情報通信学会技術研究報告. ICD, 集積回路　104　(288)　41-46　2004年9月3日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

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    本稿では、マルチチップ構成でHDTVを越える大画面を実現可能な素材伝送向け1チップMPEG-2422P@HL CODEC LSI(VASA: Versatile and Advanced Signal processing Architecture)のアーキテクチャとその応用システムについて示す。VASAは、3つのビデオエンコーダコア部、ビデオデコーダ部、多重化/分離部、複数個の専用ハードウェア機能ブロック部、高速なデータ転送を実現する外部メモリインタフェース部から構成され、1チップでMPEG-2 422P@HL CODEC処理を実現することができる。また、本LSIは、約6000万個のトランジスタを0.13-μm8層メタルCMOSプロセスで集積している。VASAは、1チップでMPEG-2 422P@HL CODEC処理を実現するだけでなく、複数のVASAを用いて、HDTVレベルを越える高画質/高解像度による臨場感のある大画面映像やマルチビュー/マルチアングル映像のライブ放送などのアプリケーションを提供することができる.なお、本VASAは、地上デジタル放送の基盤を支える実現技術として、システムの小型化と省電力化および信頼性の向上に大きく貢献している。

  38. J-003 双方向映像通信MPEG-2ソフトウェアCODEC向き低遅延FECの一検討(J.グラフィクス・画像)

    大西 隆之, 岩崎 裕江, 長沼 次郎, 八島 由幸

    情報科学技術フォーラム一般講演論文集　3　(3)　205-206　2004年8月20日

    出版者・発行元： FIT(電子情報通信学会・情報処理学会)運営委員会

  39. J-004 双方向映像通信向け低遅延MPEG-2小型CODECシステム(J.グラフィクス・画像)

    稲森 稔, 大西 隆之, 岩崎 裕江, 池田 充郎, 長沼 次郎

    情報科学技術フォーラム一般講演論文集　3　(3)　207-208　2004年8月20日

    出版者・発行元： FIT(電子情報通信学会・情報処理学会)運営委員会

  40. J-074 並列MPEG-2 HDTVリアルタイムソフトウェアエンコーダ(J.グラフィクス・画像)

    岩崎 裕江, 長沼 次郎

    情報科学技術フォーラム一般講演論文集　3　(3)　369-370　2004年8月20日

    出版者・発行元： FIT(電子情報通信学会・情報処理学会)運営委員会

  41. サーバーレス多地点TV会議ソフトウェア : アーキテクチャと実装評価

    岩崎 裕江, 大西 隆之, 長沼 次郎, 遠藤 真, 八島 由幸

    電子情報通信学会技術研究報告. SIP, 信号処理　104　(31)　35-40　2004年4月16日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

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    本稿では,IPネットワークを用いたサーバーレス多地点TV会議ソフトウェアの構成とその評価について示す.本サーバーレス多地点TV会議ソフトウェアは,エンコーダ部,デコーダ部,IP送受信部,エラー制御部,全体制御部から構成され,約2.4GHz程度のCPUを具備したPC上でQVGA/30fpsの映像伝送を6地点まで実現可能である.エンコーダは,エンコードしたビットストリームを複数地点にあるすべてデコーダに送信し,1台のPC上で動作する複数個のデコーダプロセスは,複数地点からのビットストリームを受信する.また,IP受信部では,それぞれのビットストリームごとにパケットロスが発生したフレームを破棄するエラー耐性を実現している.本サーバーレス多地点TV会議ソフトウェアは,サーバーを介さずに直接エンコーダとデコーダペアで通信することにより,入力,エンコード,通信,デコード,ディスプレイを含めて,99ms(M=1,N=1)から165ms(M=3,N=3)の低遅延を実現している.

  42. 高画質対応組込み用1チップMPEG-2全二重CODEC LSI(ISIL)

    岩崎 裕江, 長沼 次郎, 中島 靖之, 田代 豊, 中村 健, 吉留 健, 大西 隆之, 池田 充郎, 泉岡 生晃, 遠藤 真, 八島 由幸

    情報処理学会研究報告. SLDM, [システムLSI設計技術]　111　(105)　25-30　2003年10月23日

    出版者・発行元： 一般社団法人情報処理学会

    ISSN： 0919-6072

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    本稿では,高画質対応組込み用1チップMPEG-2全二重CODEC LSI(ISIL)の構成とその評価について示す.ISILは,ビデオエンコーダコア,ビデオデコーダコア,オーディオ用DSP,多重化/分離コアとRISCから構成され,720/30Pのエンコード,1080Iのデコード,480Pのエンコードとデコードを同時に処理することができる.エンコーダコア/デコーダコア部は,デュアルメモリ方式を利用することにより高速なデータ通信を効率よく実現している.本LSIは,3千万個のトランジスタを0.13μmの7層CMOSプロセスで集積し,720/30Pのエンコード処理を1.1W,1080Iのデコード処理を0.8W,480Pのエンコード/デコード同時処理を1.4Wの低電力で実現している.このため,本LSIは,HDTV品質の装置を低価格でコンシューマにも提供することができる.

  43. 高画質対応組込み用1チップMPEG-2全二重CODEC LSI (ISIL)

    岩崎 裕江, 長沼 次郎, 中島 靖之, 田代 豊, 中村 健, 吉留 健, 大西 隆之, 池田 充郎, 泉岡 生晃, 遠藤 真, 八島 由幸

    電子情報通信学会技術研究報告. ICD, 集積回路　103　(381)　25-30　2003年10月16日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

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    本稿では,高画質対応組込み用1チップMPEG-2全二重CODEC LSI(ISIL)の構成とその評価について示す.ISILは,ビデオエンコーダコア,ビデオデコーダコア,オーディオ用DSP,多重化/分離コアとRISCから構成され,720/30Pのエンコード,10801のデコード,480Pのエンコードとデコードを同時に処理することができる.エンコーダコア/デコーダコア部は,デュアルメモリ方式を利用することにより高速なデータ通信を効率よく実現している.本LSIは,3千万個のトランジスタを0.13μmの7層CMOSプロセスで集積し,720/30Pのエンコード処理を1.1W,10801のデコード処理を0.8W,480Pのエンコード/デコード同時処理を1.4Wの低電力で実現している.このため,本LSIは,HDTV品質の装置を低価格でコンシューマにも提供することができる.

  44. 1チップHDTV MPEG-2 CODEC LSI構成技術--VASA (特集 HDTV映像伝送・配信システム)

    長沼 次郎, 岩崎 裕江, 新田 高庸

    NTT技術ジャ-ナル　15　(9)　12-15　2003年9月

    出版者・発行元： 電気通信協会

    ISSN： 0915-2318

  45. 組込み用オールインワンHDTV全二重CODEC LSI構成技術--ISIL (特集 HDTV映像伝送・配信システム)

    岩崎 裕江, 長沼 次郎, 中島 靖之

    NTT技術ジャ-ナル　15　(9)　16-20　2003年9月

    出版者・発行元： 電気通信協会

    ISSN： 0915-2318

  46. 1チップMPEG-2 422P@HL CODEC LSI(VASA) エンコーダ部と外部メモリIF部の構成

    岩崎裕江, 長沼次郎, 新田高庸, 中村健, 吉留健, 小倉充雄, 中島靖之, 田代豊, 八島由幸

    情報科学技術フォーラム　FIT 2003　2003年

  47. 1チップMPEG-2 422P@HL CODEC LSI(VASA) 拡張エンコード/デコード機能

    中村健, 吉留健, 長沼次郎, 岩崎裕江, 新田高庸, 小倉充雄, 中島靖之, 田代豊, 八島由幸

    情報科学技術フォーラム　FIT 2003　2003年

  48. 1チップMPEG-2 422P@HL CODEC LSI(VASA) デコーダ部と外部メモリIF部の構成

    中島靖之, 田代豊, 小倉充雄, 長沼次郎, 岩崎裕江, 新田高庸, 中村健, 吉留健, 八島由幸

    情報科学技術フォーラム　FIT 2003　2003年

  49. 1チップMPEG-2 422P@HL CODEC LSI (VASA) 拡張可能なMUXの構成

    大西隆之, 長沼次郎, 岩崎裕江, 新田高庸, 中村健, 吉留健, 小倉充雄, 中島靖之, 八島由幸

    情報科学技術フォーラム　FIT 2003　2003年

  50. 1チップMPEG-2 422P@HL CODEC LSI (VASA) ファームウェア構成

    池田充郎, 長沼次郎, 岩崎裕江, 新田高庸, 中村健, 吉留健, 小倉充雄, 中島靖之, 八島由来

    情報科学技術フォーラム　FIT 2003　2003年

  51. 1チップMPEG-2 422P@HL CODEC LSI(VASA) 設計思想と基本アーキテクチャー

    長沼次郎, 岩崎裕江, 新田高庸, 中村健, 吉留健, 小倉充雄, 中島靖之, 田代豊, 八島由幸

    情報科学技術フォーラム　FIT 2003　2003年

  52. IPネットワークを用いた双方向通信用リアルタイムMPEG-2ソフトウェアコーデック

    岩崎 裕江, 長沼 次郎, 遠藤 真

    電子情報通信学会技術研究報告. IE, 画像工学　102　(151)　13-18　2002年6月20日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

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    本稿では,IPネットワークを用いた双方向通信用リアルタイムMPEG-2ソフトウェアコーデックの構成とその評価について示す.本ソフトウェアコーデックは,エンコーダ/デコーダ部,IP送受信部,エラー制御部から構成され,約1.2GHz程度のCPUを具備したPC上でIPネットワークを介したりアルタイムMPEG-2コーデックを実現することができる.エンコーダ/デコーダ部は,高速アルゴリズムやMMX/SSEなどの最適化により高速化され,IP送受信部は,低遅延を実現するために,ビデオとオーディオのエレメンタリストリームを直接UDP/IPパケット化している.また,エラー制御部は,IPネットワーク上でのパケットロスに対して破損したパケットが含まれるフレームを破棄するエラー制御を実現している.本ソフトウェアコーデラクは,入力,エンコード,通信,デコード,ディスプレイを含めて,99ms(M=1,N=1)から165ms(M=3,N=3)の低遅延を実現し,80Mbps(片方向40Mbps×2)のネットワーク負荷上でも乱れのない20fps以上の映像と自然な音声の通信を実現することができる.

  53. リアルタイムMPEG-2 ソフトウェアコーデック

    岩崎 裕江, 長沼 次郎

    第63回全国大会講演論文集　2001　(1)　613-614　2001年9月26日

  54. HDTV対応MPEG-2エンコーダLSIの制御構成

    新田 高庸, 岩崎 裕江, 池田 充朗

    電子情報通信学会技術研究報告　101　(3)　65-72　2001年4月13日

    出版者・発行元： 電子情報通信学会

    ISSN： 0913-5685

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    動き探索用にシストリックアレイとSIMDプロセッサを、外付けSDRAM転送優先実行用にプロセッサ構成のSDRAMインタフェースユニット(SDIF)を、それぞれ搭載するMPEG-2エンコーダLSI (SuperENC)を開発した。このSuperENCは、9チップを並列使用してSPMD動作させることで、HDTV符号化に必要な50GOPSを越える演算性能と外付けSDRAMに対する2GB/sの高速転送を実現することができる。また、RISC、SIMD、SDIFの適切な制御分担により機能、制御の高い柔軟性を確保しており、プロ用、セミプロ用機器で必要とされる高画質と多機能を両立することができる。

  55. MPEG-2ビデオソフトウェアコーデック構成法の検討

    小倉 充雄, 岩崎 裕江, 長沼 次郎, 遠藤 真

    電子情報通信学会総合大会講演論文集　2000　114-114　2000年3月7日

    出版者・発行元： 一般社団法人電子情報通信学会

  56. ビデオキャプチャ機能付きリアルタイム MPEG-2 ソフトウェアエンコーダ

    岩崎, 長沼 次郎, 遠藤 真

    2000信学総大　113-113　2000年

    出版者・発行元： 一般社団法人電子情報通信学会

  57. 27-4 並列処理によるリアルタイムMPEG-2ビデオソフトウェアエンコーダ

    岩崎 裕江, 長沼 次郎, 遠藤 真

    映像情報メディア学会年次大会講演予稿集　2000　389-390　2000年

    出版者・発行元： 一般社団法人 映像情報メディア学会

    DOI： 10.11485/iteac.2000.0_389 　

    ISSN： 1343-1846

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    This paper proposes a real-time MPEG-2 video software encoder on parallel computer systems and evaluates its performance. This parallel software encoder consists of a small number of high-speed encoding elements and a frame-synchronization controller with I/O. This encoder provides sufficient performance for real-time full NTSC-size encoding on a dual-PC.

  58. D-11-44 リアルタイムMPEG-2ビデオソフトウェアエンコーダ

    岩崎 裕江, 長沼 次郎, 遠藤 真

    電子情報通信学会ソサイエティ大会講演論文集　1999　130-130　1999年8月16日

    出版者・発行元： 一般社団法人電子情報通信学会

  59. マルチメディア処理用オンチップリアルタイムOS : MPEG-2ビデオエンコーダへの適用評価

    岩崎 裕江, 長沼 次郎, 遠藤 真

    全国大会講演論文集　58　53-53　1999年3月9日

  60. A-4-25 MPEG-2ビデオソフトウェアエンコーダ : 並列・分散型エンコーダの構成法

    落合 克幸, 岩崎 裕江, 長沼 次郎, 遠藤 真

    電子情報通信学会総合大会講演論文集　1999　151-151　1999年3月8日

    出版者・発行元： 一般社団法人電子情報通信学会

  61. リアルタイム MPEG-2 ビデオソフトウェアエンコーダ-基本方針と設計思想

    長沼, 岩崎 裕江, 落合 克幸, 遠藤 真

    1999信学総大　149-149　1999年

    出版者・発行元： 一般社団法人電子情報通信学会

  62. システムLSIのコンカレントデザイン環境 : 1チップMPEG-2MP@MLエンコーダLSIへの適用

    落合 克幸, 岩崎 裕江, 長沼 次郎, 遠藤 真

    電子情報通信学会技術研究報告. CPSY, コンピュータシステム　98　(291)　39-46　1998年9月22日

    出版者・発行元： 一般社団法人電子情報通信学会

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    近年、コアCPUと専用ハードウェアを融合したシステムLSIの開発が盛んである。しかし、このようなLSIの開発では、ハードウェア開発とともに、ソフトウェア開発が期間の大きな割合を占める。この問題を解決するため、我々は、コンカレントデザイン環境を提案するとともに、この環境を実現するソフトウェアプラットホームを開発した。このプラットホームは、命令セットレベルシミュレータと機能レベルのシミュレータから構成され、各々、コアCPUと専用ハードウェアを高速にシミュレーションする。本プラットホームはハードウェア記述を必要としないため、この記述の完了を待たずに、ソフトウェアの動作検証を実現できる。本プラットホームをMPEG-2 MP@MLエンコーダLSI開発へ適用し、本手法の有効性を実証した。

  63. エンベディドシステムLSIのコンカレントデザイン環境 : 1チップMPEG-2 MP【○!a】MLエンコーダLSIへの適用と評価

    落合 克幸, 岩崎 裕江, 長沼 次郎, 遠藤 真

    電子情報通信学会ソサイエティ大会講演論文集　1998　49-49　1998年9月7日

    出版者・発行元： 一般社団法人電子情報通信学会

  64. HDTVへの拡張が可能なMPEG2映像符号化LSI

    近藤 利夫, 南 俊宏, 新田 高庸, 村主 一仁, 池田 充郎, 岩崎 裕江, 落合 克幸, 渡辺 裕

    電子情報通信学会技術研究報告. ICD, 集積回路　98　(244)　37-43　1998年8月20日

    出版者・発行元： 一般社団法人電子情報通信学会

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    複数個の連結によりMP@HLにも対応可能な1チップ構成のMPEG2 MP@ML映像符号化LSIを開発した。本LSIは、動き探索範囲の適応的制御を位置と広さの両方行うことにより、わずか2.6GOPSの1次探索演算量で、最大、水平±211.5画素、垂直±113.5画素もの動き探索範囲を実現している。この広い探索範囲に加え、2次探索・動き補償用のSIMDプロセッサ、プログラム制御型の外付けSDRAMインタフェース、隣接LSI間転送用インタフェース等の搭載により、連結構成での高品質MP@HL符号化が可能である。製造技術に0.25μmアルミ4層のCMOSプロセスを用いた。消費電力は、電源電圧が内部2.5V、周辺3.3V、動作周波数が81Mhzの条件で、2Wである。

  65. オンチップリアルタイムOSの構成法

    岩崎 裕江, 長沼 次郎, 遠藤 真

    情報処理学会研究報告. OS,[システムソフトウェアとオペレーティング・システム]　77　(15)　49-54　1998年2月26日

    出版者・発行元： 一般社団法人情報処理学会

    ISSN： 0919-6072

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    本論文では、コアCPUと専用ハードウェアから構成されるエンベディドシステムLSIのチップ上に搭載可能な小型のオンチップリアルタイムOSの構成法を提案し、その有効性を評価した。本オンチップリアルタイムOSは、ファームウェアに対する要求条件の分析に基づいて、タスク管理、割込管理、セマフォ管理の最小限の機能を実現している。リアルタイムのプロトコル処理を行うMEPG2多重LSIのファームウェアに適用した場合、実行時約2KB程度の使用メモリ量で実装することができる。本オンチップリアルタイムOSは、エンベディドシステムLSIの複雑なファームウェア開発の効率化を図ることができる。This paper proposes a small on-chip real-time OS for embedded system LSIs, and demonstrates its usefulness. The real-time OS implements the minimum set of task, interrupt, and semaphore managements on the basis of ananalysis of software characteristics. It requires only 2Kbytes memory on run-time through implementing real-time software for an MPEG2 system protocol LSI. This on-chip real-time OS makes it efficient to develop complex software for embedded system LSIs.

  66. エンベデッドシステムLSIのコンカレントデザイン環境-ソフトウェアプラットホームの構成

    落合, 岩崎 裕江, 長沼 次郎, 遠藤 真

    春季信学全大, Mar. 1998　104-104　1998年

    出版者・発行元： 一般社団法人電子情報通信学会

  67. オンチップリアルタイムOSの設計評価

    岩崎 裕江, 長沼 次郎, 遠藤 真

    全国大会講演論文集　55　226-227　1997年9月24日

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    コアCPUを中心として, メモリ等の機能部品と専用ハードウェアをオンチップに集機化したエンベディッドシステムLSIの開発が盛んである。このようなLSIの開発では, ハードウェア開発とともに, それを制御するファームウェアの開発が重要である。MPEG2 CODECシステムのようなリアルタイム性が要求されるシステムにおいては, 従来のファームウェア開発では, ハードウェアの機々なタイミングを制御するためファームウェアが複雑化し, ファームウェア開発/保守の短TAT化が図れないという問題があった。一方, リアルタイム性の要求があるシステムでは, ソフトウェアの複雑化を解消するために, リアルタイムOS (RTOS)を組み込み, マルチタスク環境で開発を容易に行っている。しかし, 市販されているRTOSは, 様々な機能を提供しているが, 多くのメモリ量を必要とするため, エンベディッドシステムLSIに適用することは困難である。これに対し, 我々は, 使用メモリ量の低減化を図ったオンチップRTOSの検討を行ってきた。本稿では, これらの検討を踏まえて, エンベディッドシステムLSIのファームウェアに適したオンチップRTOSを開発し, MPEG2多重(MUX)LSIのファームウェアに適用して, 動作確認と性能評価を行ったので報告する。

  68. ファームウェア開発用仮想LSIにおける入出力バッファモデリング

    遠藤 真, 岩崎 裕江, 長沼 次郎

    電子情報通信学会総合大会講演論文集　1997　125-125　1997年3月6日

    出版者・発行元： 一般社団法人電子情報通信学会

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    LSIのコアCPUで稼働するファームウェアの開発短TAT化を図るために、ファームから見える実 LSI 環境を模擬する仮想LSI環境のワークステーション(WS)上への構築を進めている。ハード / ソフト・コデザイン及びコンカレントデザインのためには、ハードの機能 / 動作を抽象度の高いモデルで表現する必要がある。そこで我々はハードのモデリングについて検討し、LSIに共通の部品として入出力バッファの汎用モデルを考案した。また、本モデルに基づき、ターゲットLSIの入出力動作をWS上で行なえる仮想環境を構築し、LSIの動作を検証するとともに、モデルの妥当性を確認した。

  69. エンベディドシステムLSIの高速シミュレーション環境の検討

    長沼 次郎, 岩崎 裕江, 遠藤 真

    電子情報通信学会総合大会講演論文集　1997　126-126　1997年3月6日

    出版者・発行元： 一般社団法人電子情報通信学会

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    近年、コアCPUを中心として、メモリなどの機能部品と専用ハードウェアを融合し高速性と柔軟性を両立したエンベディドシステムLSIの開発が盛んである。我々もMPEG2チップセット[1]開発に適用しその有効性を実証した。ー方、このようなLSIの機能 / 論理シミュレーションでは、内部に含まれるコアCPUのシミュレーションに大きな計算量を要する[2]。本稿では、"C" 言語で記述されたコアCPUの命令セットレベルシミュレータ[3]を、サイクルベースシミュレータの C 言語モデルとして組み込み、エンベディドシズテムLSIの高速なシミュレーション環境を実現する方法を検討した。ここでは、シミュレーション環境の概要、モデル精度と検証項目の関係、および本手法の適用範囲を示し、実装実験を通して実現可能なシミュレーション速度を明らかにする。

  70. 仮想LSI環境によるリアルタイムOSとMPEG2 MUXファームウェアの設計

    遠藤, 岩崎 裕江, 長沼 次郎

    1997年電子情報通信学会ソサエティ大会　64-64　1997年

    出版者・発行元： 一般社団法人電子情報通信学会

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    MPEG2 CODECチップセットを初めとして、マルチメディアシステムのキーコンポネントとして、プロセッサを内蔵したエンベディッドシステムLSIの開発が盛んである。 これらLSIの開発には絶えず短TAT化が求められているが、従来のファームウェア開発では、HWのRTL記述を待たずには充分なデバッグができないため、開発期間が延びがちになるという難点があった。そこで我々は、ファームウェアから見えるHW動作のみを模擬し、HWの仕様確定後にHW/SW同時開発できる「仮想LSI環境」の構築を進め、エンベディッドシステムの開発短TAT化を図っている。 一方我々はマルチメディアシステムに要求されるリアルタイム処理性能向上を図るためのオンチップリアルタイムOS(RTOS)の開発を進めている。したがって前述した「仮想LSI環境」には、HW動作を模擬するほかに、OSの動作をモニタする機構が必要とされる。 今回我々は、「仮想LSI環境」にMPEG2システム多重LSI(MUX)のハードウェア動作モデルを組込み、その環境下でRTOS及びMUXファームウェアを設計して、仮想LSI環境の有効性を確認したので報告する。

  71. 密結合マルチプロセッサシステムにおけるOSカーネルでの障害処理方式の一検討

    木村 正二, 中村 宏之, 岩崎 裕江, 香西 省治

    電子情報通信学会総合大会講演論文集　1996　(2)　151-151　1996年3月11日

    出版者・発行元： 一般社団法人電子情報通信学会

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    本稿では階層ソフトウェア構造を前提に,プロセッサ高性能化の一環である密結合型マルチプロセッサ(TCMP)を交換通信処理システムに適用する場合のOSカーネルでの障害処理方式について報告する.

  72. オンチップリアルタイムOS構成法の検討-MPEG2多重/分離LSIへの適用-

    岩崎, 長沼 次郎, 遠藤 真

    1996年電子情報通信学会ソサエティ大会　158-158　1996年

    出版者・発行元： 一般社団法人電子情報通信学会

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    コアCPUを中心として、メモリ等の機能部品と専用ハードウェアをオンチップに集積化したオンチップ・エンベディッドシステムの開発が盛んである。本稿では、このようなシステム上でのアプリケーションファームウェアの開発/保守の短TAT化を目的として、オンチップリアルタイムOS構成法の検討を行う。メモリ量を最少限に抑えるために、実現機能をリアルタイムOSの核の部分に限定する。各々の機能についてメモリ量の削減について検討し、その中で、最も効果が大きいスケジューリング方法について提案する。最後に本リアルタイムOSをMPEG2多重/分離LSIに適用する場合の例について示す。

  73. ファームウェア開発用仮想LSIにおけるUNIXシステムコールの仮想化

    遠藤真, 岩崎 裕江, 長沼 次郎

    1996信学エレクトロニクスソサイエティ大　157　157-157　1996年

    出版者・発行元： 一般社団法人電子情報通信学会

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    LSIのコアCPUで稼働するファームウェアの開発短TAT化を図るために、ファームから見える実LSI環境を模擬する仮想LSI環境のワークステーション(WS)上への構築を進めている。また、エンベッディドLSIの開発では、事前に全ての機能をプログラム記述し、動作確認することも多いため、そのUNIXプログラムからハード/ソフトを切り分けて(コデザイン)、フアームヘのマイグレーションをサポートする環境も構築している。本稿では仮想LSIの中心となるCPUエミュレータの機能概要と、コアCPUへの仮想命令の追加手法及びマイグレーションやデバッグのためのUNIXシステムコールの仮想化手法、仮想LSIにおけるファームの実行速度評価について報告する。

  74. 密結合マルチプロセッサにおける交換処理系でのスケジューリング方式の一考察

    岩崎 裕江, 中村 宏之, 香西 省治

    電子情報通信学会総合大会講演論文集　1995　(2)　140-140　1995年3月27日

    出版者・発行元： 一般社団法人電子情報通信学会

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    高度情報社会の進展とサービスの多様化に伴い,交換通信処理システムにおいてもトラヒックの増加,機能追加又は機能の多様化によるソフトウェア量の増大が予想され,プロセッサ高性能化が今後一層要求される.プロセッサの高性能化の一手段として,プロセッサをマルチ結合することが検討されている.プロセッサのマルチ化は,各MPU(Micro processor unit)毎にメモリを持った疎結合マルチプロセッサ(LCMP)と1つのメリモを複数のMPUで共有する密結合マルチプロセッサ(TCMP)の2つに大別される.ハードウェアコストの観点では,TCMPは高集積化技術を用いた複数MPUの1ボード化等により,TCMPに比べてコストパフォーマンスの向上が期待できる.本稿では,階層化ソフトウェア構造を前提に,TCMPを交換処理系に適用する際のOSカーネルのスケジューリング方法について示す.

  75. 密結合マルチプロセッサにおける割り込み抑止制御方式の一考察

    岩崎 裕江, 香西 省治, 松田 知志, 三木 修次

    電子情報通信学会技術研究報告. SSE, 交換システム　94　(362)　25-30　1994年11月24日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

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    高度情報社会の進展とサービスの多様化に伴い,ソフトウェア生産性向上とプロセッサの高性能化が今後一層要求される.プロセッサの高性能化の一手段として,プロセッサのマルチ構成化がありその有効性が検討され,実システムとして適写用されている.一方,システムの処理には,障害発生等の非同期事象や入出力処理等のオーダーの発行から完了まで長時間を要する場合の完了通知事象を割り込みにより通知する場合がある.割り込み通知の抑止処理は,ハードウェアを制御するOS階層ソフトウェアで頻繁に使用され,高速化が要求される.本稿では,1台のメモリにプログラム, データ等が配置され,複数のMPUでプログラムを実行するTCMP構成と階層ソフトウェア構造を前提にOSカーネルにおける割り込み抑止制御方式について検討する.

  76. 密結合マルチプロセッサにおける排他制御方法の一考察

    岩崎 裕江, 中村 宏之, 香西 省治

    電子情報通信学会技術研究報告. SSE, 交換システム　93　(501)　87-92　1994年3月11日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

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    密結合マルチプロセッサを適用する場合に重要となる排他制御方法について報告する.本報告では,プログラム種別として,交換処理に使用される障害処理ハンドラ,周期起動プロシジャ,タスクについて,IROS(Interface for Realtime OperatingSystems)の機能を用いてそれぞれのプログラム種別で共通データを持つ場合の排他制御方法について考察する.また,排他制御を単純にするために,排他制御対象のプログラム種別に関係なく排他制御する方法と,排他制御対象のプログラムに応じて的確に排他制御する方法での性能差を共通データへのアクセス回数及び共通データ占有区間をパラメータとした処理オーバーヘッドの観点で評価する.

  77. 交換処理向き密結合マルチプロセッサ用スケジューリング方式の一考察

    岩崎 裕江, 渡部 信幸

    電子情報通信学会技術研究報告. SSE, 交換システム　93　(72)　49-54　1993年5月28日

    出版者・発行元： 一般社団法人電子情報通信学会

    ISSN： 0913-5685

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    密結合マルチプロセッサを交換処理系にとりいれた場合にどのようなスケジューリングが適するかを評価する。従来交換処理では、応答時間要求の厳しいものがあるために、実行レベルという概念を取り入れ、実行レベルの高いプログラムから周期的に実行するという実行レベル制御を取り入れている。実行レベル制御を取り入れたアプリケーションモデルを2つ仮定し、各スケジューリングを適用し、シミュレーションを行った。アプリケーションモデルによるスケジューリングの特性の違いをCPU使用率や処理待ち時間から評価を行った。また、アプリケーションモデルによる各スケジューリングの適用範囲を明らか にした。

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講演・口頭発表等 7

  1. 画像特徴量を用いたブロック分割による VVC イントラエンコーダの高速化

    内山力太, 小野内花倫, 丹羽直也, 佐藤雅之, 岩崎裕江, 小林広明

    情報処理学会 システムアーキテクチャ研究会　2024年8月9日

  2. モバイルSINETを利用した同時複数映像ストリーム伝送

    小浦 陽, 丹羽直也, 岩崎裕江, 漆谷重雄

    映像情報メディア学会 BCT研究会　2024年6月7日

  3. VVCの⾼速化のためのフレーム差分画像を⽤いたブロック分割に関する⼀検討

    原田零生, 近藤嘉昭, 佐藤雅之, 岩崎裕江, 小松一彦, 小林広明

    情報処理学会 第86回全国大会

  4. 渋滞解消問題を用いたイジングマシンの評価

    百南 匠人, 丹羽 直也, 小松 一彦, 岩崎 裕江, 小林 広明

    電子情報通信学会

  5. 階層的ブロック分散値評価に基づくブロック分割決定手法

    小嶋優輔, 岩崎裕江, 江川隆輔

    電子情報通信学会

  6. VVC 映像符号化並列処理のための映像分割に関する一検討

    小野内 花倫, 近藤 嘉昭, 佐藤 雅之, 岩崎 裕江, 小松 一彦, 小林 広明

    情報処理学会 第85回全国大会

  7. A Shared Cache Architecture for VVC Coding

    Yoshiaki Kondo, Masayuki Sato, Ken Nakamura, Yuya Omori, Daisuke Kobayashi, Hiroe Iwasaki, Ryusuke Egawa, Kazuhiko Komatsu, Hiroaki Kobayashi

    2022 IEEE Symposium on Low-Power and High-Speed Chips and Systems (COOLChips25)　2022年4月22日

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共同研究・競争的資金等の研究課題 1

  1. 最新符号化VVC/H.266を用いたリアルアイム映像符号化技術の開拓とその応用

    岩崎 裕江, 小林 広明, 佐藤 雅之, 新田 高庸, 江川 隆輔

    提供機関：Japan Society for the Promotion of Science

    制度名：Grants-in-Aid for Scientific Research Grant-in-Aid for Scientific Research (B)

    研究種目：Grant-in-Aid for Scientific Research (B)

    研究機関：Tokyo University of Agriculture and Technology

    2022年4月1日 ～ 2025年3月31日