顔写真

ホンマ ナオフミ
本間 尚文
Naofumi Homma
所属
電気通信研究所 情報通信基盤研究部門 環境調和型セキュア情報システム研究室
職名
教授
学位
  • 博士(情報科学)(東北大学)

  • 修士(情報科学)(東北大学)

委員歴 75

  • IEEE Computer Society Technical Committee on MVL Chair

    2024年1月 ~ 継続中

  • 電子情報技術産業協会(JEITA) ハードウェアセキュリティ技術分科会委員長

    2017年4月 ~ 継続中

  • Journal of Cryptographic Engineering Editorial Board Associate Editor

    2016年1月 ~ 継続中

  • Conference on Cryptographic Hardware and Embedded Systems (CHES) Steering Committee Steering Committee Member

    2014年10月 ~ 継続中

  • CRYPTREC暗号技術評価委員会 委員

    2013年4月 ~ 継続中

  • CRYPTREC暗号技術検討会 構成員

    2011年9月 ~ 継続中

  • IEEE Computer Society Technical Committee on MVL Vice Chair

    2020年1月 ~ 2023年12月

  • 内閣サイバーセキュリティセンター 研究・産学官連携戦略WG委員

    2020年7月 ~ 2021年3月

  • 電子情報通信学会ハードウェアセキュリティ研究会 研究専門委員

    2018年4月 ~ 継続中

  • IEEE International Symposium on Multiple-Valued Logic Program Committee Chair

    2022年7月 ~ 2023年5月

  • IEEE Sendai Section Membership Development Committee Chair

    2020年1月 ~ 2021年12月

  • The 40th Annual International Conference on the Theory and Applications of Cryptographic Techniques (EuroCrypt 2021), Program Committee Member

    2020年7月 ~ 2021年5月

  • The 10th International Conference on Security, Privacy and Applied Cryptographic Engineering (SPACE 2020, Program Committee Member

    2020年3月 ~ 2020年12月

  • Top Picks in Hardware and Embedded Security 2020, Technical and Program Committee Member

    2020年8月 ~ 2020年11月

  • 2020 IEEE International Symposium on Multiple-Valued Logic, Program Committee Co-Chair

    2019年9月 ~ 2020年11月

  • 2020 International Workshop on Constructive Side-Channel Analysis and Secure Design (COSADE 2020) Program Committee Member

    2019年8月 ~ 2020年10月

  • Workshop on Security Proofs for Embedded Systems 2020 (PROOFS 2020), Program Committee Member

    2020年4月 ~ 2020年9月

  • 多値論理研究会 委員長

    2018年9月 ~ 2020年9月

  • IACR Transactions on Cryptographic Hardware and Embedded Systems (TCHES), Editorial Board Member

    2017年7月 ~ 2020年9月

  • International Conference on Cryptographic Hardware and Embedded Systems (CHES) Program Committee Member

    2009年3月 ~ 2020年9月

  • IEEE Sendai Section Student Activity Committee Chair

    2018年1月 ~ 2019年12月

  • 2019 IEEE International Symposium on Multiple-Valued Logic, Program Committee Co-chair

    2018年9月 ~ 2019年5月

  • 2019 International Workshop on Constructive Side-Channel Analysis and Secure Design (COSADE 2019) Program Committee Member

    2018年7月 ~ 2019年4月

  • Workshop on Security Proofs for Embedded Systems 2018 (PROOFS 2018) Program Committee Member

    2018年1月 ~ 2018年9月

  • 多値論理研究会 会計幹事

    2016年9月 ~ 2018年9月

  • 多値論理研究会 会計監事

    2016年9月 ~ 2018年9月

  • 多値論理研究会 会計監事

    2016年9月 ~ 2018年9月

  • 2018 IEEE International Symposium on Multiple-Valued Logic Program Committee Member

    2017年9月 ~ 2018年5月

  • International Workshop on Constructive Side-Channel Analysis and Secure Design (COSADE 2018) Program Committee Member

    2017年8月 ~ 2018年4月

  • 電子情報通信学会「Special Section on Multiple-Valued Logic and VLSI Computing」英文論文誌小特集号編集委員会 編集委員

    2016年6月 ~ 2017年8月

  • 電子情報通信学会「Special Section on Multiple-Valued Logic and VLSI Computing」英文論文誌小特集号編集委員会 編集委員

    2016年6月 ~ 2017年8月

  • 電子情報通信学会VLSI設計技術研究会 研究専門委員

    2013年5月 ~ 2017年5月

  • 電子情報通信学会VLSI設計技術研究会 研究専門委員

    2013年5月 ~ 2017年5月

  • 情報通信研究機構 専門委員

    2014年4月 ~ 2017年3月

  • 情報通信研究機構 専門委員

    2014年4月 ~ 2017年3月

  • 電子情報通信学会「暗号と情報セキュリティ」英文論文小特集編集委員会 編集委員

    2016年10月 ~ 2017年1月

  • 電子情報通信学会「暗号と情報セキュリティ」英文論文小特集編集委員会 編集委員

    2016年10月 ~ 2017年1月

  • 電子情報通信学会スマートインフォメディア研究会 運営委員

    2010年5月 ~ 2016年5月

  • 電子情報通信学会スマートインフォメディア研究会 運営委員

    2010年5月 ~ 2016年5月

  • 電子情報通信学会「暗号と情報セキュリティ」英文論文小特集編集委員会 編集委員

    2015年10月 ~ 2016年1月

  • 電子情報通信学会「暗号と情報セキュリティ」英文論文小特集編集委員会 編集委員

    2015年10月 ~ 2016年1月

  • 多値論理研究会 会計幹事

    2013年9月 ~ 2015年9月

  • 多値論理研究会 会計幹事

    2013年9月 ~ 2015年9月

  • 電子情報通信学会「暗号と情報セキュリティ」英文論文小特集編集委員会 編集委員

    2014年10月 ~ 2015年1月

  • 電子情報通信学会「暗号と情報セキュリティ」英文論文小特集編集委員会 編集委員

    2014年10月 ~ 2015年1月

  • 電子情報通信学会「暗号と情報セキュリティ」英文論文小特集編集委員会 編集委員

    2013年10月 ~ 2014年1月

  • 電子情報通信学会「暗号と情報セキュリティ」英文論文小特集編集委員会 編集委員

    2013年10月 ~ 2014年1月

  • 電子情報通信学会 英文論文誌C 編集委員会 編集委員

    2010年7月 ~ 2013年5月

  • 電子情報通信学会 英文論文誌C 編集委員会 編集委員

    2010年7月 ~ 2013年5月

  • CRYPTREC暗号実装委員会 委員長

    2009年8月 ~ 2013年3月

  • CRYPTRECサイドチャネル解析WG 主査

    2009年8月 ~ 2013年3月

  • CRYPTREC暗号実装委員会 委員長

    2009年8月 ~ 2013年3月

  • CRYPTRECサイドチャネル解析WG 主査

    2009年8月 ~ 2013年3月

  • 電子情報通信学会「暗号と情報セキュリティ」英文論文小特集編集委員会 編集委員

    2012年10月 ~ 2013年1月

  • 電子情報通信学会「暗号と情報セキュリティ」英文論文小特集編集委員会 編集委員

    2012年10月 ~ 2013年1月

  • 電子情報通信学会「暗号と情報セキュリティ実装技術」和文論文小特集編集委員会 編集幹事

    2010年8月 ~ 2012年5月

  • 電子情報通信学会「暗号と情報セキュリティ実装技術」和文論文小特集編集委員会 編集幹事

    2010年8月 ~ 2012年5月

  • 電子情報通信学会「暗号と情報セキュリティ」英文論文小特集編集委員会 編集委員

    2011年10月 ~ 2012年1月

  • 電子情報通信学会「暗号と情報セキュリティ」英文論文小特集編集委員会 編集委員

    2011年10月 ~ 2012年1月

  • 電子情報通信学会「暗号と情報セキュリティ」英文論文小特集編集委員会 編集委員

    2010年10月 ~ 2012年1月

  • 電子情報通信学会「暗号と情報セキュリティ」英文論文小特集編集委員会 編集委員

    2010年10月 ~ 2012年1月

  • 多値論理研究会 技術幹事

    2009年9月 ~ 2011年9月

  • 多値論理研究会 技術幹事

    2009年9月 ~ 2011年9月

  • 情報処理学会 東北支部評議員

    2009年6月 ~ 2011年5月

  • 情報処理学会 東北支部評議員

    2009年6月 ~ 2011年5月

  • CRYPTREC暗号モジュール委員会 電力解析実験WG委員

    2006年11月 ~ 2009年7月

  • CRYPTREC暗号モジュール委員会 電力解析実験WG委員

    2006年11月 ~ 2009年7月

  • 情報処理学会 東北支部会計幹事

    2007年5月 ~ 2009年6月

  • 情報処理学会 東北支部会計幹事

    2007年5月 ~ 2009年6月

  • 電子情報通信学会「新デバイスアーキテクチャとシステムインテグレーション構築技術」英文論文小特集 編集委員

    2005年12月 ~ 2006年11月

  • 電子情報通信学会「新デバイスアーキテクチャとシステムインテグレーション構築技術」英文論文小特集 編集委員

    2005年12月 ~ 2006年11月

  • IEEE Computer Society, Multiple-Valued Logic Technical Committee Executive Sub-Committee Members at Large

    2004年5月 ~ 2006年5月

  • IEEE Computer Society, Multiple-Valued Logic Technical Committee Executive Sub-Committee Members at Large

    2004年5月 ~ 2006年5月

  • 科学技術振興機構戦略的創造研究推進事業さきがけ 「情報基盤と利用環境」領域研究者

    2002年11月 ~ 2006年3月

  • 科学技術振興機構戦略的創造研究推進事業さきがけ 「情報基盤と利用環境」領域研究者

    2002年11月 ~ 2006年3月

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所属学協会 4

  • 情報処理学会

  • 電子情報通信学会

  • IACR (International Association for Cryptologic Research)

  • IEEE (The Institute of Electrical and Electronics Engineers, Inc.)

研究キーワード 4

  • ハードウェアセキュリティ

  • 情報セキュリティ

  • VLSI設計技術

  • ハードウェアアルゴリズム

研究分野 3

  • 情報通信 / 情報学基礎論 /

  • 情報通信 / 情報ネットワーク /

  • 情報通信 / 計算機システム /

受賞 30

  1. 第21回ドコモ・モバイル・サイエンス賞 先端技術部門優秀賞

    2022年10月 セキュリティハードウェア設計・検証理論の開拓とその応用

  2. German Innovation Award 2018: Gottfried Wagener Prize 2018

    2018年6月 Design Methodology for Lightweight Tamper-Resistant Cryptographic Hardware

  3. 市村学術賞貢献賞

    2018年4月 ハードウェアアルゴリズムの高水準設計手法の開発とその応用

  4. 日本学術振興会賞

    2018年2月 算術演算ハードウェアアルゴリズムの理論構築と暗号ハードウェア設計への応用

  5. SCIS 2014イノベーション論文賞

    2015年1月

  6. Best Paper Award at 16th International Conference on Cryptographic Hardware and Embedded Systems

    2014年9月

  7. SCIS 2013イノベーション論文賞

    2014年1月

  8. Best Symposium Paper Award 2013 IEEE International Symposium on Electromagnetic Compatibility

    2013年8月

  9. テレコムシステム技術賞奨励賞

    2022年3月 電気通信普及財団 Tackling Biased PUFs through Biased Masking: A Debiasing Method for Efficient Fuzzy Extractor

  10. 多値論理研究会貢献賞

    2021年1月

  11. 多値論理フォーラム奨励賞

    2020年1月 ブール多項式のZDD表現を用いたガロア体算術演算回路の形式的検証手法

  12. 多値論理フォーラム奨励賞

    2019年1月 スマートデバイスの電磁的な安全性評価に関する検討

  13. 多値論理フォーラム奨励賞

    2017年1月

  14. LSIとシステムのワークショップ 優秀ポスター賞

    2015年5月

  15. Letter of Appreciation for Collaboration and Technical Excellence

    2015年2月 National Institute of Standards and Technology (NIST)

  16. みやぎ産業科学振興基金研究奨励賞

    2013年6月

  17. 多値論理フォーラム奨励賞

    2013年1月 正規基底表現されたガロア体上の算術演算回路の形式的設計に関する検討

  18. RIEC Award

    2012年11月 VLSI向け算術アルゴリズムの高水準設計技術とその応用に関する研究

  19. 丸文学術賞

    2012年3月 算術演算LSIの高水準設計技術とその応用に関する研究

  20. 電子情報通信学会基礎・境界ソサイエティ編集活動感謝状

    2011年9月

  21. 石田(實)記念財団研究奨励賞

    2010年12月

  22. マルチメディア,分散,協調とモバイル (DICOMO2010) シンポジウム 優秀論文賞

    2010年8月

  23. 船井学術賞

    2010年4月 ハードウェアアルゴリズムの高水準設計技術とその応用に関する研究

  24. コンピュータセキュリティシンポジウム2009 優秀論文賞

    2009年10月 重回帰分析を用いたサイドチャネル攻撃の高精度化

  25. トーキン科学技術振興財団研究奨励賞

    2008年3月 2進数と非2進数を統合したVLSIシステムの高水準設計技術の開発

  26. 青葉工学振興会第13回研究奨励賞

    2008年2月 2進数系と非2進数系を融合したハードウェアアルゴリズムの高水準設計技術に関する研究

  27. Best Paper Award, the 14th Workshop on Synthesis And System Integration of Mixed Information technologies

    2007年10月 Formal representation and verification of arithmetic circuits using symbolic computer algebra

  28. 安藤博記念学術奨励賞

    2006年6月 二進数系と非二進数系を統合したハードウェアアルゴリズムの高水準設計技術に関する研究

  29. 第7回LSI IPデザイン・アワード完成表彰部門 IP賞

    2005年5月 算術アルゴリズム記述言語に基づく乗算器モジュールジェネレータ

  30. 電子情報通信学会東北支部学生員奨励賞

    1997年3月

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論文 238

  1. Fallen Sanctuary: A Higher-Order and Leakage-Resilient Rekeying Scheme 査読有り

    2024 (1) 264-308 2023年12月4日

    出版者・発行元:None

    DOI: 10.46586/tches.v2024.i1.264-308  

    eISSN:2569-2925

  2. Side-Channel Analysis Against SecOC-Compliant AES-CMAC 査読有り

    70 (10) 3772-3776 2023年10月

    出版者・発行元:None

    DOI: 10.1109/tcsii.2023.3288278  

    ISSN:1549-7747

    eISSN:1558-3791

  3. Multiple-Valued Plaintext-Checking Side-Channel Attacks on Post-Quantum KEMs 査読有り

    473-503 2023年6月9日

    出版者・発行元:None

    DOI: 10.46586/tches.v2023.i3.473-503  

    eISSN:2569-2925

  4. How Secure is Exponent-blinded RSA–CRT with Sliding Window Exponentiation? 査読有り

    Rei Ueno, Naofumi Homma

    IACR Transactions on Cryptographic Hardware and Embedded Systems 2023 (2) 241-269 2023年3月6日

    出版者・発行元:Universitatsbibliothek der Ruhr-Universitat Bochum

    DOI: 10.46586/tches.v2023.i2.241-269  

    eISSN:2569-2925

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    This paper presents the first security evaluation of exponent-blinded RSA–CRT implementation with sliding window exponentiation against cache attacks. Our main contributions are threefold. (1) We demonstrate an improved cache attack using Flush+Reload on RSA–CRT to estimate the squaring–multiplication operational sequence. The proposed method can estimate a correct squaring–multiplication sequence from one Flush+Reload trace, while the existing Flush+Reload attacks always contain errors in the sequence estimation. This is mandatory for the subsequent steps in the proposed attack. (2) We present a new and first partial key exposure attack on exponent-blinded RSA–CRT with a random-bit leak. The proposed attack first estimates a random mask for blinding exponent using a modification of the Schindler–Wiemers continued fraction attack, and then recovers the secret key using an extension of the Heninger–Shacham branch-and-prune attack. We experimentally show that the proposed attack on RSA–CRT using a practical window size of 5 with 16-, 32-, and 64-bit masks is carried out with complexity of 225.6, 267.7, and 2161, respectively. (3) We then investigate the tradeoffs between mask bit length and implementation performance. The computational cost of exponent-blinded RSA–CRT using a sliding window with a 32- and 64-bit mask are 15% and 10% faster than that with a 128-bit mask, respectively, as we confirmed that 32- and 64-bit masks are sufficient to defeat the proposed attack. Our source code used in the experiment is publicly available.

  5. On the Success Rate of Side-Channel Attacks on Masked Implementations 査読有り

    Akira Ito, Rei Ueno, Naofumi Homma

    Proceedings of the 2022 ACM SIGSAC Conference on Computer and Communications Security 1521-1535 2022年11月7日

    出版者・発行元:ACM

    DOI: 10.1145/3548606.3560579  

  6. AES S-Box Hardware With Efficiency Improvement Based on Linear Mapping Optimization 査読有り

    Ayano Nakashima, Rei Ueno, Naofumi Homma

    IEEE Transactions on Circuits and Systems II: Express Briefs 69 (10) 3978-3982 2022年10月

    出版者・発行元:Institute of Electrical and Electronics Engineers (IEEE)

    DOI: 10.1109/tcsii.2022.3185632  

    ISSN:1549-7747

    eISSN:1558-3791

  7. Homomorphic encryption for stochastic computing 査読有り

    Ryusuke Koseki, Akira Ito, Rei Ueno, Mehdi Tibouchi, Naofumi Homma

    Journal of Cryptographic Engineering 2022年9月17日

    出版者・発行元:Springer Science and Business Media LLC

    DOI: 10.1007/s13389-022-00299-6  

    ISSN:2190-8508

    eISSN:2190-8516

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    Abstract Homomorphic encryption (HE) method can be used to realize arithmetic operations on encrypted data. This method, however, is limited owing to its low efficiency in performing certain functions, especially those involving several multiplications. As a solution, this paper proposes a new HE-based secure computation scheme, termed as the HE for stochastic computing (HESC); this scheme can homomorphically evaluate both the stochastic addition and multiplication operations, without any bootstrapping. This HESC scheme is constructed based on additive/multiplicative HE, which only supports homomorphic addition/multiplication, and realizes the homomorphic evaluation of stochastic multiplication. The HESC employs the features of stochastic computing (SC) for homomorphic stochastic operations, where stochastic additions and multiplications are performed using random multiplexing and bit-parallel logic operations, respectively. This paper first presents a basic HESC scheme based on additive/multiplicative HE. It then presents an efficient HESC scheme that utilizes the parallelism of lattice-based cryptography (i.e., plaintext packing and vectorized homomorphic evaluation). A new stochastic addition operation is also introduced in this study, which can be used for the HESC instantiated by lattice-based cryptography. This new stochastic addition operation significantly improves the accuracy of the HESC, albeit with the trade-off of increased ciphertext size. Accordingly, this paper also proposes a technique that can reduce the size of ciphertexts, while maintaining the accuracy of the scheme. The basic performance of the HESC implemented with various HEs is demonstrated, along with its applications in polynomial functions and an oblivious inference with a neural network. Lastly, the results thus obtained indicate that the proposed scheme is more advantageous than the conventional schemes. This paper is concluded with some implications/research directions for HESC from perspectives of cryptography and HE implementations.

  8. One Truth Prevails: A Deep-learning Based Single-Trace Power Analysis on RSA–CRT with Windowed Exponentiation 査読有り

    Kotaro Saito, Akira Ito, Rei Ueno, Naofumi Homma

    IACR Transactions on Cryptographic Hardware and Embedded Systems 2022 (4) 490-526 2022年8月31日

    出版者・発行元:Universitatsbibliothek der Ruhr-Universitat Bochum

    DOI: 10.46586/tches.v2022.i4.490-526  

    eISSN:2569-2925

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    In this paper, a deep-learning based power/EM analysis attack on the state-of-the-art RSA–CRT software implementation is proposed. Our method is applied to a side-channel-aware implementation with the Gnu Multi-Precision (MP) Library, which is a typical open-source software library. Gnu MP employs a fixed-window exponentiation, which is the fastest in a constant time, and loads the entire precomputation table once to avoid side-channel leaks from multiplicands. To conduct an accurate estimation of secret exponents, our method focuses on the process of loading the entire precomputation table, which we call a dummy load scheme. It is particularly noteworthy that the dummy load scheme is implemented as a countermeasure against a simple power/EM analysis (SPA/SEMA). This type of vulnerability from a dummy load scheme also exists in other cryptographic libraries. We also propose a partial key exposure attack suitable for the distribution of errors inthe secret exponents recovered from the windowed exponentiation. We experimentally show that the proposed method consisting of the above power/EM analysis attack, as well as a partial key exposure attack, can be used to fully recover the secret key of the RSA–CRT from the side-channel information of a single decryption or a signature process.

  9. Perceived Information Revisited 査読有り

    Akira Ito, Rei Ueno, Naofumi Homma

    IACR Transactions on Cryptographic Hardware and Embedded Systems 2022 (4) 228-254 2022年8月31日

    出版者・発行元:Universitatsbibliothek der Ruhr-Universitat Bochum

    DOI: 10.46586/tches.v2022.i4.228-254  

    eISSN:2569-2925

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    In this study, we present new analytical metrics for evaluating the performance of side-channel attacks (SCAs) by revisiting the perceived information (PI), which is defined using cross-entropy (CE). PI represents the amount of information utilized by a probability distribution that determines a distinguishing rule in SCA. Our analysis partially solves an important open problem in the performance evaluation of deep-learning based SCAs (DL-SCAs) that the relationship between neural network (NN) model evaluation metrics (such as accuracy, loss, and recall) and guessing entropy (GE)/success rate (SR) is unclear. We first theoretically show that the conventional CE/PI is non-calibrated and insufficient for evaluating the SCA performance, as it contains uncertainty in terms of SR. More precisely, we show that an infinite number of probability distributions with different CE/PI can achieve an identical SR. With the above analysis result, we present a modification of CE/PI, named effective CE/PI (ECE/EPI), to eliminate the above uncertainty. The ECE/EPI can be easily calculated for a given probability distribution and dataset, which would be suitable for DL-SCA. Using the ECE/EPI, we can accurately evaluate the SR hrough the validation loss in the training phase, and can measure the generalization of the NN model in terms of SR in the attack phase. We then analyze and discuss the proposed metrics regarding their relationship to SR, conditions of successful attacks for a distinguishing rule with a probability distribution, a statistic/asymptotic aspect, and the order of key ranks in SCA. Finally, we validate the proposed metrics through experimental attacks on masked AES implementations using DL-SCA.

  10. Efficient Modular Polynomial Multiplier for NTT Accelerator of Crystals-Kyber 査読有り

    Yuma Itabashi, Rei Ueno, Naofumi Homma

    2022 25th Euromicro Conference on Digital System Design (DSD) 528-533 2022年8月

    出版者・発行元:IEEE

    DOI: 10.1109/dsd57027.2022.00076  

  11. SASIMI: Evaluation Board for EM Information Leakage from Large Scale Cryptographic Circuits 査読有り

    Daisuke Fujimoto, Youngwoo Kim, Yuichi Hayashi, Naofumi Homma, Masanori Hashimoto, Takashi Sato, Jean-Luc Danger

    2022 IEEE International Symposium on Electromagnetic Compatibility & Signal/Power Integrity (EMCSI) 299 (302) 2022年8月1日

    出版者・発行元:IEEE

    DOI: 10.1109/emcsi39492.2022.9889445  

  12. ELM: A Low-Latency and Scalable Memory Encryption Scheme 査読有り

    Akiko Inoue, Kazuhiko Minematsu, Maya Oda, Rei Ueno, Naofumi Homma

    IEEE Transactions on Information Forensics and Security 17 2628-2643 2022年6月

    出版者・発行元:Institute of Electrical and Electronics Engineers (IEEE)

    DOI: 10.1109/tifs.2022.3188146  

    ISSN:1556-6013

    eISSN:1556-6021

  13. High-Speed Hardware Architecture for Post-Quantum Diffie–Hellman Key Exchange Based on Residue Number System 査読有り

    Rei Ueno, Naofumi Homma

    2022 IEEE International Symposium on Circuits and Systems (ISCAS) 2107-2111 2022年5月28日

    出版者・発行元:IEEE

    DOI: 10.1109/iscas48785.2022.9937804  

  14. Fault-Injection Attacks Against NIST’s Post-Quantum Cryptography Round 3 KEM Candidates 査読有り

    Keita Xagawa, Akira Ito, Rei Ueno, Junko Takahashi, Naofumi Homma

    Lecture Notes in Computer Science 33-61 2021年12月

    出版者・発行元:Springer International Publishing

    DOI: 10.1007/978-3-030-92075-3_2  

    ISSN:0302-9743

    eISSN:1611-3349

  15. Curse of Re-encryption: A Generic Power/EM Analysis on Post-Quantum KEMs 査読有り

    Rei Ueno, Keita Xagawa, Yutaro Tanaka, Akira Ito, Junko Takahashi, Naofumi Homma

    IACR Transactions on Cryptographic Hardware and Embedded Systems 296-322 2021年11月19日

    出版者・発行元:Universitatsbibliothek der Ruhr-Universitat Bochum

    DOI: 10.46586/tches.v2022.i1.296-322  

    eISSN:2569-2925

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    This paper presents a side-channel analysis (SCA) on key encapsulation mechanism (KEM) based on the Fujisaki–Okamoto (FO) transformation and its variants. The FO transformation has been widely used in actively securing KEMs from passively secure public key encryption (PKE), as it is employed in most of NIST post-quantum cryptography (PQC) candidates for KEM. The proposed attack exploits side-channel leakage during execution of a pseudorandom function (PRF) or pseudorandom number generator (PRG) in the re-encryption of KEM decapsulation as a plaintext-checking oracle that tells whether the PKE decryption result is equivalent to the reference plaintext. The generality and practicality of the plaintext-checking oracle allow the proposed attack to attain a full-key recovery of various KEMs when an active attack on the underlying PKE is known. This paper demonstrates that the proposed attack can be applied to most NIST PQC third-round KEM candidates, namely, Kyber, Saber, FrodoKEM, NTRU, NTRU Prime, HQC, BIKE, and SIKE (for BIKE, the proposed attack achieves a partial key recovery). The applicability to Classic McEliece is unclear because there is no known active attack on this cryptosystem. This paper also presents a side-channel distinguisher design based on deep learning (DL) for mounting the proposed attack on practical implementation without the use of a profiling device. The feasibility of the proposed attack is evaluated through experimental attacks on various PRF implementations (a SHAKE software, an AES software, an AES hardware, a bit-sliced masked AES software, and a masked AES hardware based on threshold implementation). Although it is difficult to implement the oracle using the leakage from the TI-based masked hardware, the success of the proposed attack against these implementations (even except for the masked hardware), which include masked software, confirms its practicality.

  16. Bypassing Isolated Execution on RISC-V using Side-Channel-Assisted Fault-Injection and Its Countermeasure 査読有り

    Shoei Nashimoto, Daisuke Suzuki, Rei Ueno, Naofumi Homma

    IACR Transactions on Cryptographic Hardware and Embedded Systems 28-68 2021年11月19日

    出版者・発行元:Universitatsbibliothek der Ruhr-Universitat Bochum

    DOI: 10.46586/tches.v2022.i1.28-68  

    eISSN:2569-2925

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    RISC-V is equipped with physical memory protection (PMP) to prevent malicious software from accessing protected memory regions. PMP provides a trusted execution environment (TEE) that isolates secure and insecure applications. In this study, we propose a side-channel-assisted fault-injection attack to bypass isolation based on PMP. The proposed attack scheme involves extracting successful glitch parameters for fault injection from side-channel information under crossdevice conditions. A proof-of-concept TEE compatible with PMP in RISC-V was implemented, and the feasibility and effectiveness of the proposed attack scheme was validated through experiments in TEEs. The results indicate that an attacker can bypass the isolation of the TEE and read data from the protected memory region In addition, we experimentally demonstrate that the proposed attack applies to a real-world TEE, Keystone. Furthermore, we propose a software-based countermeasure that prevents the proposed attack.

  17. Measurement and Analysis of Electromagnetic Information Leakage From Printed Circuit Board Power Delivery Network of Cryptographic Devices 査読有り

    Shinpei Wada, Yuichi Hayashi, Daisuke Fujimoto, Naofumi Homma, Youngwoo Kim

    IEEE Transactions on Electromagnetic Compatibility 63 (5) 1322-1332 2021年10月

    出版者・発行元:Institute of Electrical and Electronics Engineers (IEEE)

    DOI: 10.1109/temc.2021.3062417  

    ISSN:0018-9375

    eISSN:1558-187X

  18. An Algebraic Approach to Verifying Galois-Field Arithmetic Circuits with Multiple-Valued Characteristics 査読有り

    Akira ITO, Rei UENO, Naofumi HOMMA

    IEICE Transactions on Information and Systems E104.D (8) 1083-1091 2021年8月1日

    出版者・発行元:Institute of Electronics, Information and Communications Engineers (IEICE)

    DOI: 10.1587/transinf.2020lop0004  

    ISSN:0916-8532

    eISSN:1745-1361

  19. Imbalanced Data Problems in Deep Learning-Based Side-Channel Attacks: Analysis and Solution 査読有り

    Akira Ito, Kotaro Saito, Rei Ueno, Naofumi Homma

    IEEE Transactions on Information Forensics and Security 16 3790-3802 2021年6月

    出版者・発行元:Institute of Electrical and Electronics Engineers (IEEE)

    DOI: 10.1109/tifs.2021.3092050  

    ISSN:1556-6013

    eISSN:1556-6021

  20. A Systematic Design Methodology of Formally Proven Side-Channel-Resistant Cryptographic Hardware 招待有り 査読有り

    Rei Ueno, Naofumi Homma, Sumio Morioka, Takafumi Aoki

    IEEE Design & Test 38 (3) 84-92 2021年6月

    出版者・発行元:Institute of Electrical and Electronics Engineers (IEEE)

    DOI: 10.1109/mdat.2021.3063337  

    ISSN:2168-2356

    eISSN:2168-2364

  21. Extraction of Binarized Neural Network Architecture and Secret Parameters Using Side-Channel Information 査読有り

    Ville Yli-Mayry, Akira Ito, Naofumi Homma, Shivam Bhasin, Dirmanto Jap

    2021 IEEE International Symposium on Circuits and Systems (ISCAS) 2021年5月

    出版者・発行元:IEEE

    DOI: 10.1109/iscas51556.2021.9401626  

  22. Efficient Formal Verification of Galois-Field Arithmetic Circuits Using ZDD Representation of Boolean Polynomials 査読有り

    Akira Ito, Rei Ueno, Naofumi Homma

    IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems 1-1 2021年

    出版者・発行元:Institute of Electrical and Electronics Engineers (IEEE)

    DOI: 10.1109/tcad.2021.3059924  

    ISSN:0278-0070

    eISSN:1937-4151

  23. Diffusional Side-Channel Leakage From Unrolled Lightweight Block Ciphers: A Case Study of Power Analysis on PRINCE 査読有り

    Ville Yli-Mayry, Rei Ueno, Noriyuki Miura, Makoto Nagata, Shivam Bhasin, Yves Mathieu, Tarik Graba, Jean-Luc Danger, Naofumi Homma

    IEEE Transactions on Information Forensics and Security 16 1351-1364 2021年

    出版者・発行元:Institute of Electrical and Electronics Engineers (IEEE)

    DOI: 10.1109/tifs.2020.3033441  

    ISSN:1556-6013

    eISSN:1556-6021

  24. Machine Learning and Hardware security: Challenges and Opportunities 招待有り 査読有り

    Francesco Regazzoni, Shivam Bhasin, Amir Ali Pour, Ihab Alshaer, Furkan Aydin, Aydin Aysu, Vincent Beroulle, Giorgio Di Natale, Paul Franzon, David Hely, Naofumi Homma, Akira Ito, Dirmanto Jap, Priyank Kashyap, Ilia Polian, Seetal Potluri, Rei Ueno, Elena-Ioana Vatajelu, Ville Yli-Mäyry

    2020 IEEE/ACM International Conference On Computer Aided Design (ICCAD) 2020年11月

  25. Unified Hardware for High-Throughput AES-Based Authenticated Encryptions 査読有り

    Shotaro Sawataishi, Rei Ueno, Naofumi Homma

    IEEE Transactions on Circuits and Systems II: Express Briefs 67 (9) 1604-1608 2020年9月

    出版者・発行元:Institute of Electrical and Electronics Engineers (IEEE)

    DOI: 10.1109/tcsii.2020.3013415  

    ISSN:1549-7747

    eISSN:1558-3791

  26. Rejection Sampling Schemes for Extracting Uniform Distribution from Biased PUFs 査読有り

    Rei Ueno, Kohei Kazumori, Naofumi Homma

    IACR Transactions on Cryptographic Hardware and Embedded Systems 2020 (4) 86-128 2020年8月

  27. High Throughput/Gate AES Hardware Architectures Based on Datapath Compression 査読有り

    Rei Ueno, Sumio Morioka, Noriyuki Miura, Kohei Matsuda, Makoto Nagata, Shivam Bhasin, Yves Mathieu, Tarik Graba, Jean-Luc Danger, Naofumi Homma

    IEEE Transactions on Computers 69 (4) 534-548 2020年4月1日

    出版者・発行元:Institute of Electrical and Electronics Engineers (IEEE)

    DOI: 10.1109/tc.2019.2957355  

    ISSN:0018-9340

    eISSN:2326-3814

  28. Hardware Supply Chain Security and EM Tricks 査読有り

    1-4 2023年9月4日

    出版者・発行元:None

    DOI: 10.1109/emceurope57790.2023.10274179  

  29. Efficient DFA-Resistant AES Hardware Based on Concurrent Fault Detection Scheme 査読有り

    196-201 2023年5月

    出版者・発行元:None

    DOI: 10.1109/ismvl57333.2023.00045  

  30. A Formal Approach to Identifying Hardware Trojans in Cryptographic Hardware

    Akira Ito, Rei Ueno, Naofumi Homma

    2021 IEEE 51st International Symposium on Multiple-Valued Logic (ISMVL) 2021年5月

    出版者・発行元:IEEE

    DOI: 10.1109/ismvl51352.2021.00034  

  31. Effective Formal Verification for Galois-field Arithmetic Circuits with Multiple-Valued Characteristics 査読有り

    Akira Ito, Rei Ueno, Naofumi Homma

    IEEE 50th International Symposium on Multiple-Valued Logic (ISMVL) 46-51 2020年11月

    出版者・発行元:IEEE

    DOI: 10.1109/ismvl49045.2020.00-31  

  32. Debiasing Method for Efficient Ternary Fuzzy Extractors and Ternary Physically Unclonable Functions 査読有り

    Kohei Kazumori, Rei Ueno, Naofumi Homma

    IEEE 50th International Symposium on Multiple-Valued Logic (ISMVL) 52-57 2020年11月

    出版者・発行元:IEEE

    DOI: 10.1109/ismvl49045.2020.00-30  

  33. Single-Trace Side-Channel Analysis on Polynomial-based MAC Schemes 査読有り

    Rei Ueno, Kazuhide Fukushima, Yuto Nakano, Shinsaku Kiyomoto, Naofumi Homma

    11th International Workshop on Constructive Side-Channel Analysis and Secure Design (COSADE) 2020年10月

  34. Practical Side-Channel Based Model Extraction Attack on Tree-Based Machine Learning Algorithm 査読有り

    Dirmanto Jap, Ville Yli-Mäyry, Akira Ito, Rei Ueno, Shivam Bhasin, Naofumi Homma

    Applied Cryptography and Network Security Workshops, Lecture Notes in Computer Science 12418 93-105 2020年10月

    出版者・発行元:Springer International Publishing

    DOI: 10.1007/978-3-030-61638-0_6  

    ISSN:0302-9743

    eISSN:1611-3349

  35. PMAC++: Incremental MAC Scheme Adaptable to Lightweight Block Ciphers 査読有り

    Maya Oda, Rei Ueno, Akiko Inoue, Kazuhiko Minematsu, Naofumi Homma

    2020 IEEE International Symposium on Circuits and Systems (ISCAS) 2020年10月

    出版者・発行元:IEEE

    DOI: 10.1109/iscas45731.2020.9180779  

  36. A method for constructing sliding windows leak from noisy cache timing information 査読有り

    Rei Ueno, Junko Takahashi, Yu-ichi Hayashi, Naofumi Homma

    Journal of Cryptographic Engineering 11 (2) 161-170 2020年6月12日

    出版者・発行元:Springer Science and Business Media LLC

    DOI: 10.1007/s13389-020-00230-x  

    ISSN:2190-8508

    eISSN:2190-8516

  37. Designing Secure Cryptographic Circuits 招待有り 査読有り

    Naofumi Homma

    2019 IEEE International Electron Devices Meeting (IEDM) 294-297 2019年12月

  38. Constructing Sliding Windows Leak from Noisy Cache Timing Information of OSS-RSA 査読有り

    Rei Ueno, Junko Takahashi, Yu-ichi Hayashi, Naofumi Homma

    8th International Workshop on Security Proofs for Embedded Systems (PROOFS 2019) 1-14 2019年8月

    出版者・発行元:None

    DOI: 10.29007/ws8z  

  39. Statistical Test Methodology for Evaluating Electromagnetic Information Leakage from Mobile Touchscreen Devices 査読有り

    Ville Yli-Maeyry, Daisuke Miyata, Naofumi Homma, Yuichi Hayashi, Takafumi Aoki

    IEEE Transactions on Electromagnetic Compatibility 61 (4) 1107-1114 2019年8月

  40. EM Information Security Threats Against RO-Based TRNGs: The Frequency Injection Attack Based on IEMI and EM Information Leakage 査読有り

    Saki Osuka, Daisuke Fujimoto, Yu-ichi Hayashi, Naofumi Homma, Arthur Beckers, Josep Balasch, Benedikt Gierlichs, Ingrid Verbauwhede

    IEEE Transactions on Electromagnetic Compatibility 61 (4) 1122-1128 2019年8月

  41. Tackling Biased PUFs through Biased Masking: A Debiasing Method for Efficient Fuzzy Extractor 査読有り

    Rei Ueno, Manami Suzuki, Naofumi Homma

    IEEE Transactions on Computers 68 (7) 1091-1104 2019年7月

  42. Characterization of EM Faults on ATmega328p 査読有り

    Arthur Beckers, Josep Balasch, Benedikt Gierlichs, Saki Osuka, Daisuke Fujimoto, Naofumi Homma, Yuichi Hayashi, Ingrid Verbauwhede

    Joint International Symposium on Electromagnetic Compatibility and Asia-Pacific International Symposium on Electromagnetic Compatibility, Sapporo" (EMC Sapporo & APEMC 2019) 820-823 2019年6月

  43. Highly Efficient GF(2^8) Inversion Circuit Based on Hybrid GF Representations 査読有り

    Rei Ueno, Naofumi Homma, Yasuyuki Nogami, Takafumi Aoki

    Journal of Cryptographic Engineering 9 (2) 101-113 2019年6月

    DOI: 10.1007/s13389-018-0187-8  

  44. Collision-Based EM Analysis on ECDSA Hardware and a Countermeasure 査読有り

    Kosuke Koiwa, Rei Ueno, Daisuke Fujimoto, Yuichi Hayashi, Makoto Nagata, Makoto Ikeda, Tsutomu Matsumoto, Naofumi Homma

    Joint International Symposium on Electromagnetic Compatibility and Asia-Pacific International Symposium on Electromagnetic Compatibility (Joint IEEE EMC & APEMC 2019) 793-796 2019年5月

  45. High Throughput/Gate FN-Based Hardware Architectures for AES-OTR 査読有り

    Rei Ueno, Naofumi Homma, Tomonori Iida, Kazuhiko Minematsu

    IEEE International Symposium on Circuits and Systems (ISCAS) 26-29 2019年5月

  46. A Ternary Fuzzy Extractor for Efficient Cryptographic Key Generation 査読有り

    Kohei Kazumori, Rei Ueno, Naofumi Homma

    IEEE 49th International Symposium on Multiple-Valued Logic (ISMVL) 49-54 2019年5月

  47. Introduction to Electromagnetic Information Security.

    Yu-ichi Hayashi, Naofumi Homma

    IEICE Transactions on Communications 102-B (1) 40-50 2019年

    DOI: 10.1587/transcom.2018EBI0001  

  48. Characterizing Parallel Multipliers for Detecting Hardware Trojans 査読有り

    Akira Ito, Rei Ueno, Naofumi Homma, Takafumi Aoki

    Journal of Applied Logics 5 (9) 1815-1831 2018年12月

    ISSN:2055-3714

  49. 電磁情報セキュリティの最新動向~電磁的盗視とその対策~ 招待有り 査読有り

    本間尚文, 林優一

    映像情報メディア学会誌 72 (6) 862-866 2018年10月

  50. Efficient Fuzzy Extractors Based on Ternary Debiasing Method for Biased Physically Unclonable Functions 査読有り

    Manami Suzuki, Rei Ueno, Naofumi Homma, Takafumi Aoki

    IEEE Transactions on Circuits and Systems I: Regular Papers 66 (2) 2018年9月

  51. 数論変換に基づくRing-LWE暗号ハードウェアの高効率実装に関する検討

    遠藤空, 上野嶺, 青木孝文, 本間尚文

    ハードウェアセキュリティ研究会 118 (272) 31-34 2018年9月

  52. 楕円曲線署名ハードウェアに対するサイドチャネル攻撃とその対策

    小岩航介, 上野嶺, 藤本大介, 林優一, 永田真, 池田誠, 松本勉, 本間尚文

    第41回多値論理フォーラム 41 (8) 2018年9月

  53. スマートデバイスの電磁的な安全性評価に関する検討

    宮田大輔, ヴィッレウリマウル, 林優一, 本間尚文

    第41回多値論理フォーラム 41 (7) 2018年9月

  54. 3値PUFを用いた暗号鍵生成に関する検討,” 第41回多値論理フォーラム

    数森康平, 上野嶺, 本間尚文

    第41回多値論理フォーラム 41 (9) 2018年9月

  55. 楕円点の差分表現に基づく耐量子計算機暗号の高効率実装

    船越秀隼, 本間尚文

    平成 30 年度電気関係学会東北支部連合大会 (2H17) 2018年9月

  56. ガロア体演算の共有に基づく統合認証暗号ハードウェアの設計

    澤田石尚太郎, 上野嶺, 本間尚文

    平成 30 年度電気関係学会東北支部連合大会 (2G19) 2018年9月

  57. PUFによる軽量かつ安全なハードウェアID生成システムの設計と評価

    数森康平, 上野嶺, 本間尚文

    平成 30 年度電気関係学会東北支部連合大会 (2G17) 2018年9月

  58. パス遅延故障に基づくハードウェアトロイの系統的挿入法とその評価

    伊東燦, 上野嶺, 本間尚文, 青木孝文

    夏のセキュリティワークショップ2018 349-356 2018年7月

  59. OSS-RSAからのキャッシュリークの取得容易性評価

    森隼人, 上野嶺, 高橋順子, 林優一, 本間尚文

    ハードウェアセキュリティ研究会 118 (272) 35-40 2018年5月

  60. スマートデバイスの電磁的画面情報漏えいに対する統計的安全性評価手法

    宮田大輔, ヴィッレウリマウル, 林優一, 本間尚文

    LSIとシステムのワークショップ2018 (ポスターNo.50) 2018年5月

  61. 耐量子計算機鍵共有方式の組込み機器向け実装に関する検討

    船越秀隼, 本間尚文

    LSIとシステムのワークショップ2018 (ポスターNo.52) 2018年5月

  62. AES-OTRハードウェアアーキテクチャとその評価

    上野嶺, 本間尚文, 飯田伴則, 峯松一彦

    ハードウェアセキュリティ研究会 17-22 2018年4月

  63. Highly Efficient GF(2^8) Inversion Circuit Based on Hybrid GF Representations 査読有り

    Rei Ueno, Naofumi Homma, Yasuyuki Nogami, Takafumi Aoki

    Journal of Cryptographic Engineering 2018年3月

  64. Statistical Test Methodology for Evaluating Electromagnetic Information Leakage from Mobile Touchscreen Devices 査読有り

    Ville Yli-Maeyry, Daisuke Miyata, Naofumi Homma, Yuichi Hayashi, Takafumi Aoki

    IEEE Transactions on Electromagnetic Compatibility 2018年

  65. A 2.5ns-latency 0.39pJ/b 289μm2/Gb/s ultra-light-weight PRINCE cryptographic processor 査読有り

    Noriyuki Miura, Kohei Matsuda, Makoto Nagata, Shivam Bhasin, Ville Yli-Mayry, Naofumi Homma, Yves Mathieu, Tarik Graba, Jean-Luc Danger

    IEEE Symposium on VLSI Circuits, Digest of Technical Papers C266-C267 2017年8月10日

    出版者・発行元:Institute of Electrical and Electronics Engineers Inc.

    DOI: 10.23919/VLSIC.2017.8008502  

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    An ultra-light-weight PRINCE cryptographic processor is developed. A fully-unrolled differential-logic architecture saves delay, energy, and area (i.e. hardware weight) of XOR as a dominant cipher component. An S-box is composed only by four kinds of compact composite gates and a replica-delay-based transition-edge aligner prevents glitches accumulated in the long unrolled combinational-logic data path to further suppress the weight. A 28nm CMOS prototype successfully demonstrates 2.5ns-latency with 0.39pJ/b and 289μm /Gb/s of ultra-light-weight cryptographic performance.

  66. Design Methodology and Validity Verification for a Reactive Countermeasure Against EM Attacks 査読有り

    Naofumi Homma, Yu-ichi Hayashi, Takafumi Aoki, Noriyuki Miura, Daisuke Fujimoto, Makoto Nagata

    JOURNAL OF CRYPTOLOGY 30 (2) 373-391 2017年4月

    出版者・発行元:SPRINGER

    DOI: 10.1007/s00145-015-9223-3  

    ISSN:0933-2790

    eISSN:1432-1378

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    This paper presents a standard-cell-based semiautomatic design methodology for a new conceptual countermeasure against electromagnetic (EM) analysis and fault-injection attacks. The countermeasure, called the EM attack sensor, utilizes LC oscillators that react to variations in the EM field around a cryptographic LSI caused by a microprobe brought near the LSI. A dual-coil sensor architecture with digital calibration based on lookup table programming can prevent various microprobe-based EM attacks that cannot be thwarted by conventional countermeasures. All components of the sensor core are semiautomatically designed by standard electronic design automation tools with a fully digital standard cell library and hence minimum design cost. This sensor can therefore be scaled together with the cryptographic LSI to be protected. The sensor prototype is designed based on the proposed methodology together with a 128-bit-key composite AES processor in 0.18- CMOS with overheads of only 2 % in area, 9 % in power, and 0.2 % in performance, respectively. The countermeasure has been validated against a variety of EM attack scenarios. In particular, some further experimental results are shown for a detailed discussion.

  67. Formal Approach for Verifying Galois Field Arithmetic Circuits of Higher Degrees 査読有り

    Rei Ueno, Naofumi Homma, Yukihiro Sugawara, Takafumi Aoki

    IEEE TRANSACTIONS ON COMPUTERS 66 (3) 431-442 2017年3月

    出版者・発行元:IEEE COMPUTER SOC

    DOI: 10.1109/TC.2016.2603979  

    ISSN:0018-9340

    eISSN:1557-9956

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    This paper presents an efficient approach to verifying higher-degree Galois-field (GF) arithmetic circuits. The proposed method describes GF arithmetic circuits using a mathematical graph-based representation and verifies them by a combination of algebraic transformations and a new verification method based on natural deduction for first-order predicate logic with equal sign. The natural deduction method can verify one type of higher-degree GF arithmetic circuit efficiently while the existing methods require an enormous amount of time, if they can verify them at all. In this paper, we first apply the proposed method to the design and verification of various Reed-Solomon (RS) code decoders. We confirm that the proposed method can verify RS decoders with higher-degree functions while the existing method needs a lot of time or fail. In particular, we show that the proposed method can be applied to practical decoders with 8-bit symbols, which are performed with up to 2,040-bit operands. We then demonstrate the design and verification of the Advanced Encryption Standard (AES) encryption and decryption processors. As a result, the proposed method successfully verifies the AES decryption datapath while an existing method fails.

  68. Remote Visualization of Screen Images Using a Pseudo-Antenna That Blends Into the Mobile Environment 査読有り

    Yu-ichi Hayashi, Naofumi Homma, Yohei Toriumi, Kazuhiro Takaya, Takafumi Aoki

    IEEE TRANSACTIONS ON ELECTROMAGNETIC COMPATIBILITY 59 (1) 24-33 2017年2月

    出版者・発行元:IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI: 10.1109/TEMC.2016.2594237  

    ISSN:0018-9375

    eISSN:1558-187X

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    This paper presents a potential threat of remote visualization for screen displays of various mobile devices used in public spaces via electromagnetic waves (electromagnetic (EM) screen remote visualization). The traditional EM screen remote visualization uses nonportable equipment on a specific target device, and requires sufficient time to estimate the parameters related to information leakage of each target. In contrast, this paper proposes a method that allows for real-time estimation of information leakage parameters without requiring to know the target of remote visualization in details. The proposed method models the process of information leakage for each device, and consequently determines the frequency that leaks screen information faster than ever before. In addition, in this paper, portable equipment and a pseudo-antenna that blends into the mobile environment were used to implement the proposed method. The experiment shows that the screen image can be reconstructed from EM emanation obtained from the areas near some target devices. Furthermore, we discuss the measures against EM remote visualization of mobile devices.

  69. Automatic Generation of Formally-Proven Temper-Resistant Galois-Field Multipliers Based on Generalized Masking Scheme 査読有り

    Rei Ueno, Naofumi Homma, Sumio Morioka, Takafumi Aoki

    PROCEEDINGS OF THE 2017 DESIGN, AUTOMATION & TEST IN EUROPE CONFERENCE & EXHIBITION (DATE) 978-983 2017年

    出版者・発行元:IEEE

    DOI: 10.23919/DATE.2017.7927133  

    ISSN:1530-1591

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    In this study, we propose a formal design system for tamper-resistant cryptographic hardwares based on Generalized Masking Scheme (GMS). The masking scheme, which is a state-of-the-art masking-based countermeasure against higher-order differential power analyses (DPAs), can securely construct any kind of Galois-field (GF) arithmetic circuits at the register transfer level (RTL) description, while most other ones require specifiic physical design. In this study, we first present a formal design methodology of GMS-based GF arithmetic circuits based on a hierarchical data flow graph, called GF arithmetic circuit graph (GF-ACG), and present a formal verification method for both functionality and security property based on Grobner basis. In addition, we propose an automatic generation system for GMS-based GF multipliers, which can synthesize a fifth-order 256-bit multiplier (whose input bit-length is 256 x 77) within 15 min.

  70. Efficient Electromagnetic Analysis for Cryptographic Module on the Frequency Domain

    Yu-Ichi Hayashi, Naofumi Homma, Takaaki Mizuki, Takafumi Aoki, Hideaki Sone

    ELECTRONICS AND COMMUNICATIONS IN JAPAN 99 (10) 24-32 2016年10月

    出版者・発行元:WILEY

    DOI: 10.1002/ecj.11869  

    ISSN:1942-9533

    eISSN:1942-9541

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    An efficient analysis method in the frequency domain for the extraction of information under the degradation of signal-to-noise ratio (SNR) is proposed. When the electromagnetic emission from the cryptographic module on the hardware is analyzed, the electromagnetic fields caused by operation on the other modules interfere to the electromagnetic field from the cryptographic module. Therefore, the amount of the measured data required for the extraction of information under the condition of degraded SNR increases and the analysis for this increase in data needs additional computation time. In order to accelerate the analysis under the degradation of SNR, we focus on only the processing of analysis target data. Furthermore, the signal of information and noises is separated with the analysis on the frequency domain. The proposed method is examined through experiments. (C) 2016 Wiley Periodicals, Inc. Published online in Wiley Online Library (wileyonlinelibrary.com).

  71. Fundamental Study on a Mechanism of Faulty Outputs from Cryptographic Modules Due to IEMI

    Yu-ichi Hayashi, Naofumi Homma, Takaaki Mizuki, Takafumi Aoki, Hideaki Sone

    ELECTRONICS AND COMMUNICATIONS IN JAPAN 99 (9) 72-78 2016年9月

    出版者・発行元:WILEY

    DOI: 10.1002/ecj.11855  

    ISSN:1942-9533

    eISSN:1942-9541

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    This paper investigates the mechanism underlying faulty outputs from cryptographic modules due to intentional electromagnetic interference (IEMI), which causes information leakage in electronic devices without disrupting their functions or damaging their components. We show this fault mechanism through experiments using the faulty ciphertexts and pulse injection to a specific round in the encryption process. The experimental results indicate that faulty outputs from cryptographic modules are caused by setup time violation in the cryptographic module.

  72. Buffer Overflow Attack with Multiple Fault Injection and a Proven Countermeasure 招待有り 査読有り

    Shoei Nashimoto, Naofumi Homma, Yu-Ichi Hayashi, Junko Takahashi, Hitoshi Fuji, Takafumi Aoki

    Journal of Cryptographic Engineering (1) 1-16 2016年7月

  73. The front line of EM information security 査読有り

    Yuichi Hayashi, Naofumi Homma, Takafumi Aoki, Hideaki Sone

    Journal of the Institute of Electronics, Information and Communication Engineers 99 (1) 60-65 2016年1月

    ISSN:0913-5693

  74. Improved Power Analysis on Unrolled Architecture and Its Application to PRINCE Block Cipher 査読有り

    Ville Yli-Maeyry, Naofumi Homma, Takafumi Aoki

    LIGHTWEIGHT CRYPTOGRAPHY FOR SECURITY AND PRIVACY, LIGHTSEC 2015 9542 (9542) 148-163 2016年

    出版者・発行元:SPRINGER INT PUBLISHING AG

    DOI: 10.1007/978-3-319-29078-2_9  

    ISSN:0302-9743

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    This paper explores the feasibility of power analysis attacks against low-latency block ciphers implemented with unrolled architectures capable of encryption in a single clock cycle. Recently, low-latency block ciphers are attracting much attention due to the increasing requirement of real-time cryptosystems. Unrolled architectures have been expected to be somewhat resistant against side-channel attacks compared to typical loop architectures because of no memory (i.e. register) element storing intermediate results in a synchronous manner. In this paper, we present a systematic method for selecting Points-of-Interest for power analysis on unrolled architectures as well as calculating dynamic power consumption at a target function. Then, we apply the proposed method to PRINCE, which is known as one of the most efficient low-latency ciphers, and evaluate its validity with an experiment using a set of unrolled PRINCE processors implemented on an FPGA. Finally, a countermeasure against such analysis is discussed.

  75. 電磁情報セキュリティ研究最前線 招待有り 査読有り

    林 優一, 本間 尚文, 青木 孝文, 曽根 秀昭

    電子情報通信学会誌 99 (1) 60-65 2016年1月1日

  76. A Formal Verification Method of Error Correction Code Processors Over Galois-Field Arithmetic 査読有り

    Rei Ueno, Naofumi Homma, Takafumi Aoki

    JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING 26 (1-2) 55-73 2016年

    出版者・発行元:OLD CITY PUBLISHING INC

    ISSN:1542-3980

    eISSN:1542-3999

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    This paper presents a formal approach to verifying Error Correction Code (ECC) processors based on Galois-Field (GF) arithmetic. The proposed method describes GF arithmetic circuits by graph-based representation, called Galois-Field Arithmetic Circuits Graph (GF-ACG), and verifies them by a combination of an algebraic method with a new verification method based on natural deduction for the first-order predicate logic with equal sign. The natural deduction method is suitable for higher-degree GF arithmetic circuits such as in ECC decoders while the conventional methods requires enormous time to verify them or sometimes cannot verify them. In this paper, we apply the proposed method to the design and verifications of various Reed-Solomon (RS) code encoders and decoders. In particular, we confirm that the proposed method can verify RS code decoders with higher-degree functions while the conventional method fails.

  77. A High Throughput/Gate AES Hardware Architecture by Compressing Encryption and Decryption Datapaths - Toward Efficient CBC-Mode Implementation 査読有り

    Rei Ueno, Sumio Morioka, Naofumi Homma, Takafumi Aoki

    CRYPTOGRAPHIC HARDWARE AND EMBEDDED SYSTEMS - CHES 2016 9813 (9813) 538-558 2016年

    出版者・発行元:SPRINGER-VERLAG BERLIN

    DOI: 10.1007/978-3-662-53140-2_26  

    ISSN:0302-9743

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    This paper proposes a highly efficient AES hardware architecture that supports both encryption and decryption for the CBC mode. Some conventional AES architectures employ pipelining techniques to enhance the throughput and efficiency. However, such pipelined architectures are frequently unfit because many practical cryptographic applications work in the CBC mode, where block-wise parallelism is not available for encryption. In this paper, we present an efficient AES encryption/decryption hardware design suitable for such block-chaining modes. In particular, new operation-reordering and register-retiming techniques allow us to unify the inversion circuits for encryption and decryption (i.e., SubBytes and InvSubBytes) without any delay overhead. A new unification technique for linear mappings further reduces both the area and critical delay in total. Our design employs a common loop architecture and can therefore efficiently perform even in the CBC mode. We also present a shared key scheduling datapath that can work on-the-fly in the proposed architecture. To the best of our knowledge, the proposed architecture has the shortest critical path delay and is the most efficient in terms of throughput per area among conventional AES encryption/decryption architectures with tower-field S-boxes. We evaluate the performance of the proposed and some conventional datapaths by logic synthesis results with the TSMC 65-nm standard-cell library and Nan-Gate 45- and 15-nm open-cell libraries. As a result, we confirm that our proposed architecture achieves approximately 53-72% higher efficiency (i.e., a higher bps/GE) than any other conventional counterpart.

  78. Detection method for overclocking by intentional electromagnetic interference 査読有り

    Atsushi Nagao, Yuichiro Okugawa, Kazhiro Takaya, Yu-Ichi Hayashi, Naofumi Homma, Takafumi Aoki

    IEEE International Symposium on Electromagnetic Compatibility 2015- 241-245 2015年9月10日

    出版者・発行元:Institute of Electrical and Electronics Engineers Inc.

    DOI: 10.1109/ISEMC.2015.7256166  

    ISSN:2158-1118 1077-4076

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    Overclocking due to the disruption of a clock signal sometimes causes malfunctions (i.e., temporal faults) in LSI modules. It is known that electromagnetic interference can also cause overclocking. However, there is no specific method for detecting the occurrence of such overclocking in LSI modules. This paper proposes a method for detecting overclocking in LSI modules and its implementation as a detection circuit. We evaluate the validity of the proposed circuit through two kind of experiments (i) with a clock signal with artificially-inserted glitches and (ii) with CWs injected externally. From the 1st experiment, we confirm that our detection circuit can correctly determine whether overclocking (i.e., glitchy clock signal) is generated or not. From the 2nd experiment, we observe that the output sequence of our detection circuit indicates the occurrence of overclocking by injected CWs. At the same time, we also show the corresponding fluctuation in the voltage of clock signal due to the overlapped CW.

  79. Method for estimating fault injection time on cryptographic devices from em leakage 査読有り

    Ko Nakamura, Yu Ichi Hayashi, Naofumi Homma, Takaaki Mizuki, Takafumi Aoki, Hideaki Sone

    IEEE International Symposium on Electromagnetic Compatibility 2015-Septmber 235-240 2015年9月10日

    DOI: 10.1109/ISEMC.2015.7256165  

    ISSN:1077-4076

    eISSN:2158-1118

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    © 2015 IEEE. The existing intentional electromagnetic interference (IEMI) fault injection method based on continuous sinusoidal wave has a difficulty in injecting faults at a specific operation or time. This means that the obtained faulty outputs do not always satisfy a specific condition (e.g., time or number of error bytes) for performing fault analysis such as differential fault analysis (DFA). This paper presents a method for estimating the timing of fault occurrences caused by the above IEMI-based method, which make it possible to examine if an obtained faulty output is available for fault analysis. The idea of this method is to observe side-channel information such as EM leakage and estimate fault injection time from the detection of a characteristic change in the obtained waveform. To validate this method, we performed an IEMI fault injection experiment on actual cryptographic hardware (a side-channel attack standard evaluation board). From the obtained faulty encryption outputs and waveforms, we confirm that the fault injection time estimated by back-calculation of faulty outputs corresponded to that obtained by waveform analysis. We also demonstrate the validity of several non-invasive observation techniques for obtaining waveforms.

  80. A Silicon-Level Countermeasure Against Fault Sensitivity Analysis and Its Evaluation 査読有り

    Sho Endo, Yang Li, Naofumi Homma, Kazuo Sakiyama, Kazuo Ohta, Daisuke Fujimoto, Makoto Nagata, Toshihiro Katashita, Jean-Luc Danger, Takafumi Aoki

    IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS 23 (8) 1429-1438 2015年8月

    出版者・発行元:IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI: 10.1109/TVLSI.2014.2339892  

    ISSN:1063-8210

    eISSN:1557-9999

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    In this paper, we present an efficient countermeasure against fault sensitivity analysis (FSA) based on configurable delay blocks (CDBs). FSA is a new type of fault attack, which exploits the relationship between fault sensitivity (FS) and secret information. Previous studies reported that it could break cryptographic modules equipped with conventional countermeasures against differential fault analysis (DFA), such as redundancy calculation, masked AND-OR, and wave dynamic differential logic. The proposed countermeasure can thwart both DFA and FSA attacks based on setup time violation faults. The proposed ideas are to use a CDB as a time base for detection and to combine the technique with Li's countermeasure concept that removes the dependency between FSs and secret data. The postmanufacture configuration of the CDBs allows minimization of the overhead in operating frequency that comes from manufacture variability. In this paper, we also present an implementation of the proposed countermeasure in application-specified integrated circuit, and describe its configuration method. We then investigate the hardware overhead of the proposed countermeasure for an advanced encryption standard processor and demonstrate its validity through an experiment.

  81. 暗号LSIへの実装攻撃に対する反応型対策の高精度化に関する検討

    石幡 大輔, 本間 尚文, 林 優一, 三浦 典之, 藤本 大介, 永田 真, 青木 孝文

    電気関係学会東北支部連合大会講演論文集 2015 129-129 2015年

    出版者・発行元:電気関係学会東北支部連合大会実行委員会

    DOI: 10.11528/tsjc.2015.0_129  

  82. ストリーム暗号ソフトウェアに対する能動的物理攻撃の評価

    河井 航, 本間 尚文, 福島 和英, 清本 晋作, 青木 孝文

    電気関係学会東北支部連合大会講演論文集 2015 89-89 2015年

    出版者・発行元:電気関係学会東北支部連合大会実行委員会

    DOI: 10.11528/tsjc.2015.0_89  

  83. Fundamental Study on Fault Occurrence Mechanisms by Intentional Electromagnetic Interference Using Impulses 査読有り

    Yu-ichi Hayashi, Naofumi Homma, Takaaki Mizuki, Takafumi Aoki, Hideaki Sone

    2015 ASIA-PACIFIC INTERNATIONAL SYMPOSIUM ON ELECTROMAGNETIC COMPATIBILITY (APEMC) 2015 (SS13-1.4) 585-588 2015年

    出版者・発行元:IEEE

    DOI: 10.1109/APEMC.2015.7175288  

    ISSN:2162-7673

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    This paper investigates a mechanism of faulty outputs from cryptographic modules due to intentional electromagnetic interference (IEMI) which causes information leakage in electric devices without disrupting their functions or damaging their components. We show the mechanism of fault occurrence through experiments using the faulty ciphertexts and the pulse injection to the specific round. The experimental results indicate that faulty outputs from cryptographic modules are caused by setup-time violation to the cryptographic module.

  84. A Formal Approach to Designing Multiple-Valued Arithmetic Circuits 査読有り

    Kazuya Saito, Naofumi Homma, Takafumi Aoki

    JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING 24 (1-4) 21-34 2015年

    出版者・発行元:OLD CITY PUBLISHING INC

    ISSN:1542-3980

    eISSN:1542-3999

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    This paper proposes a formal approach to designing multiple-valued arithmetic circuits over Galois Fields (GFs). Our method introduces a high-level multiple-valued graph specified by variables and arithmetic formulae over specific GFs. The graph represents arithmetic circuits over GFs in a hierarchical manner. The proposed circuit description is formally verified by symbolic computations such as polynomial reduction using Grobner Bases. In this paper, we propose the graph representation and show an example of its description and verification. The advantageous effects of the proposed approach are demonstrated through experimental designs of parallel multipliers over Galois field GF(2(m)) for different word-lengths and irreducible polynomials. An inversion circuit consisting of some multipliers is also designed and verified as a further application. The result shows that the proposed approach has a definite possibility of verifying practical arithmetic circuits where the conventional simulation and verification techniques failed.

  85. A DPA/DEMA/LEMA-Resistant AES Cryptographic Processor with Supply-Current Equalizer and Micro EM Probe Sensor 査読有り

    Daisuke Fujimoto, Noriyuki Miura, Yu-ichi Hayashi, Naofumi Homma, Takafumi Aoki, Makoto Nagata

    2015 20TH ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE (ASP-DAC) 26-27 2015年

    出版者・発行元:IEEE

    DOI: 10.1109/ASPDAC.2015.7058929  

    ISSN:2153-6961

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    Combination of a supply-current equalizer (EQ) and a micro EM probe sensor (EMS) exhibits strong resiliency against major three DPA/DEMA/LEMA low-cost side-channel attacks on a cryptographic processor. Test-chip measurements with 128bit AES cryptographic processor in 0.18 mu m CMOS successfully demonstrate the secret key protection from all three attacks. A digital-oriented circuit implementation together with a careful design optimization minimize the hardware overhead of EQ and EMS to +33%, +1.6% in area, +7.6%, +0.15% in power, and similar to 0%, -0.2% in performance of an unprotected AES, respectively.

  86. Formal Design of Galois-Field Arithmetic Circuits Based on Polynomial Ring Representation 査読有り

    Rei Ueno, Naofumi Homma, Yukihiro Sugawara, Takafumi Aoki

    2015 IEEE 45TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC 48-53 2015年

    出版者・発行元:IEEE

    DOI: 10.1109/ISMVL.2015.16  

    ISSN:0195-623X

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    This paper presents a graph-based approach to designing arithmetic circuits over Galois fields (GFs) based on a polynomial ring (PR) representation, which is a redundant representation for GF arithmetic. The proposed method extends a graph-based circuit description, called a Galois-field arithmetic circuit graph (GF-ACG), which was originally proposed for non-redundant GF arithmetic. First, the extension of a GF-ACG is applied to the design and verification of the PR-based GF arithmetic circuits. Then the efficiency of the proposed method is demonstrated using the design and verification of PR-based GF multipliers. In addition, GF(2(8)) inversion circuits with different GF representations are designed and evaluated in order to confirm the significance of the PR representation.

  87. System for Automatic Generation of Parallel Multipliers over Galois Fields 査読有り

    Yukihiro Sugawara, Rei Ueno, Naofumi Homma, Takafumi Aoki

    2015 IEEE 45TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC 54-59 2015年

    出版者・発行元:IEEE

    DOI: 10.1109/ISMVL.2015.15  

    ISSN:0195-623X

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    This paper presents a system for the automatic generation of Galois-field (GF) arithmetic circuits, named the GF Arithmetic Module Generator (GF-AMG). The proposed system employs a graph-based circuit description called the GF Arithmetic Circuit Graph (GF-ACG). First, we present an extension of the GF-ACG to handle GF(p(m)) (p >= 3) arithmetic circuits, which can be efficiently implemented by multiple-valued logic circuits in addition to the conventional binary circuits. We then show the validity of the generation system through the experiment design of GF(3(m)) multipliers for a ternary logic circuit. In addition, we evaluate the performance of typical GF(2(m)) multipliers empirically generated by our system. We confirm from the results that the proposed system can generate a variety of GF parallel multipliers, including practical multipliers over GF(2(m)) and GF(3(m)) having degrees greater than 128.

  88. EM Attack Sensor: Concept, Circuit, and Design-Automation Methodology 招待有り 査読有り

    Noriyuki Miura, Daisuke Fujimoto, Makoto Nagata, Naofumi Homma, Yuichi Hayashi, Takafumi Aoki

    2015 52ND ACM/EDAC/IEEE DESIGN AUTOMATION CONFERENCE (DAC) (176) 1-6 2015年

    出版者・発行元:IEEE COMPUTER SOC

    DOI: 10.1145/2744769.2747923  

    ISSN:0738-100X

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    A side-channel attack exploiting EM-field leakage from a cryptographic processor IC is an existing serious threat to our information society. EM radiation during the IC operation is captured by an EM probe and the correlation to the crypto processing is statistically analyzed to reveal the secret information although it is protected in a software (algorithm) domain. This paper presents a reactive hardware (implementation) domain countermeasure against this EM attack, namely EM attack sensor. An on-chip sensor coil detects EM probe approach and reacts to protect the secret information from the tamper attack. The sensor concept and low-cost digital circuit implementation are reviewed, and the detail of the design-automation methodology highly-compatible to standard EDA tools is presented. A small hardware overhead of the sensor is silicon-proven in an actual 0.18 mu m CMOS test-chip implementation together with a 128bit AES crypto core. The test-chip measurements demonstrate successful sensor operation against the actual EM probe attack.

  89. Method for Estimating Fault Injection Time on Cryptographic Devices from EM Leakage 査読有り

    Ko Nakamura, Yu-ichi Hayashi, Naofumi Homma, Takaaki Mizuki, Takafumi Aoki, Hideaki Sone

    2015 IEEE INTERNATIONAL SYMPOSIUM ON ELECTROMAGNETIC COMPATIBILITY (EMC) 235-240 2015年

    出版者・発行元:IEEE

    DOI: 10.1109/ISEMC.2015.7256165  

    ISSN:2158-110X

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    The existing intentional electromagnetic interference (IEMI) fault injection method based on continuous sinusoidal wave has a difficulty in injecting faults at a specific operation or time. This means that the obtained faulty outputs do not always satisfy a specific condition (e.g.,, time or number of error bytes) for performing fault analysis such as differential fault analysis (DFA). This paper presents a method for estimating the timing of fault occurrences caused by the above IEMI-based method, which make it possible to examine if an obtained faulty output is available for fault analysis. The idea of this method is to observe side-channel information such as EM leakage and estimate fault injection time from the detection of a characteristic change in the obtained waveform. To validate this method, we performed an IEMI fault injection experiment on actual cryptographic hardware (a side-channel attack standard evaluation board). From the obtained faulty encryption outputs and waveforms, we confirm that the fault injection time estimated by back-calculation of faulty outputs corresponded to that obtained by waveform analysis. We also demonstrate the validity of several non-invasive observation techniques for obtaining waveforms.

  90. Detection Method for Overclocking by Intentional Electromagnetic Interference 査読有り

    Atsushi Nagao, Yuichiro Okugawa, Kazhiro Takaya, Yu-ichi Hayashi, Naofumi Homma, Takafumi Aoki

    2015 IEEE INTERNATIONAL SYMPOSIUM ON ELECTROMAGNETIC COMPATIBILITY (EMC) 241-245 2015年

    出版者・発行元:IEEE

    DOI: 10.1109/ISEMC.2015.7256166  

    ISSN:2158-110X

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    Overclocking due to the disruption of a clock signal sometimes causes malfunctions (i.e., temporal faults) in LSI modules. It is known that electromagnetic interference can also cause overclocking. However, there is no specific method for detecting the occurrence of such overclocking in LSI modules. This paper proposes a method for detecting overclocking in LSI modules and its implementation as a detection circuit. We evaluate the validity of the proposed circuit through two kind of experiments (i) with a clock signal with artificially-inserted glitches and (ii) with CWs injected externally. From the 1st experiment, we confirm that our detection circuit can correctly determine whether overclocking (i.e., glitchy clock signal) is generated or not. From the 2nd experiment, we observe that the output sequence of our detection circuit indicates the occurrence of overclocking by injected CWs. At the same time, we also show the corresponding fluctuation in the voltage of clock signal due to the overlapped CW.

  91. Highly Efficient GF(2(8)) Inversion Circuit Based on Redundant GF Arithmetic and Its Application to AES Design 査読有り

    Rei Ueno, Naofumi Homma, Yukihiro Sugawara, Yasuyuki Nogami, Takafumi Aoki

    CRYPTOGRAPHIC HARDWARE AND EMBEDDED SYSTEMS - CHES 2015 9293 (9293) 63-80 2015年

    出版者・発行元:SPRINGER-VERLAG BERLIN

    DOI: 10.1007/978-3-662-48324-4_4  

    ISSN:0302-9743

    eISSN:1611-3349

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    This paper proposes a compact and efficient GF(2(8)) inversion circuit design based on a combination of non-redundant and redundant Galois Field (GF) arithmetic. The proposed design utilizes redundant GF representations, called Polynomial Ring Representation (PRR) and Redundantly Represented Basis (RRB), to implement GF(2(8)) inversion using a tower field GF((2(4))(2)). In addition to the redundant representations, we introduce a specific normal basis that makes it possible to map the former components for the 16th and 17th powers of input onto logic gates in an efficient manner. The latter components for GF(2(4)) inversion and GF(2(4)) multiplication are then implemented by PRR and RRB, respectively. The flexibility of the redundant representations provides efficient mappings from/to the GF(2(8)). This paper also evaluates the efficacy of the proposed circuit by means of gate counts and logic synthesis with a 65nm CMOS standard cell library and comparisons with conventional circuits, including those with tower fields GF(((2(2))(2))(2)). Consequently, we show that the proposed circuit achieves approximately 40% higher efficiency in terms of area-time product than the conventional best GF(((2(2))(2))(2)) circuit excluding isomorphic mappings. We also demonstrate that the proposed circuit achieves the best efficiency (i.e., area-time product) for an AES encryption S-Box circuit including isomorphic mappings.

  92. Toward Formal Design of Practical Cryptographic Hardware Based on Galois Field Arithmetic 査読有り

    Naofumi Homma, Kazuya Saito, Takafumi Aoki

    IEEE TRANSACTIONS ON COMPUTERS 63 (10) 2604-2613 2014年10月

    出版者・発行元:IEEE COMPUTER SOC

    DOI: 10.1109/TC.2013.131  

    ISSN:0018-9340

    eISSN:1557-9956

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    This paper presents a formal method for designing cryptographic processor datapaths on the basis of arithmetic circuits over Galois fields (GFs). The proposed method describes GF arithmetic circuits in the form of hierarchical graph structures, where nodes represent sub-circuits whose functions are defined by arithmetic formulae over GFs, and edges represent data dependency between nodes. In this paper, we first introduce the application of graph representation to arithmetic circuits over extension fields of GF(p(m))(p >= 2) and composite fields, which are commonly used in the design of cryptographic processors. The newly proposed graph representation can be formally verified through symbolic computation techniques based on polynomial reduction and Grobner basis. We then demonstrate the capabilities of the proposed approach through an experimental design of a 128-bit AES (Advanced Encryption Standard) datapath including multiplicative inversion circuits over the composite field GF(((2(2))(2))(2)). The results show that the proposed method can describe such practical datapaths, as well as that complete verification of such a datapath can be carried out within a short period of time.

  93. Integrated-circuit countermeasures against information leakage through em radiation 査読有り

    Noriyuki Miura, Daisuke Fujimoto, Yu-Ichi Hayashi, Naofumi Homma, Takafumi Aoki, Makoto Nagata

    IEEE International Symposium on Electromagnetic Compatibility 2014- (September) 748-751 2014年9月15日

    出版者・発行元:Institute of Electrical and Electronics Engineers Inc.

    DOI: 10.1109/ISEMC.2014.6899068  

    ISSN:2158-1118 1077-4076

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    EM radiation from a cryptographic processor IC contains side-channel information of secret data hidden inside the chip. This side-channel information leakage is a potential threat critical to our information society. This paper introduces several circuit-level countermeasures integrated with the cryptographic processor core for advanced hardware security.

  94. Precisely timed IEMI fault injection synchronized with em information leakage 査読有り

    Yu Ichi Hayashi, Naofumi Homma, Takaaki Mizuki, Takafumi Aoki, Hideaki Sone

    IEEE International Symposium on Electromagnetic Compatibility 2014-September (September) 738-742 2014年9月15日

    DOI: 10.1109/ISEMC.2014.6899066  

    ISSN:1077-4076

    eISSN:2158-1118

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    © 2014 IEEE. This paper presents a new intentional electromagnetic interference (IEMI) fault injection method that can be used to inject transient faults into cryptographic operations with precise timing from a distance. Such IEMI fault injection can be used for performing fault analysis attacks, such as differential fault analysis and fault sensitivity analysis, and therefore it could pose a severe threat to various cryptographic devices for which it is assumed that attackers cannot acquire direct access. In the proposed IEMI fault injection method, a block (i.e., a period) of sinusoidal waves is injected via cables attached to a cryptographic device, instead of using electromagnetic pulses as in conventional methods. The injected EM waves have a temporary impact on the cryptographic module but not on other components of the device. In addition, the proposed method employs EM information leaked from the cryptographic module as the trigger signal for fault injection. In this paper, we demonstrate experimentally that the proposed method can be used to inject precisely timed faults into the final round of an AES operation.

  95. Development of human resources in hardware security through practical information technology education program 査読有り

    Naofumi Homma, Yu Ichi Hayashi, Toshihiro Katashita, Hideaki Sone

    IEEE International Symposium on Electromagnetic Compatibility 2014-September (September) 764-767 2014年9月15日

    DOI: 10.1109/ISEMC.2014.6899071  

    ISSN:1077-4076

    eISSN:2158-1118

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    © 2014 IEEE. This paper presents a framework for developing human resources in the field of hardware security based on a practical education program, called enPiT Security. The Hardware Security Exercise of enPiT Security aims to learn the fundamentals of information leakage from computer hardware, such as information communication devices, and to understand the importance of hardware security through practical exercises. Specifically, in this exercise, students learn about the principles of side-channel attacks and possible countermeasures against them. Such attacks can be threats to steal secret information from secondary (side-channel) information leaked during the operation of cryptographic hardware installed on IC cards, smartphones and other personal communication terminals.

  96. A Multiple-Fault Injection Attack by Adaptive Timing Control Under Black-Box Conditions and a Countermeasure 査読有り

    Sho Endo, Naofumi Homma, Yu-ichi Hayashi, Junko Takahashi, Hitoshi Fuji, Takafumi Aoki

    CONSTRUCTIVE SIDE-CHANNEL ANALYSIS AND SECURE DESIGN 8622 (8622) 214-228 2014年

    出版者・発行元:SPRINGER-VERLAG BERLIN

    DOI: 10.1007/978-3-319-10175-0_15  

    ISSN:0302-9743

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    This paper proposes a multiple-fault injection attack based on adaptive control of fault injection timing in embedded microprocessors. The proposed method can be conducted under the black-box condition that the detailed cryptographic software running on the target device is not known to attackers. In addition, the proposed method is non-invasive, without the depackaging required in previous works, since such adaptive fault injection is performed by precisely generating a clock glitch. In this paper, we demonstrate the validity of the proposed method through an experiment on Advanced Encryption Standard (AES) software with a typical recalculation-based countermeasure on an 8-bit microprocessor. We first describe the proposed method to inject two kinds of faults, designed to obtain a faulty output available for differential fault analysis and to avoid a conditional branch for the countermeasure, respectively. We then show an experimental result that the faulty output can be obtained by circumventing countermeasure without using information from the detailed instruction sequence. Furthermore, we proposed a countermeasure against our attack, which prevents the attackers from calling the output routine through skipping the branch or branch test instruction.

  97. Side-Channel Leakage on Silicon Substrate of CMOS Cryptographic Chip 査読有り

    Daisuke Fujimoto, Daichi Tanaka, Noriyuki Miura, Makoto Nagata, Yu-ichi Hayashi, Naofumi Homma, Shivam Bhasin, Jean-Luc Danger

    2014 IEEE INTERNATIONAL SYMPOSIUM ON HARDWARE-ORIENTED SECURITY AND TRUST (HOST) 32-37 2014年

    出版者・発行元:IEEE

    DOI: 10.1109/HST.2014.6855564  

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    Power supply currents of CMOS digital circuits partly flow through a silicon substrate in their returning (ground) paths. The voltage bounce due to the substrate currents is seen wherever p+ substrate taps on a p-type die and regarded as a substrate noise. An on-chip waveform monitor confirms the side-channel leakage on the silicon substrate from an AES cryptographic module in a 65 nm CMOS demonstrator chip for the first time. The silicon substrate is essentially common to every circuit and inevitably carries the leakage to the observation taps located at the front as well as at the bottom surface of a die, even if the power and ground wires of an AES module are intentionally separated from the other building blocks. Substrate leakage channels may break the hiding of a cryptographic module regarding its location on a die. The physical properties including the distance dependency are experimentally explored.

  98. A Hierarchical Formal Approach to Verifying Side-channel Resistant Cryptographic Processors 査読有り

    Kotaro Okamoto, Naofumi Homma, Takafumi Aoki, Sumio Morioka

    2014 IEEE INTERNATIONAL SYMPOSIUM ON HARDWARE-ORIENTED SECURITY AND TRUST (HOST) 76-79 2014年

    出版者・発行元:IEEE

    DOI: 10.1109/HST.2014.6855572  

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    This paper presents a hierarchical formal verification method for cryptographic processors based on a combination of a word-level computer algebra procedure and a bit-level decision procedure using PPRM (Positive Polarity Reed-Muller) expansion. In the proposed method, the entire datapath structure of a cryptographic processor is described in the form of a hierarchical graph. The correctness of the entire circuit function is verified on this graph representation, by the algebraic method, and the function of each component is verified by the PPRM method, respectively. We have applied the proposed verification method to a complicated AES (Advanced Encryption Standard) circuit with a masking countermeasure against side-channel attack. The results show that the proposed method can verify such practical circuit automatically within 4 minutes while the conventional methods fail.

  99. An Efficient Approach to Verifying Galois-Field Arithmetic Circuits of Higher Degrees and Its Application to ECC Decoders 査読有り

    Rei Ueno, Kotaro Okamoto, Naofumi Homma, Takafumi Aoki

    2014 IEEE 44TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL 2014) 144-149 2014年

    出版者・発行元:IEEE

    DOI: 10.1109/ISMVL.2014.33  

    ISSN:0195-623X

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    This paper presents an efficient approach to verifying higher-degree Galois-Field(GF) arithmetic circuits. The proposed method describes GF arithmetic circuits by graph-based representation, a new verification method based on natural deduction for the first-order predicate logic with equal sign. The natural deduction method can verify kind of higher-degree GF arithmetic circuits efficiently while the conventional methods requires enormous time to verify them or sometimes cannot verify them. In this paper, we apply the proposed method to the design and verifications of various Reed-Solomon (RS) code decoders. We confirm that the proposed method can verify RS code decoders with higher-degree functions while the conventional method fails. In particular, we show that the proposed method can be applied to practical decoders with 8-bit symbols.

  100. A local EM-analysis attack resistant cryptographic engine with fully-digital oscillator-based tamper-access sensor 査読有り

    Noriyuki Miura, Daisuke Fujimoto, Daichi Tanaka, Yu-Ichi Hayashi, Naofumi Homma, Takafumi Aoki, Makoto Nagata

    IEEE Symposium on VLSI Circuits, Digest of Technical Papers 172-173 2014年

    出版者・発行元:Institute of Electrical and Electronics Engineers Inc.

    DOI: 10.1109/VLSIC.2014.6858423  

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    A cryptographic engine (CE) resistant to local EM-analysis attacks (L-EMAs) is developed. An LC-oscillator-based tamper-access sensor detects a micro EM-probe approach and therefore protects the secret key information. A fully-digital sensor circuit with a reference-free dual-coil sensing scheme and a ring-oscillator-based one-step digital sensor calibration reduces the sensor area overhead to 1.6%. The sensor intermittently operates in interleave between CE operations, which saves power and performance penalty to 7.6% and 0.2%. A prototype in 0.18μm CMOS successfully demonstrates L-EMA attack detection and key protection for the first time. © 2014 IEEE.

  101. Precisely Timed IEMI Fault Injection Synchronized with EM Information Leakage 査読有り

    Yu-ichi Hayashi, Naofumi Homma, Takaaki Mizuki, Takafumi Aoki, Hideaki Sone

    2014 IEEE INTERNATIONAL SYMPOSIUM ON ELECTROMAGNETIC COMPATIBILITY (EMC) 738-742 2014年

    出版者・発行元:IEEE

    DOI: 10.1109/ISEMC.2014.6899066  

    ISSN:2158-110X

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    This paper presents a new intentional electromagnetic interference (IEMI) fault injection method that can be used to inject transient faults into cryptographic operations with precise timing from a distance. Such IEMI fault injection can be used for performing fault analysis attacks, such as differential fault analysis and fault sensitivity analysis, and therefore it could pose a severe threat to various cryptographic devices for which it is assumed that attackers cannot acquire direct access. In the proposed IEMI fault injection method, a block (i.e., a period) of sinusoidal waves is injected via cables attached to a cryptographic device, instead of using electromagnetic pulses as in conventional methods. The injected EM waves have a temporary impact on the cryptographic module but not on other components of the device. In addition, the proposed method employs EM information leaked from the cryptographic module as the trigger signal for fault injection. In this paper, we demonstrate experimentally that the proposed method can be used to inject precisely timed faults into the final round of an AES operation.

  102. Integrated-Circuit Countermeasures Against Information Leakage Through EM Radiation 査読有り

    Noriyuki Miura, Daisuke Fujimoto, Yu-ichi Hayashi, Naofumi Homma, Takafumi Aoki, Makoto Nagata

    2014 IEEE INTERNATIONAL SYMPOSIUM ON ELECTROMAGNETIC COMPATIBILITY (EMC) 748-751 2014年

    出版者・発行元:IEEE

    DOI: 10.1109/ISEMC.2014.6899068  

    ISSN:2158-110X

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    EM radiation from a cryptographic processor IC contains side-channel information of secret data hidden inside the chip. This side-channel information leakage is a potential threat critical to our information society. This paper introduces several circuit-level countermeasures integrated with the cryptographic processor core for advanced hardware security.

  103. Development of Human Resources in Hardware Security through Practical Information Technology Education Program 査読有り

    Naofumi Homma, Yu-ichi Hayashi, Toshihiro Katashita, Hideaki Sone

    2014 IEEE INTERNATIONAL SYMPOSIUM ON ELECTROMAGNETIC COMPATIBILITY (EMC) 764-767 2014年

    出版者・発行元:IEEE

    DOI: 10.1109/ISEMC.2014.6899071  

    ISSN:2158-110X

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    This paper presents a framework for developing human resources in the field of hardware security based on a practical education program, called enPiT Security. The Hardware Security Exercise of enPiT Security aims to learn the fundamentals of information leakage from computer hardware, such as information communication devices, and to understand the importance of hardware security through practical exercises. Specifically, in this exercise, students learn about the principles of side-channel attacks and possible countermeasures against them. Such attacks can be threats to steal secret information from secondary (side channel) information leaked during the operation of cryptographic hardware installed on IC cards, smartphones and other personal communication terminals.

  104. EM Attack Is Non-invasive? - Design Methodology and Validity Verification of EM Attack Sensor 査読有り

    Naofumi Homma, Yu-ichi Hayashi, Noriyuki Miura, Daisuke Fujimoto, Daichi Tanaka, Makoto Nagata, Takafumi Aoki

    CRYPTOGRAPHIC HARDWARE AND EMBEDDED SYSTEMS - CHES 2014 8731 1-16 2014年

    出版者・発行元:SPRINGER-VERLAG BERLIN

    ISSN:0302-9743

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    This paper presents a standard-cell-based semi-automatic design methodology of a new conceptual countermeasure against electromagnetic (EM) analysis and fault-injection attacks. The countermeasure namely EM attack sensor utilizes LC oscillators which detect variations in the EM field around a cryptographic LSI caused by a micro probe brought near the LSI. A dual-coil sensor architecture with an LUT-programming-based digital calibration can prevent a variety of microprobe-based EM attacks that cannot be thwarted by conventional countermeasures. All components of the sensor core are semiautomatically designed by standard EDA tools with a fully-digital standard cell library and hence minimum design cost. This sensor can be therefore scaled together with the cryptographic LSI to be protected. The sensor prototype is designed based on the proposed methodology together with a 128bit-key composite AES processor in 0.18 mu m CMOS with overheads of only 2respectively. The validity against a variety of EM attack scenarios has been verified successfully.

  105. A Threat for Tablet PCs in Public Space: Remote Visualization of Screen Images Using EM Emanation 査読有り

    Yuichi Hayashi, Naofumi Homma, Mamoru Miura, Takafumi Aoki, Hideaki Sone

    CCS'14: PROCEEDINGS OF THE 21ST ACM CONFERENCE ON COMPUTER AND COMMUNICATIONS SECURITY 954-965 2014年

    出版者・発行元:ASSOC COMPUTING MACHINERY

    DOI: 10.1145/2660267.2660292  

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    The use of tablet PCs is spreading rapidly, and accordingly users browsing and inputting personal information in public spaces can often be seen by third parties. Unlike conventional mobile phones and notebook PCs equipped with distinct input devices (e.g., keyboards), tablet PCs have touchscreen keyboards for data input. Such integration of display and input device increases the potential for harm when the display is captured by malicious attackers. This paper presents the description of reconstructing tablet PC displays via measurement of electromagnetic (EM) emanation. In conventional studies, such EM display capture has been achieved by using non-portable setups. Those studies also assumed that a large amount of time was available in advance of capture to obtain the electrical parameters of the target display. In contrast, this paper demonstrates that such EM display capture is feasible in real time by a setup that fits in an attache case. The screen image reconstruction is achieved by performing a prior course profiling and a complemental signal processing instead of the conventional fine parameter tuning. Such complemental processing can eliminate the differences of leakage parameters among individuals and therefore correct the distortions of images. The attack distance, 2 m, makes this method a practical threat to general tablet PCs in public places. This paper discusses possible attack scenarios based on the setup described above. In addition, we describe a mechanism of EM emanation from tablet PCs and a countermeasure against such EM display capture.

  106. On-chip power noise measurements of cryptographic VLSI circuits and interpretation for side-channel analysis 査読有り

    Daisuke Fujimoto, Noriyuki Miura, Makoto Nagata, Yuichi Hayashi, Naofumi Homma, Yohei Hori, Toshihiro Katashita, Kazuo Sakiyama, Thanh-Ha Le, Julien Bringer, Pirouz Bazargan-Sabet, Jean-Luc Danger

    EMC Europe 2013 405-410 2013年9月

  107. A hierarchical graph-based approach to generating formally-proofed Galois-field multipliers 査読有り

    Kotaro Okamoto, Naofumi Homma, Takafumi Aoki

    Proceedings of 2013 Security Proofs for Embedded Systems Workshop 98-109 2013年8月

  108. Introduction to the Special Section on Electromagnetic Information Security 査読有り

    Yu-Ichi Hayashi, Naofumi Homma, Takashi Watanabe, William O. Price, William A. Radasky

    IEEE TRANSACTIONS ON ELECTROMAGNETIC COMPATIBILITY 55 (3) 539-546 2013年6月

    出版者・発行元:IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI: 10.1109/TEMC.2013.2255294  

    ISSN:0018-9375

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    This paper introduces the special section on electromagnetic (EM) information security. Topics in this special section include theoretical studies on information propagation via EM fields; acquisition, measurement, and analysis techniques for information leakage from information and communication devices via EM fields; modeling and simulation techniques for the evaluation of EM information leakage; countermeasures against attacks based on EM information leakage; and intentional EM interference (IEMI) and electrostatic discharge threats related to information leakage. This introductory paper describes the background and motivation behind EM information security problems tackled in this special section. In addition, we briefly explain the fundamentals of EM information security: typical mechanisms of information leakage via EM fields, possible countermeasures, and ongoing standardization efforts.

  109. Efficient Evaluation of EM Radiation Associated With Information Leakage From Cryptographic Devices 査読有り

    Yu-ichi Hayashi, Naofumi Homma, Takaaki Mizuki, Haruki Shimada, Takafumi Aoki, Hideaki Sone, Laurent Sauvage, Jean-Luc Danger

    IEEE TRANSACTIONS ON ELECTROMAGNETIC COMPATIBILITY 55 (3) 555-563 2013年6月

    出版者・発行元:IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI: 10.1109/TEMC.2012.2222890  

    ISSN:0018-9375

    eISSN:1558-187X

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    This paper presents an efficient map generation technique for evaluating the intensity of electromagnetic (EM) radiation associated with information leakage for cryptographic devices at the printed circuit board level. First, we investigate the relation between the intensity of the overall EM radiation and the intensity of EM information leakage on a cryptographic device. For this purpose, we prepare a map of the magnetic field on the device by using an EM scanning system, after which we perform correlation electromagnetic analysis (CEMA) at all measurement points on the device, including points above the cryptographic module. The examined device is a standard evaluation board for cryptographic modules (side-channel attack standard evaluation board), where a cryptographic circuit is implemented on one of the field-programmable gate arrays on the board. With this experiment, we demonstrate that both an EM radiation map and an information leakage map can be generated simultaneously by scanning the board only once. We also confirm that the generated map is in good agreement with the corresponding map obtained from exhaustive CEMAs.

  110. Analysis of Electromagnetic Information Leakage From Cryptographic Devices With Different Physical Structures 査読有り

    Yu-ichi Hayashi, Naofumi Homma, Takaaki Mizuki, Takafumi Aoki, Hideaki Sone, Laurent Sauvage, Jean-Luc Danger

    IEEE TRANSACTIONS ON ELECTROMAGNETIC COMPATIBILITY 55 (3) 571-580 2013年6月

    出版者・発行元:IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI: 10.1109/TEMC.2012.2227486  

    ISSN:0018-9375

    eISSN:1558-187X

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    This paper presents a novel analysis of electromagnetic (EM) information leakage from cryptographic devices, based on the electromagnetic interference (EMI) theory. In recent years, side-channel attack using side-channel information (e. g., power consumption and EM radiation) is of major concern for designers of cryptographic devices. However, few studies have been conducted to investigate how EM information leakage changes according to device's physical parameters. In this paper, we introduce a cryptographic device model to analyze EM information leakage based on the EMI theory in a systematic manner. This device model makes it possible to acquire the frequency characteristics of EM radiation depending on physical parameters, such as board size and power-line length, accurately. The analysis results show that EM information leakage can be explained by the major EMI parameters such as board size and cable length attached to the board. In addition, we demonstrate that the intensity of EM information leakage from a generic device is also explained by board size and cable length.

  111. Advanced Analysis of Faults Injected Through Conducted Intentional Electromagnetic Interferences 査読有り

    Laurent Sauvage, Jean-Luc Danger, Sylvain Guilley, Naofumi Homma, Yu-Ichi Hayashi

    IEEE TRANSACTIONS ON ELECTROMAGNETIC COMPATIBILITY 55 (3) 589-596 2013年6月

    出版者・発行元:IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI: 10.1109/TEMC.2013.2254715  

    ISSN:0018-9375

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    Experimental setups used in electromagnetic compatibility (EMC) tests can be used as platforms for fault injections. Injecting faults into equipment is a means for a malevolent attacker to extract secret information. In this paper, we first present an advanced setup, i.e., a setup with characteristics beyond the main international EMC standards. It performs more accurate measurements of the disturbance power, reducing the measurement error by 20.33 dB. Second, we propose an advanced analysis methodology allowing an attacker or a countermeasure designer to identify the disturbance frequency leading to the most powerful attack. As an illustration, the method is applied on an ASIC implementation of DES, providing a thorough characterization and classification of the generated faults. In this case, the most powerful attacks are performed when the disturbance has a frequency below 1 MHz. The threat has thus to be considered really serious, as generating such disturbance does not require a high budget.

  112. Introduction to Recent Research on EM Information Leakage 査読有り

    Yu-ichi Hayashi, Naofumi Homma, Takaaki Mizuki, Takafumi Aoki, Hideaki Sone, Laurent Sauvage, Jean-Luc Danger

    The 2013 Asia-Pacific International Symposium and Exhibition on Electromagnetic Compatibility 233-236 2013年5月

  113. Transient IEMI Threats for Cryptographic Devices 査読有り

    Yu-ichi Hayashi, Naofumi Homma, Takaaki Mizuki, Takafumi Aoki, Hideaki Sone

    IEEE TRANSACTIONS ON ELECTROMAGNETIC COMPATIBILITY 55 (1) 140-148 2013年2月

    出版者・発行元:IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI: 10.1109/TEMC.2012.2206393  

    ISSN:0018-9375

    eISSN:1558-187X

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    This paper presents a new type of intentional electromagnetic interference (IEMI) which causes information leakage in electric devices without disrupting their functions or damaging their components. Such IEMI could pose a severe threat to a large number of electric devices with cryptographic modules since it can be used for performing fault injection attacks, which in turn allows for obtaining faulty outputs (i.e., ciphertexts) from cryptographic modules and exploiting them to reveal information about secret keys. Such faulty outputs are usually generated by inducing faults into target modules through modification or invasion of the modules themselves. In contrast, IEMI-based fault injection can be performed on the target modules from a distance by using an off-he-shelf injection probe, without leaving any hard evidence of the attack. We demonstrate the impact of the aforementioned IEMI through experiments using the Advanced Encryption Standard, which is one of the ISO/IEC 18033 block ciphers, implemented as a module on a standard evaluation board. The experimental results indicate that generating exploitable faults is feasible and, therefore, such IEMI presents a tangible threat to various existing electric devices and systems that use cryptographic modules for secure communication and transactions.

  114. Security evaluation of cryptographic modules against profiling attacks 査読有り

    Yongdae Kim, Naofumi Homma, Takafumi Aoki, Heebong Choi

    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics) 7839 (7839) 383-394 2013年

    DOI: 10.1007/978-3-642-37682-5_27  

    ISSN:0302-9743 1611-3349

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    Recently, profiling attacks have been attracting a great deal of attention because of their increasing efficiency. Further investigations are required to determine the potential threats of the profiling attacks. This paper focuses on these attacks. Using hardware and software implementations, we provide a security evaluation of three different types of profiling attacks: template attack, stochastic model attack, and multivariate regression attack. Our experimental results show that multivariate regression attack outperforms other attacks in terms of profiling efficiency and key extraction rates. © 2013 Springer-Verlag.

  115. Chosen-IV correlation power analysis on KCipher-2 and a countermeasure 査読有り

    Takafumi Hibiki, Naofumi Homma, Yuto Nakano, Kazuhide Fukushima, Shinsaku Kiyomoto, Yutaka Miyake, Takafumi Aoki

    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics) 7864 (7864) 169-183 2013年

    DOI: 10.1007/978-3-642-40026-1-11  

    ISSN:0302-9743 1611-3349

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    This paper presents a chosen-IV (Initial Vector) correlation power analysis on the international standard stream cipher KCipher-2 together with an effective countermeasure. First, we describe a power analysis technique which can reveal the secret key (initial key) of KCipher-2 and then evaluate the validity of the CPA with an experiment on an FPGA platform. This paper also proposes a countermeasure based on random masking techniques. The concept of the proposed countermeasure is to mask intermediate data which pass through the non-linear function part including integer addition, substitution functions, and internal registers L1 and L2. We design two types of masked integer adders and two types of masked substitution circuits in order to minimize circuit area and delay. The performance of the proposed method is evaluated through ASIC implementations on a 90-nm CMOS technology. In comparison to the design without a countermeasure, the circuit area and delay of the design with a countermeasure increase at most 1.5 and 2.6 times, respectively. The effectiveness of the countermeasure is also demonstrated through an experiment on the same FPGA platform. © 2013 Springer-Verlag Berlin Heidelberg.

  116. Exploring the relations between fault sensitivity and power consumption 査読有り

    Yang Li, Sho Endo, Nicolas Debande, Naofumi Homma, Takafumi Aoki, Thanh-Ha Le, Jean-Luc Danger, Kazuo Ohta, Kazuo Sakiyama

    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics) 7864 (7864) 137-153 2013年

    DOI: 10.1007/978-3-642-40026-1-9  

    ISSN:0302-9743 1611-3349

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    This paper qualitatively explores the relations between two kinds of side-channel leakages, i.e., the fault sensitivity (FS) and the power consumption. The FS is a relatively new active side-channel leakage, while the power consumption is one of the earliest researched passive side-channel leakage. These two side-channels are closely related with regard to both the security evaluation and the countermeasure proposal. This paper experimentally answers the following important issues such as the relationship between these two side-channels, whether they share the same leakage function and whether they can be protected by the same countermeasure. Based on two FPGA AES implementations without countermeasures, we first confirm a high correlation between the power consumption and the FS. Then, we construct the leakage profiles for the FS and the power consumption to explain the detailed relations between them. We also confirm a successful key recovery using the FS profile as the leakage model for power consumption. Based on these discoveries, we believe that FSA can be used as an evaluation tool to find the first-order leakage with less data-complexity, and it is more reasonable to achieve the countermeasures against FSA and power analysis from different design levels. © 2013 Springer-Verlag Berlin Heidelberg.

  117. A graph-based approach to designing parallel multipliers over Galois fields based on normal basis representations 査読有り

    Kotaro Okamoto, Naofumi Homma, Takafumi Aoki

    2013 IEEE 43RD INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL 2013) 158-163 2013年

    出版者・発行元:IEEE

    DOI: 10.1109/ISMVL.2013.5  

    ISSN:0195-623X

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    This paper presents a graph-based approach to designing arithmetic circuits over Galois fields (GFs) using normal basis representations. The proposed method is based on a graph-based circuit description called Galois-field Arithmetic Circuit Graph (GF-ACG). First, we extend GF-ACG to describe GFs represented by normal basis in addition to polynomial basis. We then apply the extended design method to Massey-Omura parallel multipliers which are well known as typical multipliers based on normal basis. We present the formal description in a hierarchical manner and show that the verification time is greatly reduced as compared with that of the conventional simulation technique. In addition, we design GF exponentiation circuits consisting of the Massey-Omura parallel multipliers and evaluate the performance in comparison with that of polynomial-basis multipliers.

  118. Map-based Analysis of IEMI Fault Injection into Cryptographic Devices 査読有り

    Yu-ichi Hayashi, Naofumi Homma, Takaaki Mizuki, Takafumi Aoki, Hideaki Sone

    2013 IEEE INTERNATIONAL SYMPOSIUM ON ELECTROMAGNETIC COMPATIBILITY (EMC) 829-833 2013年

    出版者・発行元:IEEE

    DOI: 10.1109/ISEMC.2013.6670525  

    ISSN:2158-110X

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    Fault injection based on intentional electromagnetic interference (IEMI) is attracting considerable attention in the field of physical attacks on cryptographic devices due to its non-contact and non-invasive nature. This paper explores the relations between injection intensity and fault occurrence during IEMI-based fault injection. The basic idea in this type of attack is to generate a map of the effect of such fault injection for different frequencies. Based on the maps generated for an evaluation board, we demonstrate how an injected EM wave propagates across the board depending on its intensity and frequency. We also demonstrate in detail the propagation of induced EM waves inside the target module (i.e., a cryptographic LSI chip) and other modules. Through a map generation experiment, we examine the conditions under which transient faults suitable for attacks are generated in the cryptographic module. In addition, we discuss a possible countermeasure against IEMI-based fault injection.

  119. Effective Data Processing and Protection Techniques for Community Network Nodes 査読有り

    Naofumi Homma, Takafumi Aoki

    Proceedings of the 15th International Symposium on Wireless Personal Multimedia Communications 571-572 2012年9月

  120. A Threat of EM Information Leakage against Cryptographic Devices 査読有り

    Yu-ichi Hayashi, Naofumi Homma, Takaaki Mizuki, Takafumi Aoki, Hideaki Sone

    2012 Korea-Japan EMT/EMC/BE Joint Conference (KJJC-2012) (2A-4) 2012年5月19日

  121. Fair and Consistent Hardware Evaluation of Fourteen Round Two SHA-3 Candidates 査読有り

    Miroslav Knezevic, Kazuyuki Kobayashi, Jun Ikegami, Shin'ichiro Matsuo, Akashi Satoh, Uenal Kocabas, Junfeng Fan, Toshihiro Katashita, Takeshi Sugawara, Kazuo Sakiyama, Ingrid Verbauwhede, Kazuo Ohta, Naofumi Homma, Takafumi Aoki

    IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS 20 (5) 827-840 2012年5月

    出版者・発行元:IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI: 10.1109/TVLSI.2011.2128353  

    ISSN:1063-8210

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    The first contribution of our paper is that we propose a platform, a design strategy, and evaluation criteria for a fair and consistent hardware evaluation of the second-round SHA-3 candidates. Using a SASEBO-GII field-programmable gate array (FPGA) board as a common platform, combined with well defined hardware and software interfaces, we compare all 256-bit version candidates with respect to area, throughput, latency, power, and energy consumption. Our approach defines a standard testing harness for SHA-3 candidates, including the interface specification for the SHA-3 module on our testing platform. The second contribution is that we provide both FPGA and 90-nm CMOS application-specific integrated circuit (ASIC) synthesis results and thereby are able to compare the results. Our third contribution is that we release the source code of all the candidates and by using a common, fixed, publicly available platform, our claimed results become reproducible and open for a public verification.

  122. A Formal Approach to Designing Cryptographic Processors Based on GF(2(m)) Arithmetic Circuits 査読有り

    Naofumi Homma, Kazuya Saito, Takafumi Aoki

    IEEE TRANSACTIONS ON INFORMATION FORENSICS AND SECURITY 7 (1) 3-13 2012年2月

    出版者・発行元:IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI: 10.1109/TIFS.2011.2157687  

    ISSN:1556-6013

    eISSN:1556-6021

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    This paper proposes a formal approach to designing Galois-field (GF) arithmetic circuits, which are widely used in modern cryptographic processors. Our method describes GF arithmetic circuits in a hierarchical manner with high-level directed graphs associated with specific GFs and arithmetic functions. The proposed circuit description can be effectively verified by symbolic computations based on polynomial reduction using Grobner bases. The verified description is then translated into the equivalent hardware description language (HDL) codes, which are available for the conventional design flow. We first describe the proposed graph representation and present an example of the description and verification. The significant advantage of the proposed approach is demonstrated through experimental designs of parallel multipliers over for different word lengths and irreducible polynomials. The result shows that the proposed approach has a definite capability of formally verifying practical GF arithmetic circuits for which the conventional techniques fail. We also propose an application of this approach to cryptographic processor design. The target considered here is a 128-bit advanced encryption standard (AES) data path with a loop architecture. To the best of the authors' knowledge, this is the first verification of this type of practical AES data path. We present a detailed description of the AES data path and its verification. The proposed approach successfully verifies the AES data path description within 800 s.

  123. ガロア体上の算術演算回路の自動生成システムの構築

    岡本 広太郎, 本間 尚文, 青木 孝文

    電気関係学会東北支部連合大会講演論文集 2012 232-232 2012年

    出版者・発行元:電気関係学会東北支部連合大会実行委員会

    DOI: 10.11528/tsjc.2012.0_232  

  124. A fault model for conducted intentional electromagnetic interferences 査読有り

    Laurent Sauvage, Sylvain Guilley, Jean-Luc Danger, Naofumi Homma, Yu-Ichi Hayashi

    IEEE International Symposium on Electromagnetic Compatibility 788-793 2012年

    DOI: 10.1109/ISEMC.2012.6351664  

    ISSN:1077-4076 2158-1118

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    Experimental setups used in electromagnetic compatibility tests can be used as platforms for fault injections. Faulting an equipment is a mean for a malevolent attacker to extract secret information. Compared to other fault injection setups, those based on EMC tests provide three advantages: non-invasivity, absence of synchronization, and frequency selectivity. This injection technique therefore allows the attacker to perform analysis with little knowledge of the targeted equipment. To assess the potential of this attack, a characterization of its effects is needed. This is the purpose of this paper. More precisely, our contributions are twofold: First of all, we observe that the faults are reproducible. Second, we show that the fault model is compatible with known attacks. © 2012 IEEE.

  125. Feasibility of fault analysis based on intentional electromagnetic interference 査読有り

    Junko Takahashi, Yu-Ichi Hayashi, Naofumi Homma, Hitoshi Fuji, Takafumi Aoki

    IEEE International Symposium on Electromagnetic Compatibility 782-787 2012年

    DOI: 10.1109/ISEMC.2012.6351665  

    ISSN:1077-4076 2158-1118

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    This paper presents the feasibility of fault analysis using intentional electromagnetic interference (IEMI). Fault analysis (FA) is a kind of implementation attack that intentionally extracts a secret key embedded in a secure device such as a smart card. An attacker injects a computational fault during the cryptographic calculation and he can extract a secret key. Recently, Hayashi et al. showed that temporal faults could be remotely injected during the cryptographic calculation using IEMI. They showed a case study in which an Advanced Standard Encryption (AES) secret key could be extracted through fault analysis. However, the characteristics of faults that can be induced by IEMI were not described. And, a threat of various FAs was not clear. In this paper, we examine in detail how the IEMI fault injection affects the fault occurrence of intermediate states in a cryptographic module and investigate the distribution of the IEMI generated faults. Furthermore, we classify previous FAs with respect to an attack model such as the type of faults needed to achieve a successful attack, and discuss the feasibility of FAs using IEMI based on the experimental results. © 2012 IEEE.

  126. Efficient mapping of em radiation associated with information leakage for cryptographic devices 査読有り

    Haruki Shimada, Yu Ichi Hayashi, Naofumi Homma, Takaaki Mizuki, Takafumi Aoki, Hideaki Sone, Laurent Sauvage, Jean Luc Danger

    IEEE International Symposium on Electromagnetic Compatibility 794-799 2012年

    DOI: 10.1109/ISEMC.2012.6351663  

    ISSN:1077-4076

    eISSN:2158-1118

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    This paper presents an efficient map generation technique for evaluating the intensity of electromagnetic (EM) radiation associated with information leakage for cryptographic devices at the PCB level. First, we investigate the relation between the intensity of the overall EM radiation and the intensity of EM information leakage on a cryptographic device. For this purpose, we prepare a map of the magnetic field on the device by using an EM scanning system, after which we perform correlation electromagnetic analysis (CEMA) at all measurement points on the device, including points above the cryptographic module. The examined device is a standard evaluation board for cryptographic modules (SASEBO), where a cryptographic circuit is implemented on one of the FPGAs on the board. With this experiment, we demonstrate that an efficient map of EM radiation associated with information leakage can be generated on the basis of an EM radiation map. We also confirm that the generated map is in fair agreement with the corresponding map obtained from exhaustive CEMA. © 2012 IEEE.

  127. An efficient method for estimating the area of information propagation through electromagnetic radiation 査読有り

    Yu Ichi Hayashi, Naofumi Homma, Taishi Ikematsu, Takaaki Mizuki, Takafumi Aoki, Hideaki Sone, Jean Luc Danger

    IEEE International Symposium on Electromagnetic Compatibility 800-805 2012年

    DOI: 10.1109/ISEMC.2012.6351662  

    ISSN:1077-4076

    eISSN:2158-1118

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    Information leakage in the form of electromagnetic (EM) radiation is an emerging security issue for designers and users of electronic devices. The importance of estimating the propagation area of EM responsible for information leakage is increasing due to the high demand for protecting such devices from eavesdropping. In this paper, we propose an efficient method for estimating the propagation area of EM responsible for information leakage. The proposed idea is to examine the temporal variance of noise in the area of interest in addition to the source intensity and the transfer function. We also show that the information acquired by the proposed method is in close agreement with the actual information acquired in an area of interest by measuring leaked EM radiation. © 2012 IEEE.

  128. A Configurable On-Chip Glitchy-Clock Generator for Fault Injection Experiments 査読有り

    Sho Endo, Takeshi Sugawara, Naofumi Homma, Takafumi Aoki, Akashi Satoh

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E95A (1) 263-266 2012年1月

    出版者・発行元:IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI: 10.1587/transfun.E95.A.263  

    ISSN:0916-8508

    eISSN:1745-1337

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    This paper presents a glitchy-clock generator integrated in FPGA for evaluating fault injection attacks and their countermeasures on cryptographic modules. The proposed generator exploits clock management capabilities, which are common in modern FPGAs, to generate clock signal with temporal voltage spike. The shape and timing of the glitchy-clock cycle are configurable at run time. The proposed generator can be embedded in a single FPGA without any external instrument (e.g., a pulse generator and a variable power supply). Such integration enables reliable and reproducible fault injection experiments. In this paper, we examine the characteristics of the proposed generator through experiments on Side-channel Attack Standard Evaluation Board (SASEBO). The result shows that the timing of the glitches can be controlled at the step of about 0.17 as. We also demonstrate its application to the safe-error attack against an RSA processor.

  129. Formal Design of Multiple-Valued Arithmetic Algorithms over Galois Fields and Its Application to Cryptographic Processor 査読有り

    Naofumi Homma, Kazuya Saito, Takafumi Aoki

    2012 42ND IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL) 110-115 2012年

    出版者・発行元:IEEE

    DOI: 10.1109/ISMVL.2012.24  

    ISSN:0195-623X

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    This paper presents a formal description of multiple-valued arithmetic algorithms over Galois Fields (GFs). Our graph-based method can be applied to any multiple-valued arithmetic circuit over GF(2(m)). The proposed circuit description is formally verified by formula manipulation based on polynomial reduction using Grobner basis. In this paper, we first present the graph representation and its extension. We also present an application of the proposed method to cryptographic processor consisting of GF(2(m)) arithmetic circuits. The target architecture considered here is a round-per-cycle loop architecture commonly used in the design of cryptographic processors. The proposed approach successfully describes the 128-bit datapath and verifies it within 4 minutes.

  130. Using selected-plaintext sets for efficient evaluation of EM information leakage from cryptographic devices 査読有り

    Haruki Shimada, Yu-ichi Hayashi, Naofumi Homma, Takaaki Mizuki, Takafumi Aoki, Hideaki Sone

    2012 PROCEEDINGS OF SICE ANNUAL CONFERENCE (SICE) 2012 64-67 2012年

    出版者・発行元:SOC INSTRUMENT CONTROL ENGINEERS JAPAN

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    In this paper, we present a method for selecting a specific set of acquired EM traces with the aim to improve the efficiency of EM analysis. The proposed method improves the correlation factor by using a set of selected plaintexts. We demonstrate the efficiency of our method through correlation electromagnetic analysis (CEMA) experiments conducted using SASEBO. The results clearly show the impact of selecting a subset of plaintexts on the outcome of CEMA. With this selection method, the proposed technique can be used for evaluating the security of cryptographic devices within a short period of time by using a small number of waveforms, even in cases where the noise is large, for example, outside a cryptographic device.

  131. Feasibility of Fault Analysis Based on Intentional Electromagnetic Interference 査読有り

    Junko Takahashi, Yu-ichi Hayashi, Naofumi Homma, Hitoshi Fuji, Takafumi Aoki

    2012 IEEE INTERNATIONAL SYMPOSIUM ON ELECTROMAGNETIC COMPATIBILITY (EMC) 776-781 2012年

    出版者・発行元:IEEE

    DOI: 10.1109/ISEMC.2012.6351665  

    ISSN:2158-110X

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    This paper presents the feasibility of fault analysis using intentional electromagnetic interference (IEMI). Fault analysis (FA) is a kind of implementation attack that intentionally extracts a secret key embedded in a secure device such as a smart card. An attacker injects a computational fault during the cryptographic calculation and he can extract a secret key. Recently, Hayashi et al. showed that temporal faults could be remotely injected during the cryptographic calculation using IEMI. They showed a case study in which an Advanced Standard Encryption (AES) secret key could be extracted through fault analysis. However, the characteristics of faults that can be induced by IEMI were not described. And, a threat of various FAs was not clear. In this paper, we examine in detail how the IEMI fault injection affects the fault occurrence of intermediate states in a cryptographic module and investigate the distribution of the IEMI generated faults. Furthermore, we classify previous FAs with respect to an attack model such as the type of faults needed to achieve a successful attack, and discuss the feasibility of FAs using IEMI based on the experimental results.

  132. A Fault Model for Conducted Intentional ElectroMagnetic Interferences 査読有り

    Laurent Sauvage, Sylvain Guilley, Jean-Luc Danger, Naofumi Homma, Yu-ichi Hayashi

    2012 IEEE INTERNATIONAL SYMPOSIUM ON ELECTROMAGNETIC COMPATIBILITY (EMC) 788-793 2012年

    出版者・発行元:IEEE

    DOI: 10.1109/ISEMC.2012.6351664  

    ISSN:2158-110X

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    Experimental setups used in electromagnetic compatibility tests can be used as platforms for fault injections. Faulting an equipment is a mean for a malevolent attacker to extract secret information. Compared to other fault injection setups, those based on EMC tests provide three advantages: non-invasivity, absence of synchronization, and frequency selectivity. This injection technique therefore allows the attacker to perform analysis with little knowledge of the targeted equipment. To assess the potential of this attack, a characterization of its effects is needed. This is the purpose of this paper. More precisely, our contributions are twofold: First of all, we observe that the faults are reproducible. Second, we show that the fault model is compatible with known attacks.

  133. Efficient mapping of EM radiation associated with information leakage for cryptographic devices 査読有り

    Haruki Shimada, Yu-ichi Hayashi, Naofumi Homma, Takaaki Mizuki, Takafumi Aoki, Hideaki Sone, Laurent Sauvage, Jean-Luc Danger

    2012 IEEE INTERNATIONAL SYMPOSIUM ON ELECTROMAGNETIC COMPATIBILITY (EMC) (TH-PM-5-3) 794-799 2012年

    出版者・発行元:IEEE

    DOI: 10.1109/ISEMC.2012.6351663  

    ISSN:2158-110X

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    This paper presents an efficient map generation technique for evaluating the intensity of electromagnetic (EM) radiation associated with information leakage for cryptographic devices at the PCB level. First, we investigate the relation between the intensity of the overall EM radiation and the intensity of EM information leakage on a cryptographic device. For this purpose, we prepare a map of the magnetic field on the device by using an EM scanning system, after which we perform correlation electromagnetic analysis (CEMA) at all measurement points on the device, including points above the cryptographic module. The examined device is a standard evaluation board for cryptographic modules (SASEBO), where a cryptographic circuit is implemented on one of the FPGAs on the board. With this experiment, we demonstrate that an efficient map of EM radiation associated with information leakage can be generated on the basis of an EM radiation map. We also confirm that the generated map is in fair agreement with the corresponding map obtained from exhaustive CEMA.

  134. An efficient method for estimating the area of information propagation through electromagnetic radiation 査読有り

    Yu-ichi Hayashi, Naofumi Homma, Taishi Ikematsu, Takaaki Mizuki, Takafumi Aoki, Hideaki Sone, Jean-Luc Danger

    2012 IEEE INTERNATIONAL SYMPOSIUM ON ELECTROMAGNETIC COMPATIBILITY (EMC) (TH-PM-5-4) 800-805 2012年

    出版者・発行元:IEEE

    DOI: 10.1109/ISEMC.2012.6351662  

    ISSN:2158-110X

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    Information leakage in the form of electromagnetic (EM) radiation is an emerging security issue for designers and users of electronic devices. The importance of estimating the propagation area of EM responsible for information leakage is increasing due to the high demand for protecting such devices from eavesdropping. In this paper, we propose an efficient method for estimating the propagation area of EM responsible for information leakage. The proposed idea is to examine the temporal variance of noise in the area of interest in addition to the source intensity and the transfer function. We also show that the information acquired by the proposed method is in close agreement with the actual information acquired in an area of interest by measuring leaked EM radiation.

  135. An Efficient Countermeasure against Fault Sensitivity Analysis Using Configurable Delay Blocks 査読有り

    Sho Endo, Yang Li, Naofumi Homma, Kazuo Sakiyama, Kazuo Ohta, Takafumi Aoki

    2012 WORKSHOP ON FAULT DIAGNOSIS AND TOLERANCE IN CRYPTOGRAPHY (FDTC) 95-102 2012年

    出版者・発行元:IEEE

    DOI: 10.1109/FDTC.2012.12  

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    In this paper, we present an efficient countermeasure against Fault Sensitivity Analysis (FSA) based on a configurable delay blocks (CDBs). FSA is a new type of fault attack which exploits the relationship between fault sensitivity and secret information. Previous studies reported that it could break cryptographic modules equipped with conventional countermeasures against Differential Fault Analysis (DFA) such as redundancy calculation, Masked AND-OR and Wave Dynamic Differential Logic (WDDL). The proposed countermeasure can detect both DFA and FSA attacks based on setup time violation faults. The proposed ideas are to use a CDB as a time base for detection and to combine the technique with Li's countermeasure concept which removes the dependency between fault sensitivities and secret data. Post-manufacture configuration of the delay blocks allows minimization of the overhead in operating frequency which comes from manufacture variability. In this paper, we present an implementation of the proposed countermeasure, and describe its configuration method. We also investigate the hardware overhead of the proposed countermeasure implemented in ASIC for an AES module and demonstrate its validity through an experiment using a prototype FPGA implementation.

  136. Systematic Design of RSA Processors Based on High-Radix Montgomery Multipliers 査読有り

    Atsushi Miyamoto, Naofumi Homma, Takafumi Aoki, Akashi Satoh

    IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS 19 (7) 1136-1146 2011年7月

    出版者・発行元:IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI: 10.1109/TVLSI.2010.2049037  

    ISSN:1063-8210

    eISSN:1557-9999

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    This paper presents a systematic design approach to provide the optimized Rivest-Shamir-Adleman (RSA) processors based on high-radix Montgomery multipliers satisfying various user requirements, such as circuit area, operating time, and resistance against side-channel attacks. In order to involve the tradeoff between the performance and the resistance, we apply four types of exponentiation algorithms: two variants of the binary method with/without Chinese Remainder Theorem (CRT). We also introduces three multiplier-based datapath-architectures using different intermediate data forms: 1) single form, 2) semi carry-save form, and 3) carry-save form, and combined them with a wide variety of arithmetic components. Their radices are parameterized from to 2(8) to 2(128). A total of 242 datapaths for 1024-bit RSA processors were obtained for each radix. The potential of the proposed approach is demonstrated through an experimental synthesis of all possible processors with a 90-nm CMOS standard cell library. As a result, the smallest design of 861 gates with 118.47 ms/RSA to the fastest design of 0.67 ms/RSA at 153 862 gates were obtained. In addition, the use of the CRT technique reduced the RSA operation time of the fastest design to 0.24 ms. Even if we employed the exponentiation algorithm resistant to typical side-channel attacks, the fastest design can perform the RSA operation in less than 1.0 ms.

  137. An On-Chip Glitchy-Clock Generator and its Application to Safe-Error Attack 査読有り

    Sho Endo, Naofumi Homma, Takeshi Sugawara, Takafumi Aoki, Akashi Satoh

    International Workshop on Constructive Side-Channel Analysis and Secure Design 2011 175-182 2011年2月

  138. ストリーム暗号KCipher-2のハードウェア実装評価

    響 崇史, 齋藤 和也, 本間 尚文, 青木 孝文

    電気関係学会東北支部連合大会講演論文集 2011 115-115 2011年

    出版者・発行元:電気関係学会東北支部連合大会実行委員会

    DOI: 10.11528/tsjc.2011.0_115  

  139. Efficient countermeasure against fault injection attacks on modular exponentiation algorithms

    遠藤 翔, 本間 尚文, 青木 孝文

    電気関係学会東北支部連合大会講演論文集 2011 3-3 2011年

    出版者・発行元:電気関係学会東北支部連合大会実行委員会

    DOI: 10.11528/tsjc.2011.0_3  

  140. An on-chip glitchy-clock generator for testing fault injection attacks 査読有り

    Sho Endo, Takeshi Sugawara, Naofumi Homma, Takafumi Aoki, Akashi Satoh

    Journal of Cryptographic Engineering 1 (4) 265-270 2011年

    DOI: 10.1007/s13389-011-0022-y  

    ISSN:2190-8508 2190-8516

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    This paper presents a glitchy-clock generator integrated in FPGA for evaluating fault injection attacks and their countermeasures on cryptographic modules. The proposed generator exploits clock management capabilities, which are common in modern FPGAs, to generate clock signal with temporal voltage spike. The shape and timing of the glitchy-clock cycle are configurable at run time. The proposed generator can be embedded in a single FPGA without any external instrument (e. g., a pulse generator and a variable power supply). Such integration enables reliable and reproducible fault injection experiments. In this paper, we examine the characteristics of the proposed generator through experiments on Side-channel Attack Standard Evaluation Board (SASEBO). The result shows that the timing of the glitches can be controlled at the step of about 0. 17 ns. We also demonstrate its application to the safe-error attack against an RSA processor. © 2011 Springer-Verlag.

  141. Practical results of em cartography on a FPGA-based RSA hardware implementation 査読有り

    Laurent Sauvage, Sylvain Guilley, Jean-Luc Danger, Naofumi Homma, Yu-Ichi Hayashi

    IEEE International Symposium on Electromagnetic Compatibility 768-772 2011年

    DOI: 10.1109/ISEMC.2011.6038412  

    ISSN:1077-4076

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    Side channel attack is a powerful technique to extracting secret key from cryptographic applications of embedded systems. Best results are obtained by placing a small electromagnetic probe just over areas of an integrated circuit which are leaking the most information. To find such locations, some cartography methods have been proposed in the past, but never used against asymmetric-key cryptosystems. In this paper, we target such cryptosystem, more precisely a FPGA-based RSA hardware implementation. We show that these methods are effective to locate the RSA cryptoprocessor. © 2011 IEEE.

  142. Identification of information leakage spots on a cryptographic device with an RSA processor 査読有り

    Olivier Meynard, Yu-Ichi Hayashi, Naofumi Homma, Sylvain Guilley, Jean-Luc Danger

    IEEE International Symposium on Electromagnetic Compatibility 773-778 2011年

    DOI: 10.1109/ISEMC.2011.6038413  

    ISSN:1077-4076

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    This paper investigates a relationship between the intensity of EM radiation and that of EM information leakage on a cryptographic device. For this purpose, we first observe an EM-field map on a cryptographic device by an EM scanning system, and then perform simple electromagnetic analysis (SEMA) experiments at some distinct points on the device including over the module. The target device considered here is a Side-channel Attack Standard Evaluation Board (SASEBO) with an RSA hardware implemented in an FPGA. Through the experiment, we demonstrate which points are effective for EM information leakage. The result suggests that the position of greatest EM intensity is not always the most effective point in EM information leakage. © 2011 IEEE.

  143. Non-invasive EMI-based fault injection attack against cryptographic modules 査読有り

    Yu Ichi Hayashi, Naofumi Homma, Takeshi Sugawara, Takaaki Mizuki, Takafumi Aoki, Hideaki Sone

    IEEE International Symposium on Electromagnetic Compatibility 763-767 2011年

    DOI: 10.1109/ISEMC.2011.6038411  

    ISSN:1077-4076

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    In this paper, we introduce a new type of intentional electromagnetic interference (IEMI) which causes information leakage in electrical devices without disrupting their operation or damaging their physical structure. Such IEMI could pose a severe threat to a large number of electrical devices with cryptographic modules since it can be used for performing fault injection attacks, which in turn allows for obtaining faulty outputs (i.e., ciphertexts) from cryptographic modules and exploiting them to reveal information about secret keys. Such faulty outputs are usually generated by inducing faults into target modules through modification or invasion of the modules themselves. In contrast, IEMI-based fault injection can be performed on the target modules from a distance by using an off-the-shelf injection probe without leaving any hard evidence of the attack. We demonstrate fault injection attacks based on the above IEMI through experiments using an Advanced Encryption Standard (AES) module implemented on a standard evaluation board (SASEBO). The experimental results indicate that generating effective faults is feasible and, therefore, such IEMI presents a tangible threat to many existing electrical devices and systems that use cryptographic modules for secure communication and transactions. © 2011 IEEE.

  144. Enhancement of Simple Electro-Magnetic Attacks by Pre-characterization in Frequency Domain and Demodulation Techniques 査読有り

    Olivier Meynard, Denis Real, Florent Flament, Sylvain Guilley, Naofumi Homma, Jean-Luc Danger

    2011 DESIGN, AUTOMATION & TEST IN EUROPE (DATE) 1004-1009 2011年

    出版者・発行元:IEEE

    ISSN:1530-1591

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    SPA/SEMA (Simple Power/Electro-magnetic Analysis) attacks performed on public-key cryptographic modules implemented on FPGA platforms are well known from the theoretical point of view. However, the practical aspect is not often developed in the literature. But researchers know that these attacks do not always work, like in the case of an RSA accelerator. Indeed, SEMA on RSA needs to make a difference between square and multiply which use the same logic; this contrast with SEMA on ECC, which is easier since doubling and add that are two different operations from the hardware point of view. In this paper, we wonder what to do if a SEMA fails to succeed on a device. Does it mean that no attack is possible? We show that hardware demodulation techniques allow the recording of a signal with more information on the leakage than a raw recording. Then, we propose a generic and fast method enabling to find out demodulation frequencies. The effectiveness of our methods is demonstrated through actual experiments using an RSA processor on the SASEBO FPGA board. We show cases where only demodulated signals permit to defeat RSA.

  145. A Graph-Based Approach to Designing Multiple-Valued Arithmetic Algorithms 査読有り

    Kazuya Saito, Naofumi Homma, Takafumi Aoki

    2011 41ST IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL) 27-32 2011年

    出版者・発行元:IEEE COMPUTER SOC

    DOI: 10.1109/ISMVL.2011.44  

    ISSN:0195-623X

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    This paper presents a graph-based approach to designing multiple-valued arithmetic circuits. Our method describes arithmetic circuits in a hierarchical manner with high-level multiple-valued graphs, which are determined by specific algebra and arithmetic formulae. The proposed circuit description can be effectively verified by symbolic computations such as polynomial reduction using Grobner Bases. In this paper, we describe the proposed graph representation and show an example of its description and verification. The advantageous effects of the proposed approach are demonstrated through experimental designs of parallel multipliers over Galois field GF(2(m)) for different word-lengths and irreducible polynomials. The result shows that the proposed approach has a definite possibility of verifying practical arithmetic circuits where the conventional simulation techniques failed.

  146. Non-Invasive EMI-Based Fault Injection Attack against Cryptographic Modules 査読有り

    Yu-ichi Hayashi, Naofumi Homma, Takeshi Sugawara, Takaaki Mizuki, Takafumi Aoki, Hideaki Sone

    2011 IEEE INTERNATIONAL SYMPOSIUM ON ELECTROMAGNETIC COMPATIBILITY (EMC) 763-767 2011年

    出版者・発行元:IEEE

    DOI: 10.1109/ISEMC.2011.6038411  

    ISSN:2158-110X

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    In this paper, we introduce a new type of intentional electromagnetic interference (IEMI) which causes information leakage in electrical devices without disrupting their operation or damaging their physical structure. Such IEMI could pose a severe threat to a large number of electrical devices with cryptographic modules since it can be used for performing fault injection attacks, which in turn allows for obtaining faulty outputs (i.e., ciphertexts) from cryptographic modules and exploiting them to reveal information about secret keys. Such faulty outputs are usually generated by inducing faults into target modules through modification or invasion of the modules themselves. In contrast, IEMI-based fault injection can be performed on the target modules from a distance by using an off-the-shelf injection probe without leaving any hard evidence of the attack. We demonstrate fault injection attacks based on the above IEMI through experiments using an Advanced Encryption Standard (AES) module implemented on a standard evaluation board (SASEBO). The experimental results indicate that generating effective faults is feasible and, therefore, such IEMI presents a tangible threat to many existing electrical devices and systems that use cryptographic modules for secure communication and transactions.

  147. Practical Results of EM Cartography on a FPGA-based RSA Hardware Implementation 査読有り

    Laurent Sauvage, Sylvain Guilley, Jean-Luc Danger, Naofumi Homma, Yu-ichi Hayashi

    2011 IEEE INTERNATIONAL SYMPOSIUM ON ELECTROMAGNETIC COMPATIBILITY (EMC) 768-772 2011年

    出版者・発行元:IEEE

    DOI: 10.1109/ISEMC.2011.6038412  

    ISSN:2158-110X

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    Side channel attack is a powerful technique to extracting secret key from cryptographic applications of embedded systems. Best results are obtained by placing a small electromagnetic probe just over areas of an integrated circuit which are leaking the most information. To find such locations, some cartography methods have been proposed in the past, but never used against asymmetric-key cryptosystems. In this paper, we target such cryptosystem, more precisely a FPGA-based RSA hardware implementation. We show that these methods are effective to locate the RSA cryptoprocessor.

  148. Identification of information leakage spots on a cryptographic device with an RSA processor 査読有り

    Olivier Meynard, Yu-ichi Hayashi, Naofumi Homma, Sylvain Guilley, Jean-Luc Danger

    2011 IEEE INTERNATIONAL SYMPOSIUM ON ELECTROMAGNETIC COMPATIBILITY (EMC) 773-778 2011年

    出版者・発行元:IEEE

    DOI: 10.1109/ISEMC.2011.6038413  

    ISSN:2158-110X

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    This paper investigates a relationship between the intensity of EM radiation and that of EM information leakage on a cryptographic device. For this purpose, we first observe an EM-field map on a cryptographic device by an EM scanning system, and then perform simple electromagnetic analysis (SEMA) experiments at some distinct points on the device including over the module. The target device considered here is a Side-channel Attack Standard Evaluation Board (SASEBO) with an RSA hardware implemented in an FPGA. Through the experiment, we demonstrate which points are effective for EM information leakage. The result suggests that the position of greatest EM intensity is not always the most effective point in EM information leakage.

  149. Suppression of information leakage from electronic devices based on SNR 査読有り

    Taishi Ikematsu, Yu-ichi Hayashi, Takaaki Mizuki, Naofumi Homma, Takafumi Aoki, Hideaki Sone

    2011 IEEE INTERNATIONAL SYMPOSIUM ON ELECTROMAGNETIC COMPATIBILITY (EMC) 920-924 2011年

    出版者・発行元:IEEE

    DOI: 10.1109/ISEMC.2011.6038440  

    ISSN:2158-110X

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    Recently, the issue of information leakage through electromagnetic radiation has increasingly attracted attention. Using accumulated knowledge and experience, EMC-related committees have established guidelines on standardized acceptable values of EM radiation during device operation. Current electronic devices are usually designed so as to satisfy these EMC standards. However, the main aim of these standards is to reduce EM radiation that disturbs other devices, not radiation that leaks secret information. Even for EM radiation below the value specified in the guidelines, extraction of secret key information remains a possibility. In other words, unlike noise radiation in the field of EMC, there are no definite criteria regarding EM information leakage. Therefore, uncertainty remains as to whether conventional noise suppression techniques are applicable to the suppression of information leakage. This paper discusses the difference between using electromagnetic field suppression techniques for noise and for information by using a quantitative approach. Information leakage and effective countermeasures are investigated, based on a quantitative evaluation of the signal and noise components of the leakage.

  150. Comparative Power Analysis of Modular Exponentiation Algorithms 査読有り

    Naofumi Homma, Atsushi Miyamoto, Takafumi Aoki, Akashi Satoh, Adi Shamir

    IEEE TRANSACTIONS ON COMPUTERS 59 (6) 795-807 2010年6月

    出版者・発行元:IEEE COMPUTER SOC

    DOI: 10.1109/TC.2009.176  

    ISSN:0018-9340

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    This paper proposes new chosen-message power-analysis attacks for public-key cryptosystems based on modular exponentiation, where specific input pairs are used to generate collisions between squaring operations at different locations in the two power traces. Unlike previous attacks of this kind, the new attack can be applied to all standard implementations of the exponentiation process, namely binary (left-to-right and right-to-left), m-ary, and sliding window methods. The proposed attack can also circumvent typical countermeasures, such as the Montgomery powering ladder and the double-add algorithm. The effectiveness of the attack is demonstrated in experiments with hardware and software implementations of RSA on an FPGA and a PowerPC processor, respectively. In addition to the new collision generation methods, a highly accurate waveform matching technique is introduced for detecting the collisions even when the recorded signals are noisy and there is a certain amount of clock jitter.

  151. Biasing power traces to improve correlation in power analysis attacks 査読有り

    Yongdae Kim, Takeshi Sugawara, Naofumi Homma, Takafumi Aoki, Akashi Satoh

    International Workshop on Constructive Side-Channel Analysis and Secure Design 2010 77-80 2010年2月

  152. 暗号モジュールへのサイドチャネル攻撃とその安全性評価の動向 招待有り 査読有り

    本間尚文, 青木孝文, 佐藤証

    電子情報通信学会論文誌A J93-A (2) 42-51 2010年2月1日

    出版者・発行元:一般社団法人電子情報通信学会

    ISSN:0913-5707

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    暗号は安全なユビキタス情報社会を構築する上で欠かすことのできない基盤技術である.近年,民生品への利用が進むにつれて,研究の中心はアルゴリズムからLSIモジュールの設計や評価といった実装に関するものへと移行してきている.その中でも,LSI動作時の消費電力や放射電磁波といった副次的な漏えい情報(サイドチャネル情報)を観察することで秘密情報を盗むサイドチャネル攻撃が注目を集めている.その攻撃能力の高さに加え,オシロスコープやパソコンといった比較的安価な設備で行え,攻撃の痕跡を残さないことから,ICカードをはじめとするセキュリティ機器への大きな脅威となりつつある.本論文では,代表的なサイドチャネル攻撃である単純電力解析(SPA)と差分電力解析(DPA)を取り上げ,国際標準暗号アルゴリズムのRSAとAESに対する攻撃とその対策について概説する.また,そのようなサイドチャネル攻撃の危険性や対策の有効性を評価するための取組みを紹介する.

  153. Electromagnetic information leakage for side-channel analysis of cryptographic modules 査読有り

    Naofumi Homma, Takafumi Aoki, Akashi Satoh

    IEEE International Symposium on Electromagnetic Compatibility 97-102 2010年

    DOI: 10.1109/ISEMC.2010.5711254  

    ISSN:1077-4076

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    A new class of physical attacks against cryptographic modules, which is called the side-channel attack, is now drawing much attention. Side-channel attacks exploit information leakage from a physical implementation, such as power consumption and electro-magnetic (EM) radiation. This paper presents an overview of the recent trends in side-channel attacks, including EM analysis attacks, and related activities in the security evaluation of cryptographic modules. ©2010 IEEE.

  154. Information leakage from cryptographic hardware via common-mode current 査読有り

    Yu Ichi Hayashi, Takeshi Sugawara, Yoshiki Kayano, Naofumi Homma, Takaaki Mizuki, Akashi Satoh, Takafumi Aoki, Shigeki Minegishi, Hideaki Sone, Hiroshi Inoue

    IEEE International Symposium on Electromagnetic Compatibility 109-114 2010年

    DOI: 10.1109/ISEMC.2010.5711256  

    ISSN:1077-4076

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    Recently, it has been known that electromagnetic radiation from electrical device leaks internal information. That is, electromagnetic radiation contains information. Especially, it causes serious problem for cryptographic modules if electromagnetic radiation contains secret information. Therefore many studies have been made on power/electromagnetic analysis attacks, which extract secret keys from cryptographic modules by analyzing waveforms of currents, voltage or electromagnetic field. The attacks assume that the waveforms should contain the information leakage in some way. However, there are few studies discussing about "mechanisms" of the information leakage via electromagnetic field. In this paper, we will give the leakage model caused by common-mode currents, which are one of dominant factors of radiation. If the common-mode currents contain the secret information, it might be possible to obtain the information from far field. In order to verify the leakage model, we implement cryptographic hardware on an FPGA board, and reveal the secret information from common-mode currents measured by using EMC measurement techniques. ©2010 IEEE.

  155. Design of tamper-resistant registers for multiple-valued cryptographic processors 査読有り

    Yuichi Baba, Naofumi Homma, Atsushi Miyamoto, Takafumi Aoki

    40TH IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC ISMVL 2010 67-72 2010年

    出版者・発行元:IEEE COMPUTER SOC

    DOI: 10.1109/ISMVL.2010.20  

    ISSN:0195-623X

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    This paper presents the design of tamper-resistant registers for multiple-valued cryptographic processors. The voltage-mode and current-mode registers are proposed for hiding dependencies between power consumption and input data. For this purpose, the voltage-mode register activates any one of two flip-flops in a complementary style, and the current-mode register maintains the number of current signals independently of the input value. This paper also applies the two registers to RSA processors in Multiple-Valued Current-Mode Logic and evaluates the power characteristics by HSIM simulations using 90nm process technology. The result shows that the proposed designs can achieve constant power consumption with lower overhead in comparison with the conventional designs.

  156. Hardware implementations of hash function Luffa 査読有り

    Akashi Satoh, Toshihiro Katashita, Takeshi Sugawara, Naofumi Homma, Takafumi Aoki

    Proceedings of the 2010 IEEE International Symposium on Hardware-Oriented Security and Trust, HOST 2010 130-134 2010年

    DOI: 10.1109/HST.2010.5513102  

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    This paper presents hardware architectures for the hash algorithm Luffa, which is a candidate for the next-generation hash standard SHA-3. The architectures were implemented by using a 90-nm CMOS standard cell library. A high throughput of 35 Gbps for a high-speed architecture and a gate count of 14.7 kgate for a compact architecture were obtained. In comparison with Keccak, other SHA-3 candidate in the sponge function category, as well as with the current hash standard SHA-256, Luffa exhibited the advantage of flexible implementation ranging from high-speed to compact circuits. ©2010 IEEE.

  157. Electromagnetic Information Leakage for Side-Channel Analysis of Cryptographic Modules 招待有り 査読有り

    Naofumi Homma, Takafumi Aoki, Akashi Satoh

    2010 IEEE INTERNATIONAL SYMPOSIUM ON ELECTROMAGNETIC COMPATIBILITY (EMC 2010) 97-102 2010年

    出版者・発行元:IEEE

    DOI: 10.1109/ISEMC.2010.5711254  

    ISSN:2158-110X

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    A new class of physical attacks against cryptographic modules, which is called the side-channel attack, is now drawing much attention. Side-channel attacks exploit information leakage from a physical implementation, such as power consumption and electro-magnetic (EM) radiation. This paper presents an overview of the recent trends in side-channel attacks, including EM analysis attacks, and related activities in the security evaluation of cryptographic modules.

  158. Development of an on-chip micro shielded-loop probe to evaluate performance of magnetic film to protect a cryptographic LSI from electromagnetic analysis 招待有り 査読有り

    Masahiro Yamaguchi, Hideki Toriduka, Shoichi Kobayashi, Takeshi Sugawara, Naofumi Homma, Akashi Satoh, Takafumi Aoki

    2010 IEEE INTERNATIONAL SYMPOSIUM ON ELECTROMAGNETIC COMPATIBILITY (EMC 2010) 103-108 2010年

    出版者・発行元:IEEE

    DOI: 10.1109/ISEMC.2010.5711255  

    ISSN:2158-110X

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    Two types of miniature shielded-loop type magnetic probes were used to analyze RF magnetic near field on the ISO/IEC 18033-3 Standard Cryptographic LSI made by 0.13 mu m CMOS process with clock frequency of 24 MHz. The 180 x 180 mu m(2)-size on-chip shielded loop probe we developed was applied to scan the magnetic near field on the LSI and clarified that the magnetic filed is strong not only on the targeting cryptographic circuit. Such a detailed map was depicted for the first time for cryptographic LSI. Then the differential electromagnetic analysis (DEMA) was performed with the shielded-loop probe (1000 x 500 mu m(2), CP-2S, NEC). All the BITEs of 16-BYTEs long secret key are decrypted by using only 1x10(4) waveform data in case the waveform is measured closely to the cryptographic circuit whereas the error rate does not converge to zero until the waveform number reaches 3x10(4) if the data were extracted far away from the circuit. As the countermeasure against DEMA, 25 mu m thick magnetic film (mu r = 50 at 1MHz, NEC Tokin Co, type E25) was attached on top of bare LSI chip to suppress magnetic field intensity by 6 dB, which can be a good candidate to protect cryptographic LSI from side channel attack.

  159. Information Leakage from Cryptographic Hardware via Common-Mode Current 招待有り 査読有り

    Yu-ichi Hayashi, Takeshi Sugawara, Yoshiki Kayano, Naofumi Homma, Takaaki Mizuki, Akashi Satoh, Takafumi Aoki, Shigeki Minegishi, Hideaki Sone, Hiroshi Inoue

    2010 IEEE INTERNATIONAL SYMPOSIUM ON ELECTROMAGNETIC COMPATIBILITY (EMC 2010) 109-114 2010年

    出版者・発行元:IEEE

    DOI: 10.1109/ISEMC.2010.5711256  

    ISSN:2158-110X

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    Recently, it has been known that electromagnetic radiation from electrical device leaks internal information. That is, electromagnetic radiation contains information. Especially, it causes serious problem for cryptographic modules if electromagnetic radiation contains secret information. Therefore many studies have been made on power/electromagnetic analysis attacks, which extract secret keys from cryptographic modules by analyzing waveforms of currents, voltage or electromagnetic field. The attacks assume that the waveforms should contain the information leakage in some way. However, there are few studies discussing about "mechanisms" of the information leakage via electromagnetic field. In this paper, we will give the leakage model caused by common-mode currents, which are one of dominant factors of radiation. If the common-mode currents contain the secret information, it might be possible to obtain the information from far field. In order to verify the leakage model, we implement cryptographic hardware on an FPGA board, and reveal the secret information from common-mode currents measured by using EMC measurement techniques.

  160. RSA暗号プロセッサのFPGA実装に対する平文選択型SPAの評価 査読有り

    宮本篤志, 本間尚文, 青木孝文, 佐藤証

    電子情報通信学会論文誌D J92-D (12) 2168-2180 2009年12月1日

    出版者・発行元:一般社団法人電子情報通信学会

    ISSN:1880-4535

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    本論文では,FPGA上に実装されたRSA暗号プロセッサに対する単純電力解析(SPA:Simple Power Analysis)の実験評価について述べる.SPAは,暗号モジュールから得られた消費電力波形を解析し,秘密情報を推定する攻撃法である.これまでに,様々な特定入力を利用した平文選択型SPAが提案されており,その脅威が指摘されている.しかしながら,それら攻撃アルゴリズムは理論的な考察にとどまっており,実波形に基づく実験的な議論はほとんどなされていない.消費電力波形は回路アーキテクチャやデバイスに大きく依存するため,想定される実装に応じた検証が不可欠である.本論文では,以上の観点から,FPGA上に演算アルゴリズムや回路構造の異なる4種類のRSA暗号プロセッサを実装し,平文選択型SPAの有効性を評価した.また,同等のプロセスで実装されたASICへの攻撃も併せて実施した.これらの評価実験を通して,アルゴリズム,アーキテクチャ,デバイスの違いによる平文選択型SPAの可否を考察する.

  161. ハッシュ関数Whirlpoolの高スケーラブル回路アーキテクチャ 査読有り

    菅原健, 本間尚文, 青木孝文, 佐藤証

    情報処理学会論文誌 50 (11) 2618-2632 2009年11月1日

    出版者・発行元:情報処理学会

    ISSN:1882-7837

  162. Side Channel Attack to Magnetic Near Field of Cryptographic LSI and Its Protection by Magnetic Thin Film 査読有り

    Masahiro Yamaguchi, Hideki, Toriduka, Shoichi Kobayashi, Takeshi Sugawara, Naofumi Homma, Akashi Satoh, Takafumi Aoki

    Soft Magnetic Materials (19) A3-11 2009年9月

  163. An Analysis of Information Leakage from a Cryptographic Hardware via Common-Mode Current 査読有り

    Yu-ichi Hayashi, Takeshi Sugawara, Yoshiki Kayano, Naofumi Homma, Takaaki Mizuki, Akashi Satoh, Takafumi Aoki, Shigeki Minegishi, Hideaki Sone, Hiroshi Inoue

    Proceedings of the 2009 International Symposium on Electromagnetic Compatibility 17-20 2009年7月

  164. Spectrum Analysis on Cryptographic Modules to Counteract Side-Channel Attacks 査読有り

    Takeshi Sugawara, Yu-ichi Hayashi, Naofumi Homma, Takaaki Mizuki, Takafumi Aoki, Hideaki Sone, Akashi Satoh

    Proceedings of the 2009 International Symposium on Electromagnetic Compatibility 21-24 2009年7月

  165. オンチップ集積化マイクロ磁界プローブを用いた暗号LSIの近傍磁界計測(放送/一般)

    鳥塚 英樹, 山口 正洋, 菅原 健, 本間 尚文, 佐藤 証, 青木 孝文

    映像情報メディア学会技術報告 33 37-42 2009年

    出版者・発行元:一般社団法人 映像情報メディア学会

    DOI: 10.11485/itetr.33.15.0_37  

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    暗号モジュールからの漏洩電磁波や消費電力を利用し,暗号解読を行うサイドチャネル攻撃の危険性が指摘されている.本研究では,チップ試作サービスを利用して試作した,シールディドループ型オンチップマイクロ磁界プローブを用いて暗号LSIの近傍磁界を測定した.その結果,暗号LSI内部の高周波電流分布を分布図として示すことができた.また差分電磁波解析により,暗号鍵の推定を行ったところ,暗号コア上において,暗号鍵推定の収束が早く,脆弱性が見られることがわかった.その対策として,暗号LSI上に磁性膜を載せることで近傍磁界強度を抑制することができることが確認された.

  166. Compact ASIC Architectures for the 512-Bit Hash Function Whirlpool 査読有り

    Takeshi Sugawara, Naofumi Homma, Takafumi Aoki, Akashi Satoh

    INFORMATION SECURITY APPLICATIONS 5379 (5379) 28-+ 2009年

    出版者・発行元:SPRINGER-VERLAG BERLIN

    DOI: 10.1007/978-3-642-00306-6_3  

    ISSN:0302-9743

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    Compact hardware architectures are proposed for the ISO/IEC 10118-3 standard hash function Whirlpool. In order to reduce the circuit area, the 512-bit function block p[k] for the main datapath is divided into smaller sub-blocks with 256-, 128-. or 64-bit buses, and the sub-blocks are used iteratively. Six architectures are designed by combining the three different datapath widths and two data scheduling techniques: interleave and pipeline. The six architectures in conjunction with three different types of S-box were synthesized using a 90-nm CMOS standard cell library, with two optimization options: size and speed. A total of 18 implementations were obtained, and their performances were compared with conventional designs using the same standard cell library. The highest hardware efficiency (defined by throughput per gate) of 372.3 Kbps/gate was achieved by the proposed pipeline architecture with the 256-bit datapath optimized for speed. The interleaved architecture with the 64-bit datapath optimized for size showed the smallest size of 13.6 Kgates, which requires only 46% of the resources of the conventional compact architecture.

  167. Systematic Approach to Designing Multiple-Valued Arithmetic Circuits Based on Arithmetic Description Language 査読有り

    Naofumi Homma, Yuki Watanabe, Katsuhiko Degawa, Takafumi Aoki, Tatsuo Higuchi

    JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING 15 (4) 329-340 2009年

    出版者・発行元:OLD CITY PUBLISHING INC

    ISSN:1542-3980

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    This paper proposes a high-level design method of multiple-valued arithmetic circuits. The proposed method uses a cell-based approach with a dedicated hardware description language called ARITH. By using ARITH, we can describe and verify any binary/multiple-valued arithmetic circuits in a formal manner. The ARITH description can be transformed into a technology-dependent netlist in binary/multiple-valued fused logic. The process of transforming the netlist into a physical layout pattern is automatically performed by an off-the-shelf place-and-route tool. In this paper, we present a specific cell library containing a multiple-valued signed-digit adder and its related circuits with a 0.35 mu m CMOS technology, and demonstrate that the proposed method can synthesize a 32 x 32-bit parallel multiplier in multiple-valued current-mode logic from an ARITH description.

  168. Multiple-Valued Constant-Power Adder for Cryptographic Processors 査読有り

    Yuichi Baba, Atsushi Miyamoto, Naofumi Homma, Takafumi Aoki

    ISMVL: 2009 39TH IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC 239-244 2009年

    出版者・発行元:IEEE

    DOI: 10.1109/ISMVL.2009.9  

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    This paper presents the design of a multiple-valued adder for tamper-resistant cryptographic processors. The proposed adder is implemented in Multiple-Valued Current-Mode Logic (MV-CML). The important feature of MV-CML is that the power consumption can be constant regardless of the input values, which makes it possible to prevent power analysis attacks using dependencies between power consumption and intermediate values or operations of the executed cryptographic algorithms. In this paper we present a multiple-valued constant-power adder based on the binary Positive-Digit (PD) number system and its application to RSA processors. The power characteristic of the proposed adder is evaluated with HSPICE simulation using 90nm process technology. The proposed design can achieve constant power consumption with low performance overhead in comparison with the conventional binary, design.

  169. Evaluation of Simple/Comparative Power Analysis against an RSA ASIC Implementation 査読有り

    Atsushi Miyamoto, Naofumi Homma, Takafumi Aoki, Akashi Satoh

    ISCAS: 2009 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOLS 1-5 2918-+ 2009年

    出版者・発行元:IEEE

    DOI: 10.1109/ISCAS.2009.5118413  

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    Simple Power Analysis attacks with chosen-message techniques were applied to an RSA processor implemented with standard CMOS technology on ASIC, and the different characteristics of power waveforms caused by two types of implementation (ASIC and FPGA) were investigated in detail. We also applied Comparative Power Analysis an advanced power analysis attack in which a pair of input data was used to enhance the waveform pattern for modular exponentiation. The power dissipation of modular squaring in the difference waveform was greatly reduced when compared to modular multiplication, allowing all of the secret key bits to be successfully revealed.

  170. Differential Power Analysis of AES ASIC Implementations with Various S-box Circuits 査読有り

    Takeshi Sugawara, Naofumi Homma, Takafumi Aoki, Akashi Satoh

    2009 EUROPEAN CONFERENCE ON CIRCUIT THEORY AND DESIGN, VOLS 1 AND 2 395-+ 2009年

    出版者・発行元:IEEE

    DOI: 10.1109/ECCTD.2009.5275004  

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    Differential Power Analysis experiments are conducted on various ASIC implementations of AES with different S-box architectures: (i) an inverter over Galois Field GF(((2(2))(2))(2)), (ii) table, (iii) PPRM (Positive Polarity Reed-Muller forms), and (iv) 3-stage PPRM. Dedicated ASIC is developed and its power is measured on the standard evaluation board SASEBO-R. The results show that the S-box implementations have a significant impact on DPA resistance. The results are also compared with that of FPGA implementations to investigate the difference between the platforms.

  171. Development of Side-Channel Attack Standard Evaluation Environment 査読有り

    Toshihiro Katashita, Akashi Satoh, Takeshi Sugawara, Naofumi Homma, Takafumi Aoki

    2009 EUROPEAN CONFERENCE ON CIRCUIT THEORY AND DESIGN, VOLS 1 AND 2 403-+ 2009年

    出版者・発行元:IEEE

    DOI: 10.1109/ECCTD.2009.5275001  

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    An experimental FPGA board SASEBO-GII has been developed as a standard platform for advanced research on side-channel attacks and countermeasures. The hoard is equipped with a new FPGA device, Virtex-5 LX30/50, which provides large logic capacity and dynamic partial reconfiguration. Configuration data can he transferred from a host PC to the FPGA through a USB interface without using a JTAG cable. The USB port can also supply power for operation to the board. Even with these additional functionalities, the size of SASEBO-GII is 1/3 that of the previous board, SASEBO-G. The compactness and circuit design reduce noise that disrupts side-channel analysis. In the paper, the advantages of SASEBO-GII are demonstrated through various AES implementations and CPA experiments.

  172. Mechanism behind Information Leakage in Electromagnetic Analysis of Cryptographic Modules 査読有り

    Takeshi Sugawara, Yu-ichi Hayashi, Naofumi Homma, Takaaki Mizuki, Takafumi Aoki, Hideaki Sone, Akashi Satoh

    INFORMATION SECURITY APPLICATIONS 5932 (5932) 66-+ 2009年

    出版者・発行元:SPRINGER-VERLAG BERLIN

    DOI: 10.1007/978-3-642-10838-9_6  

    ISSN:0302-9743

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    This paper presents radiation mechanism behind Electromagnetic Analysis (EMA) from remote locations. It has been widely known that electromagnetic radiation from a cryptographic chip could be exploited to conduct side-channel attacks, yet the mechanism behind the radiation has not been intensively studied. In this paper, the mechanism is explained from the view point of Electromagnetic Compatibility (EMC): electric fluctuation released from a cryptographic chip can conduct to peripheral circuits based on ground bounce, resulting in radiation. We demonstrate the consequence of the mechanism through experiments. For this purpose, Simple Electromagnetic Analysis (SEMA) and Differential Electromagnetic Analysis (DEMA) are conducted on FPGA implementations of RSA and AES, respectively. In the experiments, radiation from power and communication cables attached to the FPGA platform is measured. The result indicates, the information leakage can extend beyond security boundaries through such cables, even if the module implements countermeasures against invasive attacks to deny access at its boundary. We conclude that the proposed mechanism can be used to predict circuit components that cause information leakage. We also discuss advanced attacks and noise suppression technologies as countermeasures.

  173. A Systematic Approach for Designing Redundant Arithmetic Adders Based on Counter Tree Diagrams 査読有り

    Naofumi Homma, Takafumi Aoki, Tatsuo Higuchi

    IEEE TRANSACTIONS ON COMPUTERS 57 (12) 1633-1646 2008年12月

    出版者・発行元:IEEE COMPUTER SOC

    DOI: 10.1109/TC.2008.106  

    ISSN:0018-9340

    eISSN:1557-9956

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    This paper introduces a systematic approach to designing high-performance parallel adders based on Counter Tree Diagrams (CTDs). By using CTDs, we can describe addition algorithms at various levels of abstraction. A high-level CTD represents a network of coarse-grained components associated with word-level operands, whereas a low-level CTD represents a network of primitive components that can be directly mapped onto physical devices. The level of abstraction in circuit representation can be changed by decomposition of CTDs. We can derive possible variations of adder structures by decomposing a high-level CTD into low-level CTDs in a formal manner. In this paper, we focus on an application of CTDs to the design of redundant arithmetic adders with limited carry propagation. For any redundant number representation, we can obtain the optimal adder structure by trying every possible CTD decomposition and CTD variable encoding. The potential of the proposed approach is demonstrated through an experimental synthesis of Redundant-Binary (RB) adders with CMOS standard cell libraries. We can successfully obtain RB adders that achieve an about 30-40 percent improvement in terms of power-delay product compared with conventional designs.

  174. Power analysis of RSA processors with high-radix Montgomery multipliers 査読有り

    Naofumi Homma, Atsushi Miyamoto, Takafumi Aoki, Akashi Satoh

    Proceedings of 17th International Workshop on Post-Binary ULSI Systems 21-24 2008年5月21日

  175. Arithmetic module generator with algorithm optimization capability 査読有り

    Yuki Watanabe, Naofumi Homma, Takafumi Aoki, Tatsuo Higuchi

    Proceedings - IEEE International Symposium on Circuits and Systems 1796-1799 2008年

    DOI: 10.1109/ISCAS.2008.4541788  

    ISSN:0271-4310

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    This paper presents an arithmetic module generator based on an arithmetic description language called ARITH. The use of ARITH makes it possible to describe a wide variety of arithmetic algorithms in a unified manner. The ARITH descriptions are formally verified in the generator even if the arithmetic algorithms include unconventional number systems for operands or internal variables. The proposed generator also optimizes arithmetic algorithms by using performance profiles derived from the previous generation. From these features, we can obtain high-performance arithmetic modules whose functions are completely verified at the algorithm level. In this paper, we demonstrate that the optimal prefix adders improved the performance of generated arithmetic modules such as multipliers in comparison with the standard prefix adders. ©2008 IEEE.

  176. High-performance ASIC implementations of the 128-bit block cipher CLEFIA 査読有り

    Takeshi Sugawara, Naofumi Homma, Takafumi Aoki, Akashi Satoh

    Proceedings - IEEE International Symposium on Circuits and Systems 2925-2928 2008年

    DOI: 10.1109/ISCAS.2008.4542070  

    ISSN:0271-4310

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    In the present paper, we introduce high-performance hardware architectures for the 128-bit block cipher CLEFIA and evaluate their ASIC performances in comparison with the ISO/IEC 18033-3 standard block ciphers (AES, Camellia, SEED, CAST-128, MISTY1, and TDEA). We designed five types of hardware architectures for CLEFIA, combining two loop structures and three F-functions. These designs were synthesized with a 90-nm CMOS standard cell library, and size and speed performances were evaluated. The highest hardware efficiency (defined as throughput/gates) obtained was 400.96 Kbps/gates, which is 1.5 times higher than previously achieved efficiencies. ©2008 IEEE.

  177. Enhanced power analysis attack using chosen message against RSA hardware implementations 査読有り

    Atsushi Miyamoto, Naofumi Homma, Takafumi Aoki, Akashi Satoh

    Proceedings - IEEE International Symposium on Circuits and Systems 3282-3285 2008年

    DOI: 10.1109/ISCAS.2008.4542159  

    ISSN:0271-4310

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    SPA (Simple Power Analysis) attacks against RSA cryptosystems are enhanced by using chosen-message scenarios. One of the most powerful chosen-message SPA attacks was proposed by Yen et. al. in 2005, which can be applied to various algorithms and architectures, and can defeat the most popular SPA countermeasure using dummy multiplication. Special input values of 1 and a pair of -X and X can be used to identify squaring operations performed depending on key bit stream. However, no experimental result on actual implementation was reported. In this paper, we implemented some RSA processors on an FPGA platform and demonstrated that Yen's attack with a signal filtering technique clearly reveal the secret key information in the actual power waveforms. ©2008 IEEE.

  178. A high-resolution phase-based waveform matching and its application to side-channel attacks 査読有り

    Naofumi Homma, Sei Nagashima, Takeshi Sugawara, Takafumi Aoki, Akashi Satoh

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E91A (1) 193-202 2008年1月

    出版者・発行元:IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI: 10.1093/ietfec/e9l-a.1.193  

    ISSN:0916-8508

    eISSN:1745-1337

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    This paper presents an enhanced side-channel attack using a phase-based waveform matching technique. Conventionally, side-channel attacks such as Simple Power Analysis (SPA) and Differential Power Analysis (DPA) capture signal waveforms (e.g., power traces) with a trigger signal or a system clock, and use a statistical analysis of the waveforms to reduce noise and to retrieve secret information. However, the waveform data often includes displacement errors, and this degrades the accuracy of the statistical analysis. The use of a Phase-Only Correlation (POC) technique makes it possible to estimate the displacements between the signal waveforms with higher resolution than the sampling resolution. The accuracy of side-channel attacks can be enhanced using the POC-based matching method. Also, a popular DPA countermeasure of creating distorted waveforms with random delays can be defeated by our method. In this paper, we demonstrate the advantages of the proposed method in comparison with conventional approaches of experimental DPA and Differential ElectroMagnetic Analysis (DEMA) against DES software and hardware implementations.

  179. Arithmetic module generator with algorithm optimization capability 査読有り

    Yuki Watanabe, Naofumi Homma, Takafumi Aoki, Tatsuo Higuchi

    PROCEEDINGS OF 2008 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOLS 1-10 1796-+ 2008年

    出版者・発行元:IEEE

    DOI: 10.1109/ISCAS.2008.4541788  

    ISSN:0271-4302

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    This paper presents an arithmetic module generator based on an arithmetic description language called ARITH. The use of ARITH makes it possible to describe a wide variety of arithmetic algorithms in a unified manner. The ARITH descriptions are formally verified in the generator even if the arithmetic algorithms include unconventional number systems for operands or internal variables. The proposed generator also optimizes arithmetic algorithms by using performance profiles derived from the previous generation. From these features, we can obtain high-performance arithmetic modules whose functions are completely verified at the algorithm level. In this paper, we demonstrate that the optimal prefix adders improved the performance of generated arithmetic modules such as multipliers in comparison with the standard prefix adders.

  180. High-performance ASIC implementations of the 128-bit block cipher CLEFIA 査読有り

    Takeshi Sugawara, Naofumi Homma, Takafumi Aoki, Akashi Satoh

    PROCEEDINGS OF 2008 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOLS 1-10 2925-+ 2008年

    出版者・発行元:IEEE

    DOI: 10.1109/ISCAS.2008.4542070  

    ISSN:0271-4302

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    In the present paper, we introduce high-performance hardware architectures for the 128-bit block cipher CLEFIA and evaluate their ASIC performances in comparison with the ISO/IEC 18033-3 standard block ciphers (AES, Camellia, SEED, CAST-128, MISTY1, and TDEA). We designed five types of hardware architectures for CLEFIA, combining two loop structures and three F-functions. These designs were synthesized with a 90-nm CMOS standard cell library, and size and speed performances were evaluated. The highest hardware efficiency (defined as throughput/gates) obtained was 400.96 Kbps/gates, which is 1.5 times higher than previously achieved efficiencies.

  181. Enhanced power analysis attack using chosen message against RSA hardware implementations 査読有り

    Atsushi Miyamoto, Naofumi Homma, Takafumi Aoki, Akashi Satoh

    PROCEEDINGS OF 2008 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOLS 1-10 3282-+ 2008年

    出版者・発行元:IEEE

    DOI: 10.1109/ISCAS.2008.4542159  

    ISSN:0271-4302

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    SPA (Simple Power Analysis) attacks against RSA cryptosystems are enhanced by using chosen-message scenarios. One of the most powerful chosen-message SPA attacks was proposed by Yen et. al. in 2005, which can be applied to various algorithms and architectures, and can defeat the most popular SPA countermeasure using dummy multiplication. Special input values of -1 and a pair of -X and X can be used to identify squaring operations performed depending on key bit stream. However, no experimental result on actual implementation was reported. In this paper, we implemented some RSA processors on an FPGA platform and demonstrated that Yen's attack with a signal filtering technique clearly reveal the secret key information in the actual power waveforms.

  182. High-level design of multiple-valued arithmetic circuits based on arithmetic description language 査読有り

    Yuki Watanabe, Naofumi Homma, Katsuhiko Degawa, Takafumi Aoki, Tatsuo Higuchi

    Proceedings of The International Symposium on Multiple-Valued Logic (31) 112-117 2008年

    DOI: 10.1109/ISMVL.2008.39  

    ISSN:0195-623X

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    This paper proposes a high-level design method of multiple-valued arithmetic circuits. The proposed method uses a cell-based approach with a dedicated hardware description language called ARITH. By using ARITH, we can describe and verify any binary/multiple-valued arithmetic circuits in a formal manner. The ARITH description can be transformed into a technology-dependent netlist in binary/multiple-valued fused logic. The process of transforming the netlist into a physical layout pattern is automatically performed by an off-the-shelf place-and-route tool. In this paper, we present a specific cell library containing a multiple-valued signed-digit adder and its related circuits with a 0.35μm CMOS technology, and demonstrate that the proposed method can synthesize a 32x32-bit parallel multiplier in multiple-valued current-mode logic from an ARITH description. © 2008 IEEE.

  183. Collision-based power analysis of modular exponentiation using chosen-message Pairs 査読有り

    Naofumi Homma, Atsushi Miyamoto, Takafumi Aoki, Akashi Satoh, Adi Shamir

    CRYPTOGRAPHIC HARDWARE AND EMBEDDED SYSTEMS - CHES 2008, PROCEEDINGS 5154 (5154) 15-+ 2008年

    出版者・発行元:SPRINGER-VERLAG BERLIN

    DOI: 10.1007/978-3-540-85053-3_2  

    ISSN:0302-9743

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    This paper proposes new chosen-message power-analysis attacks against, public-key cryptosystems based on modular exponentiation, Which use Specific input I)airs to generate collisions between squaring operations at different locations in the two power traces. Unlike previous attacks of this kind, the new attacks can be applied to all the standard implementations of the exponentiation process: binary (left-to-right and right-to-left), m-ary, and sliding window methods. The SPA countermeasure of inserting dummy multiplications can also be defeated (in some cases) by using the proposed attacks. The effectiveness of the attacks is demonstrated by actual experiments with hardware and software implementations of RSA on an FPGA and the PowerPC processor, respectively. In addition to the new collision generation methods, a high-accuracy waveform matching technique is introduced to detect the collisions even when the recorded signals are noisy and the clock has sonic jitter.

  184. High-performance concurrent error detection scheme for AES hardware 査読有り

    Akashi Satoh, Takeshi Sugawara, Naofumi Homma, Takafumi Aoki

    CRYPTOGRAPHIC HARDWARE AND EMBEDDED SYSTEMS - CHES 2008, PROCEEDINGS 5154 (5154) 100-+ 2008年

    出版者・発行元:SPRINGER-VERLAG BERLIN

    DOI: 10.1007/978-3-540-85053-3_7  

    ISSN:0302-9743

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    This paper proposes an efficient, concurrent error detection scheme for hardware implementation of the block cipher AES. The proposed scheme does not require in additional arithmetic unit, but simply divides the round function block into two sub-blocks and uses the sub-blocks alternately for encryption (or decryption) and error detection. The number of clock cycles is doubled, but the maximum operating frequency is increased owing to the shortened critical path of the sub-block. Therefore, the proposed scheme has a limited impact on hardware performance with respect to size and speed. AES hardware with the proposed scheme was designed and synthesized using a 90-nm CMOS standard cell library with size and speed optimization options. The compact and high-speed implementations achieved performances of 2.21. Gbps @ 16.1 Kgates and 3.21 Gbps @ 24.1 Kgates, respectively. fit contrast, the performances of AES hardware without error detection were 1.66 Gbps @ 12.9 Kgates for the compact version and 4.22 Gbps @ 30.7 Kgates for the high-speed version. There is only a slight difference between the performances with and without error detection. The performance overhead caused by the error detection is evaluated at the optimal balance between size and speed and was estimated to be 14.5% at maximum. Conversely, the AES hardware with the proposed scheme had better performance in some cases. If pipeline operation is allowed, as in the CTR mode, throughputs can easily be boosted by further dividing the sub-blocks. Although the proposed error detection scheme was applied to AES in the present study, it can also be applied to other algorithms efficiently.

  185. CHOSEN-MESSAGE SPA ATTACKS AGAINST FPGA-BASED RSA HARDWARE IMPLEMENTATIONS 査読有り

    Atsushi Miyamoto, Naofumi Homma, Takafumi Aoki, Akashi Satoh

    2008 INTERNATIONAL CONFERENCE ON FIELD PROGRAMMABLE AND LOGIC APPLICATIONS, VOLS 1 AND 2 35-+ 2008年

    出版者・発行元:IEEE

    DOI: 10.1109/FPL.2008.4629904  

    ISSN:1946-1488

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    This paper presents SPA (Simple Power Analysis) attacks against public-key cryptosystems implemented on an FPGA platform. The SPA attack investigates a power waveform generated by a cryptographic module, and reveals a secret key in the module. We focus on chosen-message SPA attacks, which enhances the differences of operating waveforms between multiplication and squaring correlated to the secret key by using the input of particular messages. In particular, Yen showed a unique SPA attack against RSA cryptosystem, but no verification experiment using actual software or hardware was performed. In this paper, we implemented four-types of RSA processors on an FPGA platform in combination with two variants of the Montgomery multiplication algorithm and two different types of multipliers for SPA attacks experiments. Then we demonstrated effectiveness of various chosen-message attacks as well as Yen's method, and investigated the characteristics of the attacks depending on the hardware architectures.

  186. Systematic design of high-radix Montgomery multipliers for RSA processors 査読有り

    Atsushi Miyamoto, Naofumi Homma, Takafumi Aoki, Akashi Satoh

    2008 IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN 416-+ 2008年

    出版者・発行元:IEEE

    DOI: 10.1109/ICCD.2008.4751894  

    ISSN:1063-6404

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    The present paper proposes a systematic design approach to provide the optimal high-radix Montgomery multipliers for an RSA processor satisfying user requirements. We introduces three multiplier-based architectures using different intermediate-data forms ((i) single form, (ii) semi carry-save form, and (iii) carry-save form), and combined them with a wide variety of arithmetic components. Their radices are also parameterized from 2(8) to 2(64). A total of 202 designs for 1,024-bit RSA processors were obtained for each radix, and were synthesized using a 90-nm CMOS standard cell library. The smallest design of 0.9 Kgates with 137.8 ms/RSA to the fastest design of 1.8 ms/RSA at 74.7 Kgates were then obtained. In addition, the optimal design to meet the user requirements can be easily obtained from all the combinations. In addition to choosing the datapath architecture, the arithmetic component, and the radix parameters, the proposed systematic approach can also adopt other process technologies.

  187. Enhanced Correlation Power Analysis using key screening technique 査読有り

    Toshihiro Katashita, Akashi Satoh, Takeshi Sugawara, Naofumi Homma, Takafumi Aoki

    Proceedings - 2008 International Conference on Reconfigurable Computing and FPGAs, ReConFig 2008 403-408 2008年

    DOI: 10.1109/ReConFig.2008.16  

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    An enhanced CPA (Correlation Power Analysis) attack which screens key candidates using correlation levels and ranking is proposed in this paper. An AES circuis is implemented on a Xilinx® FPGA on SASEBO (Side-channel Attack Standard Evaluation Board) specifically designed for side-channel attack experiments, and the proposed attack is performed and compared to the standard CPA. As a result, the key screening technique successfully reduces the calculation time for handing 5,000 power traces by 26%. In addition to the accelerated computation, the accuracy of the key estimation is also improved. © 2008 IEEE.

  188. Formal representation and verification of arithmetic circuits using symbolic computer algebra 査読有り

    Yuki Watanabe, Naofumi Homma, Takafumi Aoki, Tatsuo Higuchi

    Proceedings of the 14th Workshop on Synthesis And System Integration of Mixed Information technologies 461-468 2007年10月

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    The Best Paper Award(最優秀論文賞)受賞

  189. ASIC performance comparison for the ISO standard block ciphers 査読有り

    Takeshi Sugawara, Naofumi Homma, Takafumi Aoki, Akashi Satoh

    Proceedings of the 2nd Joint Workshop on Information Security 485-498 2007年8月

  190. Synthesis of current mirrors based on evolutionary graph generation with transmigration capability 査読有り

    Masanori Natsui, Yoshiaki Tadokoro, Naofumi Homma, Takafumi Aoki, Tatsuo Higuchi

    IEICE ELECTRONICS EXPRESS 4 (3) 88-93 2007年2月

    出版者・発行元:IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI: 10.1587/elex.4.88  

    ISSN:1349-2543

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    This paper presents a novel graph-based evolutionary optimization technique called Evolutionary Graph Generation (EGG), and its application to the transistor-level design of analog circuits. The evolution process of EGG can be accelerated by a simple operation, called "transmigration", which is to import previously generated solutions for creating advanced solutions. In this paper, we demonstrate the potential of EGG with transmigration capability through an experimental synthesis of current mirror circuits.

  191. Algorithm-level optimization of multiple-valued arithmetic circuits using counter tree diagrams 査読有り

    Naofumi Homma, Katsuhiko Degawa, Takafumi Aoki, Tatsuo Higuchi

    Proceedings of The International Symposium on Multiple-Valued Logic (31) 1-8 2007年

    DOI: 10.1109/ISMVL.2007.6  

    ISSN:0195-623X

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    This paper presents a novel approach to designing multiple-valued arithmetic circuits based on a unified representation of addition algorithms called Counter Tree Diagrams (CTDs). By using CTDs, we can derive possible variations of addition algorithms in a systematic way without using specific knowledge about underlying arithmetic fundamentals. For any weighted number system, we can design the optimal adder structure by trying every possible CTD representation. In this paper, the potential of the CTD-based method is demonstrated through an experimental design of the Redundant-Binary (RB) adder in multiple-valued current-mode logic. We successfully obtained the RB adder that achieves about 32-57% higher performance in terms of power-delay product compared with the conventional designs. © 2007 IEEE.

  192. DPA using phase-based waveform matching against random-delay countermeasure 査読有り

    Sei Nagashima, Naofumi Homma, Yuichi Imai, Takafumi Aoki, Akashi Satcht

    2007 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOLS 1-11 1807-+ 2007年

    出版者・発行元:IEEE

    ISSN:0271-4302

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    We propose Differential Power Analysis (DPA) with a phase-based waveform matching technique. Conventionally, a trigger signal and a system clock are used to capture the waveform traces, but the signals always contain jitter-related deviations, and this degrades the accuracy of the statistical analysis. Our method can adjust for this timing deviation with a higher resolution than the sampling rate by post-processing on the measured waveforms. Therefore, no modification of the measuring equipment is required. Our method can also defeat DPA countermeasures creating distorted waveforms with random delays or dummy cycles. We implemented Data Encryption Standard (DES) software with and without the countermeasure on a Z80 microprocessor, and demonstrated the advantages of our method in comparison with a conventional attack.

  193. SPA against an FPGA-based RSA implementation with a high-radix montgomery multiplier 査読有り

    Atsushi Miyamoto, Naofumi Homma, Takafumi Aoki, Akashi Satoht

    2007 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOLS 1-11 1847-+ 2007年

    出版者・発行元:IEEE

    ISSN:0271-4302

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    Simple Power Analysis (SPA) was applied to an RSA processor with a high-radix Montgomery multiplier on an FPGA platform, and the different characteristics of power waveforms caused by two types of multiplier (built-in and custom) were investigated in detail. We also applied an active attack where input data was set to a specific pattern to control the modular multiplication. The power dissipation for the multiplication was greatly reduced in comparison with modular squaring, resulting in success in revealing all of the secret key bits.

  194. A high-performance ASIC implementation of the 64-bit block cipher CAST-128 査読有り

    Takeshi Sugawara, Naofumi Homma, Takafumi Aoki, Akashi Satoh

    2007 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOLS 1-11 1859-+ 2007年

    出版者・発行元:IEEE

    ISSN:0271-4302

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    We propose a compact hardware architecture for the 64-bit block cipher CAST-128, which is one of the ISO/IEC 18033-3 standard algorithms. Part of the complexity of CAST-128 is its use of various S-boxes in various sequences, and three types of f-function are switched depending on the round numbers. Therefore a large amount of hardware resources are required for a straight-forward implementation. In order to create compact CAST-128 hardware, we minimized the number of S-box components, and merged the three f-functions into one arithmetic component. The CAST-128 hardware based on the proposed architecture was synthesized using 0.13-mu m and 0.18-mu m CMOS standard cell libraries and small, practical circuits of 26.4 similar to 39.5 Kgates and 189.9 similar to 614.7 Mbps were obtained.

  195. Application of Symbolic Computer Algebra to Arithmetic Circuit Verification 査読有り

    Yuki Watanabe, Naofumi Homma, Takafumi Aoki, Tatsuo Higuchi

    2007 IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, VOLS, 1 AND 2 25-+ 2007年

    出版者・発行元:IEEE

    DOI: 10.1109/ICCD.2007.4601876  

    ISSN:1063-6404

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    This paper presents a formal approach to verify arithmetic circuits using symbolic computer algebra. Our method describes arithmetic circuits directly with high-level mathematical objects based on weighted number systems and arithmetic formulae. Such circuit description can be effectively verified by polynomial reduction techniques using Grobner Bases. In this paper we describe how the symbolic computer algebra can be used to describe and verify arithmetic circuits. The advantageous effects of the proposed approach are demonstrated through experimental verification of some arithmetic circuits such as multiply-accumulator and FIR filter The result shows that the proposed approach has a definite possibility of verifying practical arithmetic circuits where the conventional techniques failed.

  196. Design of multiple-valued arithmetic circuits using counter tree diagrams 査読有り

    Naofumi Homma, Katsuhiko Degawa, Takafumi Aoki, Tatsuo Higuchi

    JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING 13 (4-6) 487-502 2007年

    出版者・発行元:OLD CITY PUBLISHING INC

    ISSN:1542-3980

    eISSN:1542-3999

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    This paper presents a novel approach to designing multiple-valued arithmetic circuits based on a unified representation of addition algorithms called Counter Tree Diagrams (CTDs). By using CTDs, we can derive possible variations of addition algorithms in a systematic way without using specific knowledge about underlying arithmetic fundamentals. For any weighted number system, we can design the optimal adder structure by trying every possible CTD representation. In this paper, the potential of the CTD-based method is demonstrated through an experimental design of the Redundant-Binary (RB) adder in multiple-valued current-mode logic. We successfully obtained the RB adder that achieves about 27-57% higher performance in terms of power-delay product compared with the conventional designs.

  197. Formal design of arithmetic circuits based on arithmetic description language 査読有り

    Naofumi Homma, Yuki Watanabe, Takafumi Aoki, Tatsuo Higuchi

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E89A (12) 3500-3509 2006年12月

    出版者・発行元:IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI: 10.1093/ietfec/e89-a.12.3500  

    ISSN:1745-1337

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    This paper presents a formal design of arithmetic circuits using an arithmetic description language called ARITH. The key idea in ARITH is to describe arithmetic algorithms directly with high-level mathematical objects (i.e., number representation systems and arithmetic operations/formulae). Using ARITH, we can provide formal description of arithmetic algorithms including those using unconventional number systems. In addition, the described arithmetic algorithms can be formally verified by equivalence checking with formula manipulations. The verified ARITH descriptions are easily translated into the equivalent HDL descriptions. In this paper, we also present an application of ARITH to an arithmetic module generator, which supports a variety of hardware algorithms for 2-operand adders, multi-operand adders, multipliers, constant-coefficient multipliers and multiply accumulators. The language processing system of ARITH incorporated in the generator verifies the correctness of ARITH descriptions in a formal method. As a result, we can obtain highly-reliable arithmetic modules whose functions are completely verified at the algorithm level.

  198. Systematic interpretation of redundant arithmetic adders in binary and multiple-valued logic 査読有り

    Naofumi Homma, Takafumi Aoki, Tatsuo Higuchi

    IEICE TRANSACTIONS ON ELECTRONICS E89C (11) 1645-1654 2006年11月

    出版者・発行元:IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    DOI: 10.1093/ietele/e89-c.11.1645  

    ISSN:1745-1353

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    This paper presents an algorithm-level interpretation of fast adder structures in binary/multiple-valued logic. The key idea is to employ a unified representation of addition algorithms called Counter Tree Diagrams (CTDs). The use of CTDs makes it possible to describe and analyze addition algorithms at various levels of abstraction. A high-level CTD represents a network of coarse-grained components associated with multiple-valued logic devices, while a low-level CTD represents a network of primitive components directly mapped onto binary logic devices. The level of abstraction in circuit representation can be changed by decomposition of CTDs. We can derive possible variations of adder structures by decomposing a high-level CTD into low-level CTDs. This paper demonstrates the interpretation of redundant arithmetic adders based on CTDs. We first introduce an extension of CTDs to represent possible redundant arithmetic adders with limited carry propagation. Using the extended version of CTDs, we can classify the conventional adder structures including those using emerging devices into three types in a systematic way.

  199. Arithmetic module generator based on arithmetic description language 査読有り

    Yuki Watanabe, Naofumi Homma, Takafumi Aoki, Tatsuo Higuchi

    Proceedings of the 13th Synthesis And System Integration of Mixed Information technologies 153-160 2006年4月3日

  200. Algorithm-level interpretation of fast adder structures in binary and multiple-valued logic 査読有り

    Naofumi Homma, Takafumi Aoki, Tatsuo Higuchi

    ISMVL 2006: 36TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC 11-+ 2006年

    出版者・発行元:IEEE

    DOI: 10.1109/ISMVL.2006.10  

    ISSN:0195-623X

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    This paper presents an algorithm-level interpretation of fast adder structures in binary/multiple-valued logic. The key idea is to employ a unified representation of addition algorithms called Counter Tree Diagrams (CTDs). The use of CTDs makes it possible to represent various addition algorithms for any positional number system. In this paper, we introduce an extension of CTDs for representing possible fast addition algorithms with redundant number systems. Using the extended version of CTDs, we can classify the conventional fast adder structures including those using emerging multiple-valued logic devices into three types in a systematic way.

  201. High-resolution side-channel attack using phase-based waveform matching 査読有り

    Naofumi Homma, Sei Nagashima, Yuichi Imai, Takafumi Aoki, Akashi Satoh

    CRYPTOGRAPHIC HARDWARE AND EMBEDDED SYSTEMS - CHES 2006, PROCEEDINGS 4249 (4249) 187-200 2006年

    出版者・発行元:SPRINGER-VERLAG BERLIN

    ISSN:0302-9743

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    This paper describes high-resolution waveform matching based on a Phase-Only Correlation (POC) technique and its application for a side-channel attack. Such attacks, such as Simple Power Analysis (SPA) and Differential Power Analysis (DPA), use a statistical analysis of signal waveforms (e.g., power traces) to reduce noise and to retrieve secret information. However, the waveform data often includes displacement errors in the measurements. The use of phase components in the discrete Fourier transforms of the waveforms makes it possible to estimate the displacements between the signal waveforms with higher resolution than the sampling resolution. The accuracy of a side-channel attack can be enhanced using this high-resolution matching method. In this paper, we demonstrate the advantages of the POC-based method in comparison with conventional approaches through experimental DPA and Differential ElectroMagnetic Analysis (DEMA) against a DES software implementation on a Z80 processor.

  202. Formal design of decimal arithmetic circuits using arithmetic description language 査読有り

    Yuki Watanabe, Naofumi Homma, Takafumi Aoki, Tatsuo Higuchi

    2006 INTERNATIONAL SYMPOSIUM ON INTELLIGENT SIGNAL PROCESSING AND COMMUNICATIONS, VOLS 1 AND 2 383-+ 2006年

    出版者・発行元:IEEE

    DOI: 10.1109/ISPACS.2006.364918  

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    This paper presents a formal design of decimal arithmetic circuits using an arithmetic description language called ARITH. The use of ARITH makes possible (i) formal description of arithmetic algorithms including those using unconventional number systems, (ii) formal verification of described arithmetic algorithms, and (iii) translation of arithmetic algorithms to the equivalent HDL descriptions. In this paper, we demonstrate the potential of ARITH through an experimental design of Binary Coded Decimal (BCD) arithmetic circuits.

  203. A multiplier module generator based on arithmetic description language 査読有り

    Naofumi Homma, Yuki Watanabe, Kazuya Ishida, Takafumi Aoki, Tatsuo Higuchi

    Proceedings of the IP Based SoC Design Conference & Exhibition 207-212 2005年12月

  204. A graph-based representation for analyzing fast addition algorithms 査読有り

    Naofumi Homma, Takafumi Aoki, Tatsuo Higuchi

    Proceedings of the 7th International Symposium on Representations and Methodology of Future Computing Technologies 52-57 2005年9月

  205. Design of multiple-valued logic circuits using graph-based evolutionary synthesis 査読有り

    M Natsui, N Homma, T Aoki, T Higuchi

    JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING 11 (5-6) 519-544 2005年

    出版者・発行元:OLD CITY PUBLISHING INC

    ISSN:1542-3980

    eISSN:1542-3999

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    This paper presents an efficient graph-based evolutionary optimization technique, called Evolutionary Graph Generation (EGG), for automated circuit synthesis. An important feature of EGG is its capability to optimize general graph structures directly instead of encoding the structures into indirect representations, such as bit strings and trees. The EGG system can be applied to various circuit optimization problems at different levels of abstraction. In this paper, we demonstrate the potential capability of EGG in designing multiple-valued logic circuits with different levels of abstraction. In general, the practical design of multiple-valued logic circuits can be divided into (i) the gate-level logic design using primitive logic gates whose functions are defined by logical expressions and (ii) the transistor-level precise circuit design of each primitive logic gate realizing analog transfer characteristics. Design examples discussed in this paper include (i) the gate-level design of multiple-valued current-mode logic circuits for redundant arithmetic and (ii) the transistor-level design of high-performance current mirrors to be used as basic components in current-mode logic.

  206. Topology-Oriented Design of Current Mirrors Using Evolutionary Graph Generation System 査読有り

    Masanori Natsui, Naofumi Homma, Takafumi Aoki, Tatsuo Higuchi

    Proceedings of the 12th Synthesis And System Integration of Mixed Information technologies 78-84 2004年10月

  207. Arithmetic Description Language and Its Application to Parallel Multiplier Design 査読有り

    Naofumi Homma, Kazuya Ishida, Takafumi Aoki, Tatsuo Higuchi

    Proceedings of the 12th Synthesis And System Integration of Mixed Information technologies 319-326 2004年10月

  208. Counter Tree Diagrams for Redundant Adder Design 査読有り

    Naofumi Homma, Taihei Wakamatsu, Jun Sakiyama, Takafumi Aoki, Tatsuo Higuchi

    Proceedings of the 2004 International Technical Conference on Circuits/Systems, Computers and Communications 6C3L-2-1-6C3L-2-4 2004年7月

  209. Evolutionary Graph Generation System with Transmigration Capability and Its Application to Current Mirror Circuit Synthesis 査読有り

    Masanori Natsui, Naofumi Homma, Takafumi Aoki, Tatsuo Higuchi

    Proceedings of the 2004 International Technical Conference on Circuits/Systems, Computers and Communications 8A2L-3-1-8A2L-3-4 2004年7月

  210. Graph-Based Approach for Synthesizing Arithmetic Circuits 招待有り

    Naofumi Homma, Masanori Natsui, Takafumi Aoki, Tatsuo Higuchi

    Proceedings of 13th International Workshop on Post-Binary ULSI Systems 25 (32) 2004年5月

  211. Counter Tree Diagramに基づく冗長加算器の系統的設計手法 ― 冗長2進加算器設計の例 ― 査読有り

    本間尚文, 崎山淳, 若松泰平, 青木孝文, 樋口龍雄

    情報処理学会論文誌 45 (5) 1279-1288 2004年5月

    出版者・発行元:一般社団法人情報処理学会

    ISSN:1882-7764

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    Counter Tree Diagram (CTD )と呼ばれる高速加算アルゴリズムの統一的な表現法に基づく冗長加算器の設計手法を提案する.CTD に基づく設計手法の特徴は,算術演算アルゴリズムに関する特別な知識を用いることなく,桁上げ伝搬の制限された冗長加算アルゴリズムを系統的に導出することにある.設計者は,導出されたアルゴリズムを論理素子で実現することで,高性能な冗長加算器を設計できる.本稿では,例として桁上げ伝搬の制限された冗長2 進加算器を設計し,提案する設計手法の有効性を示す.This paper presents a design mothod of redundant adders based on a unified representation of fast addition algorithms called Counter Tree Diagrams (CTDs). An important feature of the CTD-based design is its capability to obtain possible constant-time addition algorithms in a systematic way without using specific knowledge about underlying arithmetic algorithms. We can derive high-performance redundant adders by mapping them onto physical logic de-vices. In this paper, we demonstrate the potential capability of CTD-based design through an experimental design of constant-time redundant-binary adders.

  212. Design and verification of parallel multipliers using arithmetic description language: ARITH 査読有り

    K Ishida, N Homma, T Aoki, T Higuchi

    34TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC, PROCEEDINGS 334 (339) 334-339 2004年

    出版者・発行元:IEEE COMPUTER SOC

    ISSN:0195-623X

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    This paper proposes the basic concept of arithmetic description language called ARITH. The use of ARITH makes possible (i) formal description of arithmetic algorithms including those using unconventional number systems, (ii) formal verification of described arithmetic algorithms, and (iii) translation of arithmetic algorithms to equivalent HDL codes. In this paper, we demonstrate the potential of ARITH through an experimental design of parallel multipliers using binary signed-digit number system.

  213. A systematic approach for analyzing fast addition algorithms using counter tree diagrams 査読有り

    N Homma, J Sakiyama, T Wakamatsu, T Aoki, T Higuchi

    2004 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOL 5, PROCEEDINGS V-197 (V-200) 197-200 2004年

    出版者・発行元:IEEE

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    This paper presents a unified representation of fast addition algorithms based on Counter Tree Diagrams (CTDs). By using CTDs, we can describe and analyze various adder architectures in a systematic way without using specific knowledge about underlying arithmetic algorithms. Examples of adder architectures that can be handled by CTDs include Redundant-Binary (RB) adders, Signed-Digit (SD) adders, Positive-Digit (PD) adders, carry-save adders, parallel counters (e.g., 3-2 counters and 4-2 counters) and networks of such basic adders/counters. In this paper, we focus on an application of CTDs to the analysis of two-operand RB adders with limited carry propagation. The analysis result shows that there exists possible two types of 3-stage CTDs for the RB adders. From this result, we can confirm that well-known RB adders are classified into one of the two types.

  214. Multiplier block synthesis using evolutionary graph generation 査読有り

    N Homma, T Aoki, T Higuchi

    2004 NASA/DOD CONFERENCE ON EVOLVABLE HARDWARE, PROCEEDINGS 79-82 2004年

    出版者・発行元:IEEE COMPUTER SOC

    DOI: 10.1109/EH.2004.1310812  

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    This paper presents a graph-based evolutionary optimization technique, called Evolutionary Graph Generation (EGG), and its application to hierarchical synthesis of arithmetic circuits. In stead of creating bit-level circuits directly, the EGG system generates arithmetic data-flow graphs that can be transformed into actual bit-level circuit configurations. The potential capability of EGG has been investigated through art experiment of synthesizing multiplier blocks which are used in many DSP applications.

  215. Topology-oriented design of analog circuits based on evolutionary graph generation 査読有り

    M Natsui, N Homma, T Aoki, T Higuchi

    PARALLEL PROBLEM SOLVING FROM NATURE - PPSN VIII 3242 342-351 2004年

    出版者・発行元:SPRINGER-VERLAG BERLIN

    ISSN:0302-9743

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    This paper presents an efficient graph-based evolutionary optimization technique called Evolutionary Graph Generation (EGG); and its application to the topology-oriented design of analog circuit structures. An important feature of EGG is its capability to optimize general graph structures directly instead of encoding the structures into indirect representations, such as bit strings and trees. The potential of the proposed approach is demonstrated through the experimental design of MOS current mirrors.

  216. Evolutionary Graph Generation System and Its Application MOS Current Mirror Synthesis 査読有り

    Masanori Natsui, Naofumi Homma, Takafumi Aoki, Tatsuo Higuchi

    Proceedings of the 2003 IEEE International Symposium on Intelligent Signal Processing and Communication Systems 747-752 2003年12月

  217. Counter tree diagrams: A unified framework for analyzing fast addition algorithms 査読有り

    J Sakiyama, N Homma, T Aoki, T Higuchi

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E86A (12) 3009-3019 2003年12月

    出版者・発行元:IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    ISSN:1745-1337

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    This paper presents a unified representation of fast addition algorithms based on Counter Tree Diagrams (CTDs). By using CTDs, we can describe and analyze various adder architectures in a systematic way without using specific knowledge about underlying arithmetic algorithms. Examples of adder architectures that can be handled by CTDs include Redundant-Binary (RB) adders, Signed-Digit (SD) adders, Positive-Digit (PD) adders, carry-save adders, parallel counters (e.g., 3-2 counters and 4-2 counters) and networks of such basic adders/counters. This paper also discusses the CTD-based analysis of carry-propagation-free adders using various number representations.

  218. Evolutionary synthesis of arithmetic circuit structures 招待有り 査読有り

    T Aoki, N Homma, T Higuchi

    ARTIFICIAL INTELLIGENCE REVIEW 20 (3-4) 199-232 2003年12月

    出版者・発行元:SPRINGER

    DOI: 10.1023/B:AIRE.0000006609.72718.dd  

    ISSN:0269-2821

    eISSN:1573-7462

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    This paper presents an efficient graph- based evolutionary optimization technique called Evolutionary Graph Generation ( EGG), and its application to arithmetic circuit synthesis. Key features of EGG are to employ a graph- based representation of individuals and to manipulate the graph structures directly by evolutionary operations. The potential capability of EGG is demonstrated through experimental synthesis of arithmetic circuits with different levels of abstraction. Design examples include ( i) combinational multipliers using word- level arithmetic components ( such as parallel counters and parallel shifters), ( ii) bit- serial multipliers using bit- level arithmetic components ( such as 1- bit full adders and 1- bit registers), and ( iii) multiple- valued current- mode arithmetic circuits using transistor- level components ( such as current sources and current mirrors).

  219. A framework of evolutionary graph generation system and its application to circuit synthesis 査読有り

    N Homma, T Aoki, M Motegi, T Higuchi

    PROCEEDINGS OF THE 2003 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOL V 201-204 2003年

    出版者・発行元:IEEE

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    This paper presents a generic object-oriented framework of Evolutionary Graph Generation (EGG) for automated arithmetic circuit synthesis. The EGG system cab be systematically modified for different design problems by inheriting the framework class templetes. The potential of the framework is examined through experimental synethesis of bit-serial arithmetic circuits.

  220. VLSI circuit design using an object-oriented framework of evolutionary graph generation system 査読有り

    N Homma, M Natsui, T Aoki, T Higuchi

    CEC: 2003 CONGRESS ON EVOLUTIONARY COMPUTATION, VOLS 1-4, PROCEEDINGS 115-122 2003年

    出版者・発行元:IEEE

    DOI: 10.1109/CEC.2003.1299564  

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    This paper presents a generic object-oriented framework of Evolutionary Graph Generation (EGG) for automated circuit synthesis. The EGG system can be systematically implemented for different design problems by inheriting the framework class templates. The potential capability of EGG framework is demonstrated through experimental synthesis of both digital and analog circuits. Design examples discussed in this paper are (i) bit-serial multipliers using bit-level arithmetic components, and (ii) current mirrors using transistor-level components.

  221. Evolutionary Synthesis of Circuit Structures

    Naofumi Homma, Takafumi Aoki, Tatsuo Higuchi

    Proc. of 2002 International Symposium on New Paradigm VLSI Computing 48-51 2002年12月

  222. Evolutionary Graph Generation System and Its Application to Bit-Serial Arithmetic Circuit Synthesis 査読有り

    Makoto Motegi, Naofumi Homma, Takafumi Aoki, Tatsuo Higuchi

    Parallel Problem Solving from Nature - PPSN VII, Lecture Notes in Computer Science 2439 831-840 2002年9月

  223. Evolutionary graph generation system with transmigration capability and its application to arithmetic circuit synthesis 査読有り

    N Homma, T Aoki, T Higuchi

    IEE PROCEEDINGS-CIRCUITS DEVICES AND SYSTEMS 149 (2) 97-104 2002年4月

    出版者・発行元:IEE-INST ELEC ENG

    DOI: 10.1039/ip-cds:20020261  

    ISSN:1350-2409

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    The paper presents a novel graph-based evolutionary optimisation technique called evolutionary graph generation (EGG) and its application to the design of fast constant-coefficient multipliers using parallel counter-tree architecture. A unique feature of EGG is its capability to handle the general graph structures directly in the evolution process instead of encoding the graph structures into indirect representations, such as bit strings and trees. The paper also demonstrates that the evolution process of EGG can be accelerated by a simple operation, called 'transmigration', which is to import previously generated good solutions (constant-coefficient multipliers) for creating multipliers with different target coefficients. The authors' observation shows that transmigration accelerates a typical evolutionary run by an average of 8.7 times. This implies that the EGG system can acquire and reuse useful subcircuit structures contained in the previously generated multipliers during the evolution process.

  224. Graph-based evolutionary design of arithmetic circuits 査読有り

    DJ Chen, T Aoki, N Homma, T Terasaki, T Higuchi

    IEEE TRANSACTIONS ON EVOLUTIONARY COMPUTATION 6 (1) 86-100 2002年2月

    出版者・発行元:IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC

    DOI: 10.1109/4235.985694  

    ISSN:1089-778X

    eISSN:1941-0026

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    In this paper, we present an efficient graph-based evolutionary optimization technique called evolutionary graph generation (EGG) and the proposed approach is applied to the design of combinational and sequential arithmetic circuits based on parallel counter-tree architecture. The fundamental idea of EGG is to employ general circuit graphs as individuals and manipulate the circuit graphs directly using new evolutionary graph operations without encoding the graphs into other indirect representations, such as bit strings used in genetic algorithm (GA) proposed by Holland and trees used in genetic programming (GP) proposed by Koza et al. In this paper, the EGG system is applied to the design of constant-coefficient multipliers and the design of bit-serial data-parallel adders. The results demonstrate the potential capability of EGG to solve the practical design problems for arithmetic circuits with limited knowledge of computer arithmetic algorithms. For example, in the design of fast constant-coefficient multipliers consisting of shifters and parallel counters, the results obtained from the EGG are superior to or as good as the known conventional designs using arithmetic algorithms. This means that the proposed EGG system can help to simplify and speed up the process of designing arithmetic circuits and can produce better solutions to the given problem.

  225. Parallel evolutionary design of constant-coefficient multipliers 査読有り

    DJ Chen, T Aoki, N Homma, T Higuchi

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E85A (2) 508-512 2002年2月

    出版者・発行元:IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    ISSN:0916-8508

    eISSN:1745-1337

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    We introduce PC Linux cluster computing techniques to an Evolutionary Graph Generation (EGG) system, and successfully implement the parallel version of the EGG system. called PEGG. Our survey satisfactorily shows that the Parallel evolutionary approach meets our expectation that the final solutions obtained from PEGG will be as good as or better than those obtained from EGG. and that PEGG can ultimately improve the speed of evolution.

  226. Graph-based individual representation for evolutionary synthesis of arithmetic circuits 査読有り

    N Homma, T Aoki, T Higuchi

    CEC'02: PROCEEDINGS OF THE 2002 CONGRESS ON EVOLUTIONARY COMPUTATION, VOLS 1 AND 2 1 1492-1497 2002年

    出版者・発行元:IEEE

    DOI: 10.1109/CEC.2002.1004463  

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    This paper presents a graph-based evolutionary optimization technique, called Evolutionary Graph Generation (EGG), to synthesize arithmetic circuits. The potential capability of EGG has been investigated through an experiment of synthesizing fast constant-coefficient multipliers.

  227. Pragmatic method for the design of fast constant-coefficient combinational multipliers 査読有り

    D Chen, T Aoki, N Homma, T Higuchi

    IEE PROCEEDINGS-COMPUTERS AND DIGITAL TECHNIQUES 148 (6) 196-206 2001年11月

    出版者・発行元:IEE-INST ELEC ENG

    DOI: 10.1049/ip-cdt:20010725  

    ISSN:1350-2387

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    To characterise and analyse the performance of evolutionary graph generation (EGG) on a cluster of PCs. a parallel version of the EGG system, called the distributed EGG (DEGG) system. has been developed using a message-passing interface (MPI). To demonstrate the capability of DEGG, it is applied to find the optimal design of various multipliers. Experimental results substantially clarify that the DEGG system consistently performs better than the EGG system. Moreover, the ability and solution quality of the DEGG system's search can be further enhanced by the use of the self-adaptation mechanism of operator probabilities.

  228. Evolutionary graph generation system with transmigration capability for arithmetic circuit design 査読有り

    Naofumi Homma, Takafumi Aoki, Tatsuo Higuchi

    Proc. of The 2001 IEEE International Symposium on Circuits and Systems 5 (5) 171-174 2001年5月

  229. Evolutionary design for high-speed constant-coefficient multipliers 査読有り

    D Chen, T Aoki, N Homma, T Higuchi

    ELECTRONICS LETTERS 37 (4) 256-258 2001年2月

    出版者・発行元:IEE-INST ELEC ENG

    DOI: 10.1049/el:20010177  

    ISSN:0013-5194

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    A novel approach, evolutionary graph generation (EGG), is proposed for the optimal design of constant-coefficient multipliers consisting of an adder and shifter. Experimental results prove that the proposed approach consistently outperforms conventional methods.

  230. Distributed evolutionary design of constant-coefficient multipliers 査読有り

    D Chen, T Aoki, N Homma, T Higuchi

    ICECS 2001: 8TH IEEE INTERNATIONAL CONFERENCE ON ELECTRONICS, CIRCUITS AND SYSTEMS, VOLS I-III, CONFERENCE PROCEEDINGS 1 249-252 2001年

    出版者・発行元:IEEE

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    A parallel version of Evolutionary Graph Generation (EGG) system, which was called Distributed EGG (DEGG) system, was developed on a cluster of PCs using Message-Passing Interface (MPI). To demonstrate the capability of DEGG, it is applied to seeking the optimal design of various multipliers. Experimental results substantially show that DEGG consistently performs better than the EGG and known conventional designs.

  231. Design of constant-coefficient multipliers 査読有り

    DJ Chen, T Aoki, N Homma, T Higuchi

    2001 4TH INTERNATIONAL CONFERENCE ON ASIC PROCEEDINGS 1 416-419 2001年

    出版者・発行元:IEEE

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    This paper examines a conventional method for optimizing the design of CSD multipliers based on parallel Signed-Weight (SW) counter-tree architecture and another novel evolutionary-computation approach to automatically seeking optimal designs of multipliers. The comparisons of experimental results between them indicate that the evolutionary-computation method in most cases is comparable to or outperforms the conventional designs using CSD number representation.

  232. Evolutionary synthesis of fast constant-coefficient multipliers 査読有り

    N Homma, T Aoki, T Higuchi

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E83A (9) 1767-1777 2000年9月

    出版者・発行元:IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    ISSN:0916-8508

    eISSN:1745-1337

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    This paper presents an efficient graph-based evolutionary optimization technique called Evolutionary Graph Generation (EGG), and its application to the design of fast constant-coefficient multipliers using parallel counter-tree architecture. An important feature of EGG is its capability to handle the general graph structure: directly in evolution process instead of encoding the graph structures into indirect representations, such as bit strings and trees. This paper also addresses the major problem of EGG regarding the significant computation time required fur verifying the function of generated circuits. To solve this problem, a new functional verification technique for arithmetic circuits is proposed. It is demonstrated that the EGG system can create efficient multiplier structures which are comparable or superior to the known conventional designs.

  233. Evolutionary graph generation system with symbolic verification for arithmetic circuit design 査読有り

    N Homma, T Aoki, T Higuchi

    ELECTRONICS LETTERS 36 (11) 937-939 2000年5月

    出版者・発行元:IEE-INST ELEC ENG

    DOI: 10.1049/el:20000704  

    ISSN:0013-5194

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    A novel graph-based evolutionary optimisation technique for arithmetic circuit synthesis is proposed. Symbolic verification of the generated circuit structures is introduced to accelerate the time-consuming evolution process. The evolutionary graph generation (EGG) system based on the proposed technique can successfully generate the optimal 16-bit constant-coefficient multiplier within similar to 2.2h.

  234. Evolutionary Generation of Constant-Coefficient Multipliers 査読有り

    N. Homma, T. Aoki, T. Higuchi

    Proc. of 1999 IEEE Int. Symp. on Intelligent Signal Processing and Communication Systems 481-484 1999年12月

  235. A New Evolutionary Approach for Synthesizing Circuit Structures 査読有り

    N. Homma, T. Aoki, T. Higuchi

    Proc. of 1999 Int. Symp. on Nonlinear Theory and its Applications 1 239-242 1999年11月

  236. Evolutionary design of arithmetic circuits 査読有り

    T Aoki, N Homma, T Higuchi

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E82A (5) 798-806 1999年5月

    出版者・発行元:IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG

    ISSN:0916-8508

    eISSN:1745-1337

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    This paper presents a new approach to designing arithmetic circuits by using a graph-based evolutionary optimization technique called Evolutionary Graph Generation (EGG). The key idea of the proposed method is to introduce a higher level of abstraction for arithmetic algorithms, in which arithmetic circuit structures are modeled as data-flow graphs associated with specific number representation systems. The EGG system employs evolutionary operations to transform the structure of graphs directly, which makes it possible to generate the desired circuit structure efficiently. The potential capability of EGG is demonstrated through an experiment of generating constant-coefficient multipliers.

  237. Evolutionary Graph Generation System for Arithmetic Circuit Design 査読有り

    N. Homma, T. Aoki, T. Higuchi

    International Symposium on Future of Intellectual Integrated Electronics 355-364 1999年3月

  238. Design of Arithmetic Circuits Based on Evolutionary Graph Generation 査読有り

    N. Homma, T. Aoki, T. Higuchi

    Proc. of the Workshop on Synthesis and Systems Integration of Mixed Technologies 31-38 1998年10月

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MISC 165

  1. GF(2m)上の算術演算順序回路の計算機代数に基づく形式検証に関する検討

    迫田一歩, 植村泰佳, 本間尚文

    電子情報通信学会 ハードウェアセキュリティ研究会 123 (391) HWS2023-100-215-HWS2023-100-220 2024年3月

  2. 耐量子計算機署名QR-UOVハードウェアに関する検討

    天笠博, 上野嶺, 山越公洋, 金城皓羽, 秋山梨佳, 本間尚文

    電子情報通信学会 ハードウェアセキュリティ研究会 123 (391) HWS2023-93-178-HWS2023-93-183 2024年3月

  3. 多値決定木に基づく暗号鍵変換とそのサイドチャネル攻撃対策への応用

    上野嶺, 本間尚文, 井上明子, 峯松一彦

    第37回多値論理とその応用研究会 MVL-9 (1) 58-64 2024年1月

  4. SIMD演算によるQR-UOV署名ソフトウェアの高速化

    天笠博, 上野嶺, 本間尚文

    2024年暗号と情報セキュリティシンポジウム(SCIS2024) (1A2-6) 2024年1月

  5. 漏えい耐性を有する高次暗号鍵変換スキームの提案とその評価

    上野嶺, 本間尚文, 井上明子, 峯松一彦

    2024年暗号と情報セキュリティシンポジウム (SCIS2024) (2G2-1) 2024年1月

  6. アンロールド実装されたブロック暗号に対するサイドチャネル攻撃と差分解読の関係性の検討

    東哲平, 上野嶺, 本間尚文

    電子情報通信学会 情報セキュリティ研究会 123 (245) ISEC2023-69-98-ISEC2023-69-102 2023年11月

  7. ASCONへのサイドチャネル攻撃における選択関数に関する検討

    岩佐大将, 上野嶺, 福島和英, 本間尚文

    電子情報通信学会 情報セキュリティ研究会 123 (245) ISEC2023-68-93-ISEC2023-68-97 2023年11月

  8. 多重部分鍵差分推定に基づく高効率ノンプロファイリング型深層学習サイドチャネル攻撃の検討

    田中陸真, 上野嶺, 伊東燦, 本間尚文

    電子情報通信学会 ハードウェアセキュリティ研究会 123 (132) HWS2023-16-13-HWS2023-16-18 2023年7月

  9. Triviumのアンロールド実装に対するサイドチャネル攻撃の検討

    小林蒼一朗, 上野嶺, 藤堂洋介, 本間尚文

    電子情報通信学会 情報セキュリティ研究会 123 (129) ISEC2023-44-194-ISEC2023-44-201 2023年7月

  10. 分離カウンタを用いたセキュアNVMの効率的な復旧保証

    羽田大倫, 上野嶺, 本間尚文, 井上明子, 峯松一彦

    情報処理学会 システム・アーキテクチャ研究発表会 2022-ARC-250 (15) 1-9 2023年3月

  11. 部分鍵差分推測を用いたノンプロファイリング型深層学習サイドチャネル攻撃に関する検討

    上野嶺, 田中陸真, 伊東燦, 本間尚文

    2023年暗号と情報セキュリティシンポジウム(SCIS2023) (3E1-2) 1-6 2023年1月

  12. TEEバイパス攻撃対策のRISC-V Keystone実装評価

    梨本翔永, 上野嶺, 本間尚文

    2023年暗号と情報セキュリティシンポジウム(SCIS2023) (2E1-4) 1-6 2023年1月

  13. 確率的暗号化状態処理ハードウェアの設計と評価

    田村佑樹, 上野嶺, 本間尚文

    多値論理とその応用研究会 MVL-23 (1) 60-69 2023年1月

  14. 量子計算機暗号に対する多値ニューラルネットワークを用いたサイドチャネル解析

    田中裕太郎, 上野嶺, 草川恵太, 伊東燦, 高橋順子, 本間尚文

    多値論理とその応用研究会 MVL-23 (1) 52-59 2023年1月

  15. 耐ソフトエラー性浮動小数点数値表現の提案とその実機評価

    森岡澄夫, 森琢磨, 天笠博, 上野嶺, 本間尚文

    第66回宇宙科学技術連合講演会 (1N03) 2022年11月

  16. 確率的秘匿演算ハードウェアの設計とプロトタイプ評価

    田村佑樹, 上野嶺, 本間尚文

    電子情報通信学会 ハードウェアセキュリティ研究会 122 (227) HWS2022-38-46-HWS2022-38-51 2022年10月

  17. AES-CTRに対するプロファイリングサイドチャネル解析の検討

    蝦名克海, 上野嶺, 本間尚文

    電子情報通信学会 ハードウェアセキュリティ研究会 122 (227) HWS2022-31-6-HWS2022-31-11 2022年10月

  18. 更新並列化可能認証木に基づく高速なセキュア不揮発性メモリの実現

    羽田大倫, 上野嶺, 本間尚文, 井上明子, 峯松一彦

    情報処理学会 システム・アーキテクチャ研究発表会 2022-ARC-250 (15) 1-9 2022年10月

  19. 耐量子鍵カプセル化メカニズムに対する多クラスニューラルネットワークを用いたサイドチャネル攻撃の検討

    田中裕太郎, 上野嶺, 草川恵太, 伊東燦, 高橋順子, 本間尚文

    122 (125) HWS2022-7-1-HWS2022-7-6 2022年7月

  20. Gem5を用いたメモリ暗号化認証スキームELMのシステムレベル性能評価

    羽田大倫, 上野嶺, 本間尚文, 井上明子, 峯松一彦

    LSIとシステムのワークショップ 2022年5月

  21. 深層学習サイドチャネル攻撃における交差エントロピー損失関数と攻撃性能の関係に関する考察

    伊東燦, 上野嶺, 本間尚文

    電子情報通信学会 ハードウェアセキュリティ研究会 122 (11) HWS2022-1-HWS2022-6 2022年4月

  22. RISC-V Keystoneへの故障注入に基づく隔離実行バイパス攻撃

    梨本翔永, 鈴木大輔, 上野嶺, 本間尚文

    121 (413) 141-146 2022年3月

  23. アンロールド実装されたAESハードウェア特有のサイドチャネル情報漏洩の評価

    中嶋彩乃, 上野嶺, 本間尚文

    電子情報通信学会 ハードウェアセキュリティ研究会 121 (413) 135-140 2022年3月

  24. 確率的準同型暗号の高効率化とその性能評価

    小関隆介, 上野嶺, 伊東燦, 本間尚文

    電子情報通信学会 ハードウェアセキュリティ研究会 121 (413) 37-42 2022年3月

  25. マスキング対策実装に対するサイドチャネル攻撃成功確率の情報理論的解析

    伊東燦, 上野嶺, 本間尚文

    2022年暗号と情報セキュリティシンポジウム(SCIS2022) 4C1-3 1-8 2022年1月

  26. NIST PQC Round3候補の鍵カプセル化方式への故障注入攻撃

    草川恵太, 伊東燦, 上野嶺, 高橋順子, 本間尚文

    2022年暗号と情報セキュリティシンポジウム(SCIS2022) 2A2-1 1-8 2022年1月

  27. 耐量子鍵カプセル化メカニズムに対する一般化サイドチャネル攻撃

    上野嶺, 草川恵太, 田中裕太郎, 伊東燦, 高橋順子, 本間尚文

    2022年暗号と情報セキュリティシンポジウム(SCIS2022) 1C1-1 1-8 2022年1月

  28. アンロールドアーキテクチャに基づく AESハードウェア特有のサイドチャネル情報漏洩の評価

    中嶋彩乃, 上野嶺, 本間尚文

    ハードウェアセキュリティフォーラム2021 P9 2021年12月

  29. 軽量暗号GIMLI-AEADに対する深層学習を用いたサイドチャネル解析の検討

    伊藤圭吾, 伊東燦, 上野嶺, 福島和英, 清本晋作, 本間尚文

    電子情報通信学会 情報セキュリティ研究会 121 (239) 20-25 2021年11月

  30. 耐タンパー性を有するCRT-RSAソフトウェアに対する深層学習に基づく単一波形サイドチャネル攻撃

    齋藤宏太郎, 伊東燦, 上野嶺, 本間尚文

    電子情報通信学会 ハードウェアセキュリティ研究会 121 (42) 7-12 2021年10月

  31. 格子暗号向けKリダクションに基づく数論変換ハードウェアの検討

    板橋由磨, 上野嶺, 本間尚文

    電子情報通信学会 ハードウェアセキュリティ研究会 121 (46) 26-31 2021年10月

  32. 格子暗号向け数論変換ハードウェアの設計

    板橋由磨, 上野嶺, 本間尚文

    第44回多値論理フォーラム 3-1-3-8 2021年9月

  33. 軽量暗号GIMLIに対するサイドチャネル解析の検討

    伊藤圭吾, 上野嶺, 福島和英, 清本晋作, 本間尚文

    回路とシステムワークショップ 290-291 2021年8月

  34. マスキング対策された暗号ハードウェアへの深層学習を用いたサイドチャネル解析

    小嶋健太, 伊東燦, 上野嶺, 本間尚文

    電子情報通信学会 ハードウェアセキュリティ研究会 121 (23) 80-85 2021年7月

  35. 並列化Quotient Pipeliningモンゴメリ乗算に基づくFp2乗算器データパスの設計とその同種写像暗号への応用に関する検討

    上野嶺, 本間尚文

    電子情報通信学会 ハードウェアセキュリティ研究会 121 (12) 14-19 2021年7月

  36. ガロア体に基づく暗号ハードウェアの形式的トロイ検知手法

    伊東燦, 上野嶺, 本間尚文

    LSIとシステムのワークショップ2021 18 2021年5月

  37. [招待講演]バイアスを有するPUFからの棄却サンプリングを用いた一様乱数の抽出法(CHES2020より) 招待有り

    上野嶺, 数森康平, 本間尚文

    ハードウェアセキュリティ研究会, 信学技報 121 (1, HWS2021-5) 25-25 2021年4月

  38. 剰余数系を用いた同種写像暗号の高速ハードウェア実装

    上野嶺, 本間尚文

    ハードウェアセキュリティ研究会, 信学技報 121 (1, HWS2021-1) 1-6 2021年4月

  39. 深層学習を用いたサイドチャネル攻撃の性能評価手法に関する検討

    伊東燦, 上野嶺, 本間尚文

    ハードウェアセキュリティ研究会, 信学技報 121 (1, HWS2021-8) 33-38 2021年4月

  40. Tweakableブロック暗号を用いた低遅延メモリ保護方式とそのハードウェア設計

    小田麻矢, 上野嶺, 本間尚文, 井上明子, 峯松一彦

    ハードウェアセキュリティ研究会, 信学技報 120 (401) 85-90 2021年3月

  41. 線形写像の最適化による高効率AES S-Boxハードウェアの設計と評価

    中嶋彩乃, 上野嶺, 本間尚文

    ハードウェアセキュリティ研究会, 信学技報 120 (401) 91-96 2021年3月

  42. 物理複製困難関数を用いたハードウェア認証技術

    上野嶺, 本間尚文

    月刊自動認識, Vol. 34, No. 2, pp. 36–43, 日本工業出版 34 (2) 36-43 2021年2月

  43. メモリ保護方式ELMのハードウェア設計とその評価

    小田麻矢, 上野嶺, 本間尚文, 井上明子, 峯松一彦

    2021年暗号と情報セキュリティシンポジウム (SCIS 2021), No. 4D1-2 2021年1月

  44. 低遅延かつスケーラブルなメモリ保護方式ELMの提案

    井上明子, 峯松一彦, 小田麻矢, 上野嶺, 本間尚文

    2021年暗号と情報セキュリティシンポジウム (SCIS2021), No. 4D1-1 2021年1月

  45. 深層学習を用いたサイドチャネル攻撃における不均衡データ問題の解析と解消法

    伊東燦, 齋藤宏太郎, 上野嶺, 本間尚文

    2021年暗号と情報セキュリティシンポジウム (SCIS 2021), No. 1D1-4 2021年1月

  46. 非許容エラーの発生確率を抑える耐ソフトエラー数値表現の検討

    藤井大輝, 上野嶺, 本間尚文, 森岡澄夫

    第64回宇宙科学技術連合講演会 (2L17) 2020年10月

  47. 即時に故障検出可能な高効率AESハードウェアの検討

    柳生佑介, 上野嶺, 本間尚文

    電子情報通信学会 ハードウェアセキュリティ研究会 120 (211) 36-41 2020年10月

  48. ハードウェアのネットリストに対するハードウェアトロイ検知手法

    伊東燦, 上野嶺, 本間尚文

    電子情報通信学会 ハードウェアセキュリティ研究会 120 (211) 77-82 2020年10月

  49. 車載通信向けメッセージ認証コードに対するサイドチャネル解析

    永戸謙成, ヴィッレウリマウル, 上野嶺, 遠山毅, 小熊寿, 本間尚文

    電子情報通信学会 ハードウェアセキュリティ研究会 120 (115) 87-92 2020年7月

  50. ストカスティック演算を用いた確率的準同型暗号の構成に関する検討

    小関隆介, 上野嶺, 本間尚文

    電子情報通信学会 情報セキュリティ研究会 120 (112) 61-67 2020年7月

  51. 指数ブラインディングされたSliding Window法を用いたCRT-RSAに対するサイドチャネル攻撃に関する検討

    大澤創紀, 上野嶺, 本間尚文

    電子情報通信学会 情報セキュリティ研究会 120 (112) 39-45 2020年7月

  52. FPGA向け二値化ニューラルネットワークへの電磁波解析攻撃の検討

    Ville Yli-Mäyry, 伊東燦, 上野嶺, Shivam Bhasin, Dirmanto Jap, 本間尚文

    電子情報通信学会 ハードウェアセキュリティ研究会 120 (1) 25-28 2020年4月

  53. RISC-Vのプロセス分離への故障注入を用いたバイパス攻撃の検討

    梨本翔永, 鈴木大輔, 上野嶺, 本間尚文

    2020年暗号と情報セキュリティシンポジウム (SCIS 2020) (3E4-2) 2020年1月

  54. PUFからの棄却サンプリングを用いた効率的な暗号鍵生成

    数森康平, 上野嶺, 本間尚文

    2020年暗号と情報セキュリティシンポジウム (SCIS 2020) (3E1-5) 2020年1月

  55. 暗号ハードウェアに対する形式的ハードウェアトロイ検出手法

    伊東燦, 上野嶺, 本間尚文

    2020年暗号と情報セキュリティシンポジウム (SCIS 2020) (2E3-1) 2020年1月

  56. BBB安全なインクリメンタルMACスキームとそのハードウェア実装

    小田麻矢, 上野嶺, 井上明子, 峯松一彦, 本間尚文

    2020年暗号と情報セキュリティシンポジウム (SCIS 2020) (2B3-5) 2020年1月

  57. ストカスティック計算に基づく確率的準同型暗号の構成に関する検討

    上野嶺, 本間尚文

    2020年暗号と情報セキュリティシンポジウム (SCIS 2020) (1B1-1) 2020年1月

  58. 多標数ガロア体算術演算回路の形式的検証手法

    伊東燦, 上野嶺, 本間尚文

    第33回多値論理とその応用研究会 (17) 107-112 2020年1月

  59. 確率的計算手法を用いた秘密計算に関する検討

    上野嶺, 本間尚文

    第33回多値論理とその応用研究会 (9) 53-58 2020年1月

  60. 剰余数系を用いた同種写像暗号ハードウェアアーキテクチャの設計に関する検討

    船越秀隼, 上野嶺, 本間尚文

    ハードウェアセキュリティ研究会 119 (260) 19-24 2019年11月

  61. ペアリング暗号ハードウェアの相関電磁波解析に関する検討

    門脇悠真, 上野嶺, ヴィッレ・ウリマウル, 藤本大介, 林優一, 永田真, 池田誠, 松本勉, 本間尚文

    ハードウェアセキュリティ研究会 119 (260) 13-18 2019年11月

  62. 3値PUFに対する効率的なエントロピー抽出手法とその評価

    数森康平, 上野嶺, 本間尚文

    第42回多値論理フォーラム 42 (9) 2019年9月

  63. ブール多項式のZDD表現を用いたガロア体算術演算回路の形式的検証手法

    伊東燦, 上野嶺, 本間尚文

    第42回多値論理フォーラム 42 (8) 2019年9月

  64. メモリ完全性検証のための軽量かつ高速なMACハードウェアの設計

    小田麻矢, 上野嶺, 井上明子, 峯松一彦, 本間尚文

    2019年度電気関係学会東北支部連合大会 (1A01) 2019年8月

  65. 自動車向けセキュリティ評価プラットフォームを考慮した漏洩電磁波によるサイドチャネル解析

    永戸謙成, ヴィッレ・ウリマウル, 遠山毅, 吉田琢也, 小熊寿, 本間尚文

    2019年度電気関係学会東北支部連合大会 (2J06) 2019年8月

  66. 暗号ソフトウェアの高精度なキャッシュタイミング解析とその評価

    大澤創紀, 上野嶺, 本間尚文

    2019年度電気関係学会東北支部連合大会 (1G14) 2019年8月

  67. 乗法的オフセットに基づく高効率AESハードウェアアーキテクチャの設計

    上野嶺, 森岡澄夫, 三浦典之, 松田航平, 永田真, Shivam Bhasin, Yves Mathieu, Tarik Graba, Jean-Luc Danger, 本間尚文

    セキュリティーサマーサミット2019 (B-5) 2019年7月

  68. ガロア体算術に基づく暗号ハードウェアの形式的トロイフリー検証

    伊東燦, 上野嶺, 本間尚文

    セキュリティサマーサミット2019 (B-2) 2019年7月

  69. ガロア体演算に基づく暗号ハードウェアにおけるHT検知技術

    伊東燦, 上野嶺, 本間尚文, 青木孝文

    LSIとシステムのワークショップ2019 (ポスターNo. 9) 2019年5月

  70. ガロア体演算に基づく認証暗号の統合ハードウェアの設計

    澤田石尚太郎, 上野嶺, 本間尚文

    ハードウェアセキュリティ研究会 119 (2) 13-18 2019年4月

  71. TRNG on-the-fly テストを実装したリングオシレータベースの乱数生成器への周波数注入攻撃

    大須賀彩希, 藤本大介, 本間尚文, Arthur Beckers, Josep Balasch, Benedikt Gierlichs, Ingrid Verbauwhede, 林優一

    2019年暗号と情報セキュリティシンポジウム (SCIS 2019) (2D4-3) 2019年1月

  72. 情報理論的安全性を有する鍵長可変MACハードウェアアーキテクチャの設計

    上野嶺, 森岡澄夫, 本間尚文

    2019年暗号と情報セキュリティシンポジウム (SCIS 2019) (1D1-3) 2019年1月

  73. ガロア体ハードウェアアルゴリズムの形式的トロイフリー性検証手法

    伊東燦, 上野嶺, 本間尚文, 青木孝文

    2019年暗号と情報セキュリティシンポジウム (SCIS 2019) (2D1-4) 2019年1月

  74. 低遅延暗号における中間ラウンドからのサイドチャネル漏えいとそのRSMに基づく効率的な対策

    Ville Yli-Mäyry, 上野嶺, 本間尚文, 青木孝文, 三浦典之, 松田航平, 永田真, Shivam Bhasin, Yves Mathieu, Tarik Graba, Jean-Luc Danger

    2019年暗号と情報セキュリティシンポジウム (SCIS 2019) (3D3-1) 2019年1月

  75. Poly1305への単一波形を用いたサイドチャネル攻撃とその実現可能性の評価

    上野嶺, 福島和英, 仲野有登, 清本晋作, 本間尚文

    2019年暗号と情報セキュリティシンポジウム (SCIS 2019) (2D3-3) 2019年1月

  76. 偏位マスキングの多値化PUFへの拡張とその暗号鍵生成への応用

    上野嶺, 本間尚文

    第32回多値論理とその応用研究会 (7) 49-57 2019年1月

  77. Q-RNS MR アルゴリズムのFPGA実装時における最適な基底選択と評価

    郡 義弘, 藤本大介, 林 優一, 本間尚文

    信学技報 118 (272) 25-30 2018年10月

  78. ガウス雑音を用いた暗号機器への意図的な電磁妨害に対する耐性評価手法

    岡本拓実, 藤本大介, 林 優一, 本間尚文, アーサー ベッカーズ, ジョゼフ バラスチ, ベネディクト ゲーリッヒ, イングリッド ヴェルバウヘーデ

    信学技報 118 (153) 77-81 2018年7月

  79. サイドチャネル情報を用いた乱数生成器への非侵襲な周波数注入攻撃

    大須賀彩希, 藤本大介, 林 優一, 本間尚文, Arthur Beckers, Josep Balasch, Benedikt Gierlichs, Ingrid Verbauwhede

    暗号と情報セキュリティシンポジウム 1D2-4 2018年1月

  80. モバイル端末からの漏えい電磁波の周波数解析による画面再現可能性評価に関する検討 (環境電磁工学)

    伊丹 豪, 鳥海 陽平, 後藤 信司, 高谷 和宏, 林 優一, 本間 尚文, 青木 孝文

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115 (509) 5-9 2016年3月11日

    出版者・発行元:電子情報通信学会

    ISSN:0913-5685

  81. A-7-12 Cortex-M0+上のソフトウェアへの多重故障注入攻撃とその対策(A-7.情報セキュリティ,一般セッション)

    梨本 翔永, 本間 尚文, 林 優一, 高橋 順子, 冨士 仁, 青木 孝文

    電子情報通信学会基礎・境界ソサイエティ/NOLTAソサイエティ大会講演論文集 2016 98-98 2016年3月1日

    出版者・発行元:一般社団法人電子情報通信学会

    ISSN:2189-700X

  82. B-4-60 モバイル端末からの漏えい電磁波が持つAM復調後の周波数特性と画面再現の関係に関する検討(B-4. 環境電磁工学,一般セッション)

    伊丹 豪, 鳥海 陽平, 後藤 信司, 高谷 和宏, 林 優一, 本間 尚文, 青木 孝文

    電子情報通信学会総合大会講演論文集 2016 (1) 380-380 2016年3月1日

    出版者・発行元:一般社団法人電子情報通信学会

  83. 電磁波攻撃センサの設計と実証

    本間 尚文, 林 優一, 三浦 典之, 藤本 大介, 永田 真, 青木 孝文

    暗号と情報セキュリティシンポジウム 2F4-4 2016年1月

  84. 電磁情報セキュリティ研究最前線

    林優一, 本間尚文, 青木孝文, 曽根秀昭

    電子情報通信学会学会誌 99 (1) 60-65 2016年1月

    出版者・発行元:電子情報通信学会

  85. チュートリアル講演 暗号組込みシステムに対するサイドチャネル攻撃とその対策 (スマートインフォメディアシステム)

    本間 尚文

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115 (208) 19-24 2015年9月3日

    出版者・発行元:電子情報通信学会

    ISSN:0913-5685

  86. サイドチャネル近傍電磁波解析攻撃センサの提案とセキュリティ耐性評価

    田中 廉大, 三浦 典之, 藤本 大介, 本間 尚文, 林 優一, 青木 孝文, 永田真

    電子情報通信学会ソサイエティ大会 C-12-5 2015年9月

  87. Hardware Security for Mobile Devices in Public Spaces (情報通信システムセキュリティ)

    林 優一, 本間 尚文, 青木 孝文

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115 (81) 69-74 2015年6月11日

    出版者・発行元:電子情報通信学会

    ISSN:0913-5685

  88. Hardware Security for Mobile Devices in Public Spaces (インターネットアーキテクチャ)

    林 優一, 本間 尚文, 青木 孝文

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115 (80) 69-74 2015年6月11日

    出版者・発行元:電子情報通信学会

    ISSN:0913-5685

  89. Cortex-M0プロセッサ上の暗号ソフトウェアに対する多重故障注入攻撃の検討

    遠藤 翔, 梨本 翔永, 本間 尚文, 林 優一, 高橋 順子, 冨士 仁, 青木 孝文

    研究報告マルチメディア通信と分散処理(DPS) 2015 (15) 1-8 2015年2月26日

    出版者・発行元:一般社団法人情報処理学会

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    本稿では,Cortex-M0 コアを搭載した組込みマイコンに対する多重故障注入攻撃について述べる.組込みマイコンにおける暗号ソフトウェアでは,故障注入を複数回行い故障注入攻撃への検算型対策を回避する多重故障注入攻撃が問題となっており,現在までに,攻撃者がプログラムを知らない条件でも攻撃できる手法が知られている.上記手法では,適切な故障注入タイミングを探索することにより,攻撃者は誤った暗号文を得るために必要な故障と,対策を回避するための故障の注入タイミングを知ることができる.しかし,上記の探索手法では,命令の種類により実行サイクル数が変化する組込みマイコンにおいて,分岐命令の実行タイミングを知ることができないことから,上記マイコンにおける脅威は未知であった.本稿では,暗号ハードウェアの実行時間に基づく探索手法を提案し,上記マイコンにおいても多重故障注入を適用可能とすることにより,上記マイコンでも攻撃の脅威があることを指摘する.さらに,上記マイコンの中で特に広く用いられている Cortex-M0 コアを用いて実験を行う.AES プログラムに対して提案手法により故障注入タイミングを探索する実験を通して,提案攻撃の有効性を示す.This paper presents a multiple-fault injection attack against the cryptographic software running on Cortex-M0 processor core. Multiple-fault injection attacks have been a problem on software running on embedded microcontroller equipped with countermeasures based on recalculation. The attacks can circumvent the countermeasure through an adaptive fault injection even when cryptographic program is unknown to the attackers. However, the possibility of the attack described above is unknown on the microcontrollers which have instructions with different execution cycles because the attackers cannot identify the execution timing of branch instruction. This paper shows a scanning method against the cryptographic software, which can be applied to the microcontroller described above. Validity of proposed attack is demonstrated through the experiment using AES program running on the Cortex-M0 core, which have been widely used for cryptographic modules.

  90. 意図的な電磁妨害波によって発生するオーバークロックの検出方法に関する検討 (環境電磁工学)

    長尾 篤, 奥川 雄一郎, 高谷 和宏, 林 優一, 本間 尚文, 青木 孝文

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114 (398) 83-88 2015年1月22日

    出版者・発行元:一般社団法人電子情報通信学会

    ISSN:0913-5685

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    LSIモジュールは,供給されるクロック信号の周期が乱れるオーバークロックにより誤作動することが知られている.電磁妨害波がLSIモジュールに侵入する場合も主にオーバークロックによって誤作動が生じている可能性がある.本稿では,LSIモジュールのイミュニティ向上のためには,誤作動を引き起こす支配的要因を明確にすることが重要であるとの観点から,LSIモジュール内部にオーバークロックの発生を検出する判定回路を実装する手法を提案するとともに,本手法を用いて,電磁妨害波印加時のオーバークロック発生の有無を検証した.具体的には,クロック信号に意図的なグリッチを挿入した場合,および無変調連続波(CW)を印加した場合についてオーバークロックの発生の有無を評価した.その結果,グリッチ挿入時の判定回路の出力からオーバークロック発生の有無を正確に判定可能であることが確認された.また,CWを印加した検証においては,CWがLSIモジュール内部を伝達し,クロック信号に重畳しやすい周波数において,オーバークロックに起因すると考えられる判定回路の出力が確認された.このときのクロック信号の時間波形を観測したところ,CWが重畳することによって発生するクロック信号の不正な電圧変動に起因して見かけ上のクロック周期が変化し,オーバークロックが引き起こされていることが明らかとなった.

  91. タイミングを制御した意図的な電磁妨害が暗号機器の内部動作に与える影響に関する検討 (環境電磁工学)

    小林 瑞樹, 林 優一, 本間 尚文, 水木 敬明, 青木 孝文, 曽根 秀昭

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114 (266) 11-15 2014年10月23日

    出版者・発行元:一般社団法人電子情報通信学会

    ISSN:0913-5685

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    これまで意図的な電磁妨害については,注入する妨害波の周波数とその強度のみに着目しており,妨害波を注入するタイミングについては十分な検討が行われていない.これに対し,本稿では,タイミングを制御した数V程度の妨害波を注入し,機器内部で特定処理が実行されたタイミングで電磁妨害を行った場合,機器に発生する故障について検討する.本検討では,機器の内部で実行される処理として暗号処理に着目し,その処理に応じて機器外部に伝搬するコモンモード電流を観測することで妨害電磁波を印加するタイミングを取得し,これを基に数百MHz程度の正弦波を数V程度の強度で電源ケーブル上に印加する.実験では,評価対象機器の内部に実装された暗号モジュールにおいて暗号処理を実行し,機器に接続された電源ケーブルから暗号処理に応じて発生するコモンモード電流をカレントプローブにより観測する.この様にして得られたコモンモード電流をトリガ信号として用い,妨害波を注入するタイミングを制御する.上述の手法を用いて意図的な電磁妨害を行った結果,暗号処理が実行されるタイミングにおいて高い確率で故障が発生することを確認した.また,故障により生ずる誤り出力から,暗号化に用いる秘密鍵が漏えいすることも確認した.

  92. タイミングを制御した意図的な電磁妨害が暗号機器の内部動作に与える影響に関する検討 (エレクトロニクスシミュレーション)

    小林 瑞樹, 林 優一, 本間 尚文, 水木 敬明, 青木 孝文, 曽根 秀昭

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114 (268) 11-15 2014年10月23日

    出版者・発行元:一般社団法人電子情報通信学会

    ISSN:0913-5685

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    これまで意図的な電磁妨害については,注入する妨害波の周波数とその強度のみに着目しており,妨害波を注入するタイミングについては十分な検討が行われていない.これに対し,本稿では,タイミングを制御した数V程度の妨害波を注入し,機器内部で特定処理が実行されたタイミングで電磁妨害を行った場合,機器に発生する故障について検討する.本検討では,機器の内部で実行される処理として暗号処理に着目し,その処理に応じて機器外部に伝搬するコモンモード電流を観測することで妨害電磁波を印加するタイミングを取得し,これを基に数百MHz程度の正弦波を数V程度の強度で電源ケーブル上に印加する.実験では,評価対象機器の内部に実装された暗号モジュールにおいて暗号処理を実行し,機器に接続された電源ケーブルから暗号処理に応じて発生するコモンモード電流をカレントプローブにより観測する.この様にして得られたコモンモード電流をトリガ信号として用い,妨害波を注入するタイミングを制御する.上述の手法を用いて意図的な電磁妨害を行った結果,暗号処理が実行されるタイミングにおいて高い確率で故障が発生することを確認した.また,故障により生ずる誤り出力から,暗号化に用いる秘密鍵が漏えいすることも確認した.

  93. KCipher-2ソフトウェアのICカード実装とその評価

    宇野 甫, 遠藤 翔, 本間 尚文, 青木 孝文, 仲野 有登, 清本 晋作, 三宅 優

    コンピュータセキュリティシンポジウム2014論文集 2014 (2) 64-71 2014年10月15日

  94. 磁性薄膜による暗号LSIの情報漏えい低減効果に関する検討 (環境電磁工学)

    大友 真紀子, 荒井 薫, 伊藤 哲夫, 遠藤 恭, 山口 正洋, 林 優一, 曽根 秀昭, 本間 尚文, 青木 孝文

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 113 (494) 11-16 2014年3月14日

    出版者・発行元:一般社団法人電子情報通信学会

    ISSN:0913-5685

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    暗号LSIにおける瞬時電流は暗号鍵に応じて変化するため,瞬時電流によって生じる近傍磁界は暗号鍵の解読を目的とした差分電磁波解析(DEMA)の標的となり得る.本研究では,暗号LSI上におけるDEMAと,磁性薄膜による情報漏えい低減効果を検討した.その結果,情報漏えいの危険性が暗号IPコアの最近傍に存在することを確認した.また,暗号LSI上に磁性薄膜を配置することで情報漏えいの危険性を低減できることを明確化した.

  95. ZigBee評価用マイコン上に実装されたKCipher-2に対する相関電磁波解析の検討 (情報理論)

    宇野 甫, 遠藤 翔, 本間 尚文, 青木 孝文, 仲野 有登, 清本 晋作, 三宅 優

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 113 (483) 35-40 2014年3月10日

    出版者・発行元:一般社団法人電子情報通信学会

    ISSN:0913-5685

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    ソフトウェア実装されたストリーム暗号KCipher-2に対する相関電磁波解析について述べる.ストリーム暗号の場合,攻撃者が初期ベクトルを観測もしくは選択可能という条件下で,しばしばサイドチャネル攻撃が可能となる. KCipher-2においても同様の攻撃により初期化処理時に鍵の一部が推定可能となることが報告されている.本稿では, ZigBee評価用マイコン上に実装されたKCipher-2に対する相関電磁波解析の可能性について検討する.

  96. チップ内外での電源電圧取得によるサイドチャネル漏洩情報の一考察

    藤本 大介, 田中 大智, 三浦 典之, 永田 真, 林 優一, 本間 尚文, 青木 孝文, 堀 洋平, 片下 敏広, 﨑山 一男, Thanh-Ha Le, Julien Bringer, Pirouz Bazargan-Sabet, Shivam Bhasin, Jean-Luc Danger

    暗号と情報セキュリティシンポジウム 2A3-3 2014年1月

  97. 実践的情報教育を通じたハードウェアセキュリティ人材の育成 (情報セキュリティ)

    林 優一, 本間 尚文, 片下 敏宏, 曽根 秀昭

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 113 (342) 33-37 2013年12月11日

    出版者・発行元:一般社団法人電子情報通信学会

    ISSN:0913-5685

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    本稿では、実践的情報教育プログラム(enPiT Security)におけるハードウェアセキュリティ人材育成の取組みを報告する。enPiT Securityで開講する「ハードウェアセキュリティ演習」は、情報通信機器などの計算機ハードウェアからの情報漏えいの基礎を学び、実践的演習を通してハードウェアセキュリティの重要性を理解することを目的とする。特に同演習では、ICカードやスマートフォン等の個人情報通信端末における暗号ハードウェアの動作中に放射される副次的な情報(サイドチャネル情報)から秘密情報を奪うサイドチャネル攻撃の原理と対策方法を演習を通して習得する。

  98. 暗号モジュールから漏洩する情報を利用するサイドチャネル攻撃

    本間尚文, 青木孝文

    システム制御情報学会誌 57 (12) 504-509 2013年12月

    DOI: 10.11509/isciesci.57.12_505  

  99. 漏えい情報を用いた注入タイミングを制御可能な暗号モジュール外部からの故障注入メカニズムに関する検討 (マイクロ波)

    小林 瑞樹, 林 優一, 本間 尚文, 水木 敬明, 青木 孝文, 曽根 秀昭

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 113 (260) 175-179 2013年10月24日

    出版者・発行元:一般社団法人電子情報通信学会

    ISSN:0913-5685

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    これまで,暗号モジュールに対する故障注入攻撃は,モジュールのごく近傍で,モジュールもしくはモジュールが実装されている機器(暗号機器)の改変・侵襲による故障の注入を想定してきた.本稿では,暗号機器に接続された電源ケーブルを通して,機器外部から非侵襲で特定の処理に故障を注入する手法とその注入メカニズムについて報告する.同手法では,暗号処理に応じて発生するコモンモード電流を観測することで注入のタイミングを取得し,得られたタイミングに基づいて数V程度の正弦波を電源ケーブル上に印加する.実験では,SASEBO-Gに実装したAESハードウェアに対して固定の平文を与えて暗号処理を実行し,機器に接続された電源ケーブルからカレントプローブを用いてコモンモード電流を観測するとともに,得られたタイミングで同電源ケーブルからシグナルジェネレータにより正弦波を連続的に印加した.その結果,出力として観測された誤り暗文から,同手法により特定のラウンド処理中に誤りが発生することを確認した.また,提案手法により生ずる誤りは,注入正弦波がクロックに重畳することでオーバークロックが発生し引き起こされることを実験的に明らかにした.

  100. サイドチャネル攻撃の概要と最新研究動向

    本間尚文, 林優一

    月刊EMC 306 (6) 21-30 2013年10月

    出版者・発行元:科学情報出版

    ISSN:0916-2275

  101. 暗号モジュールを搭載する情報機器上での効率的な情報漏えい可視化手法

    林優一, 本間尚文

    月刊EMC 306 (6) 54-59 2013年10月

    出版者・発行元:科学情報出版

    ISSN:0916-2275

  102. A-7-5 漏えい電磁情報を用いた任意の処理への非侵襲な故障注入手法(A-7.情報セキュリティ,一般セッション)

    小林 瑞樹, 林 優一, 本間 尚文, 水木 敬明, 青木 孝文, 曽根 秀昭

    電子情報通信学会ソサイエティ大会講演論文集 2013 101-101 2013年9月3日

    出版者・発行元:一般社団法人電子情報通信学会

  103. BI-1-9 実践的教育プログラムを通じた電磁情報セキュリティ人材の育成(BI-1.安全・安心な情報通信会社を実現する電磁情報セキュリティ評価・対策技術,依頼シンポジウム,ソサエティ企画)

    本間 尚文, 林 優一, 曽根 秀昭

    電子情報通信学会ソサイエティ大会講演論文集 2013 (1) "SS-44" 2013年9月3日

    出版者・発行元:一般社団法人電子情報通信学会

  104. 暗号機器に故障を引き起こす妨害電磁波の可視化 (環境電磁工学)

    林 優一, 本間 尚文, 水木 敬明, 青木 孝文, 曽根 秀昭

    電子情報通信学会技術研究報告 : 信学技報 113 (2) 43-47 2013年4月12日

    出版者・発行元:一般社団法人電子情報通信学会

    ISSN:0913-5685

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    暗号機器に接続された電源ケーブルや通信ケーブルなどから電磁波を注入することによって計算誤りを引き起こし,誤った計算結果を解析することによって暗号機器の秘密鍵を取得する意図的な電磁妨害による故障注入攻撃が新たな脅威となっている.過去の検討により,注入する電磁波の周波数によって暗号モジュールでのフォールトの発生のしやすさに変化が生ずることが明らかとなっているが,印加した電磁波が基板上をどの様に伝搬し,暗号モジュールや他のモジュールを妨害しているのかという詳細なメカニズムについて十分に検討されていない.そこで,本稿ではメカニズム解明の基礎的検討として,妨害電磁波を暗号モジュールに注入し,その伝搬の様子を可視化することで,暗号機器に故障が発生する条件について検討を行う.

  105. ガロア体上の乗算器モジュールジェネレータの構築

    岡本広太郎, 本間尚文, 青木孝文

    第75回全国大会講演論文集 2013 (1) 135-136 2013年3月6日

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    本稿では,ガロア体上の算術演算回路を自動生成可能なシステムを提案する.提案するシステムは,任意の既約多項式(次数2~256)を入力すると,ガロア体上の乗算器の最適な構成の1つであるMastrovito乗算器のHDL記述を生成する.同システムは,その内部にガロア体算術演算回路グラフ(Galois-Field Arithmetic Circuit Graph: GF-ACG)と呼ばれるグラフ表現に基づく設計手法を用いることで,生成する乗算器の機能を形式的に検証することができる.本稿では,まず,GF-ACGによるMastrovito乗算器の記述について述べ,構築したシステムの構成を概説する.その上で,代表的な次数の既約多項式を用いた生成実験を通して,機能が完全に検証された乗算器が短時間で生成されることを示す.

  106. LED暗号ハードウェアに対する相関電力解析とその対策

    ヴィッレウリマウル, 遠藤翔, 本間尚文, 青木孝文

    全国大会講演論文集 2013 (1) 533-535 2013年3月6日

    出版者・発行元:一般社団法人情報処理学会

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    近年,従来のブロック暗号アルゴリズムより小さな面積で実装可能な軽量暗号アルゴリズムとしてLED暗号が提案されており,RFIDやセンサーネットワークなどへの応用が期待されている.一方,暗号ハードウェアの消費電力,電磁波,演算時間などを解析し秘密情報を抽出するサイドチャネル攻撃が問題となっており,従来のブロック暗号ハードウェアに対する攻撃が成功していることから,LED暗号においてもサイドチャネル攻撃の可能性が考えられる.本稿では,LED暗号への相関電力解析の適用について述べ,シミュレーション及び実験を通して,その手法により鍵推定が可能であることを示すとともに,本攻撃への対策法を提案する.

  107. B-4-59 暗号モジュールへの妨害波注入時の磁界分布可視化に関する検討(B-4.環境電磁工学)

    嶋田 晴貴, 林 優一, 本間 尚文, 水木 敬明, 青木 孝文, 曽根 秀昭

    電子情報通信学会総合大会講演論文集 2013 (1) 404-404 2013年3月5日

    出版者・発行元:一般社団法人電子情報通信学会

  108. 意図的な電磁妨害によるフォールト発生メカニズムに関する基礎的検討 (エレクトロニクスシミュレーション)

    多田 成宏, 林 優一, 本間 尚文

    電子情報通信学会技術研究報告 : 信学技報 112 (257) 83-86 2012年10月25日

    出版者・発行元:電子情報通信学会

    ISSN:0913-5685

  109. KCipher-2への電力解析攻撃対策とその評価

    響 崇史, 本間 尚文, 青木 孝文, 仲野 有登, 福島 和英, 清本 晋作, 三宅 優

    コンピュータセキュリティシンポジウム2012論文集 2012 (3) 749-756 2012年10月23日

  110. 意図的な電磁妨害による暗号モジュールへの故障注入メカニズムに関する検討 (環境電磁工学)

    林 優一, 本間 尚文, 水木 敬明

    電子情報通信学会技術研究報告 : 信学技報 112 (100) 23-27 2012年6月22日

    出版者・発行元:電子情報通信学会

    ISSN:0913-5685

  111. 周波数領域における電磁波解析の効率化に関する検討

    林 優一, 水木 敬明, 本間 尚文, 曽根 秀昭, 青木 孝文

    電気学会研究会資料. EMC, 電磁環境研究会 2012 (1) 13-17 2012年3月12日

  112. 暗号モジュールに対するサイドチャネル攻撃とその対策技術の研究動向

    林 優一, 本間 尚文, 水木 敬明, 青木 孝文, 曽根 秀昭

    電気学会論文誌. A, 基礎・材料・共通部門誌 = The transactions of the Institute of Electrical Engineers of Japan. A, A publication of Fundamentals and Materials Society 132 (1) 9-12 2012年1月1日

    出版者・発行元:一般社団法人 電気学会

    DOI: 10.1541/ieejfms.132.9  

    ISSN:0385-4205

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    Cryptographic modules are now mounted on many commercial products for secure transactions and communications. On the other hand, a new class of physical attacks against cryptographic modules, which is called “side channel attack,” is drawing much attention due to the non-invasive nature and effectiveness. This paper presents an overview of the research trends in side-channel attack and the related activities to counteract such attacks and evaluate the security of cryptographic modules.

  113. 情報機器からの電磁情報漏洩における情報取得性の予測に関する検討

    池松 大志, 林 優一, 水木 敬明, 本間 尚文, 曽根 秀昭, 青木 孝文

    電気学会研究会資料. EMC, 電磁環境研究会 2011 (28) 23-28 2011年12月9日

  114. 情報機器における放射電磁界分布と電磁的情報漏洩に関する基礎的検討

    嶋田 晴貴, 林 優一, 水木 敬明, 本間 尚文, 曽根 秀昭, 青木 孝文

    電気学会研究会資料. EMC, 電磁環境研究会 2011 (19) 23-27 2011年10月28日

  115. 重回帰分析を用いたサイドチャネル攻撃の高精度化

    金 用大, 菅原 健, 林 優一, 本間 尚文, 青木 孝文, 佐藤 証

    コンピュータセキュリティシンポジウム2009 (CSS2009) 論文集 2009 1-6 2011年10月12日

  116. B-4-58 暗号モジュールに対する意図的な電磁妨害に関する検討(B-4. 環境電磁工学,一般セッション)

    林 優一, 本間 尚文, 水木 敬明, 青木 孝文, 曽根 秀昭

    電子情報通信学会ソサイエティ大会講演論文集 2011 (1) 371-371 2011年8月30日

    出版者・発行元:一般社団法人電子情報通信学会

  117. 意図的な電磁妨害による暗号モジュールへの故障注入に関する検討

    林 優一, 菅原 健, 水木 敬明, 本間 尚文, 青木 孝文, 曽根 秀昭

    電気学会研究会資料. EMC, 電磁環境研究会 2011 (7) 53-57 2011年6月24日

  118. SNRに基づいた電子機器からの情報取得性に関する基礎的検討

    林 優一, 池松 大志, 水木 敬明, 本間 尚文, 青木 孝文, 曽根 秀昭

    電気学会研究会資料. EMC, 電磁環境研究会 2011 (1) 5-9 2011年3月24日

  119. サイドチャネル攻撃

    本間尚文, 青木孝文

    映像情報メディア学会誌 64 (11) 1576-1579 2010年11月

    出版者・発行元:一般社団法人映像情報メディア学会

    DOI: 10.3169/itej.64.1576  

    ISSN:1342-6907

  120. 楕円曲線暗号ハードウェアの電力解析による安全性評価

    齋藤和也, 菅原健, 本間尚文, 青木孝文, 佐藤証

    電気関係学会東北支部連合大会講演論文集 2010 2010年

  121. ハッシュ関数Luffaのハードウェア実装

    佐藤証, 片下敏宏, 菅原健, 本間尚文, 青木孝文

    情報処理学会シンポジウムシリーズ(CD-ROM) 2010 (1) 2010年

    ISSN:1882-0840

  122. 暗号モジュールの電磁的な情報漏洩の解析

    林 優一, 菅原 健, 本間 尚文, 水木 敬明, 青木 孝文, 曽根 秀昭, 佐藤 証

    電気学会研究会資料. EMC, 電磁環境研究会 2009 (9) 33-38 2009年11月27日

  123. L-008 AESのハードウェア実装に対するテンプレート攻撃(ネットワーク・セキュリティ,一般論文)

    金 用大, 菅原 健, 本間 尚文, 青木 孝文, 佐藤 証

    情報科学技術フォーラム講演論文集 8 (4) 139-146 2009年8月20日

    出版者・発行元:FIT(電子情報通信学会・情報処理学会)運営委員会

  124. C-039 帯域分割法に基づく広帯域信号計測(ハードウェア・アーキテクチャ,一般論文)

    プラタマ ファジャル メガ, 宮澤 一之, 本間 尚文, 青木 孝文, 山口 隆弘, 出川 勝彦, 秋田 隆之

    情報科学技術フォーラム講演論文集 8 (1) 527-534 2009年8月20日

    出版者・発行元:FIT(電子情報通信学会・情報処理学会)運営委員会

  125. 磁性薄膜を用いた暗号LSIのサイドチャンネルアタック抑制法とその効果検証

    鳥塚 英樹, サンディープ ドゥンガナ, 山口 正洋, 菅原 健, 本間 尚文, 青木 孝文, 佐藤 証

    電気学会研究会資料. MAG, マグネティックス研究会 2009 (76) 33-38 2009年8月7日

  126. 第11回情報セキュリティ・シンポジウム「偽造防止技術の新潮流:金融業務における人工物メトリクスの可能性」の模様

    本間尚文

    金融研究 28 (2) 109-217 2009年7月

    出版者・発行元:日本銀行

    ISSN:0287-5306

  127. RFマイクロ磁界プローブによる暗号LSIへの差分電磁波解析とその抑制法

    鳥塚英樹, DHUNGANA S., 山口正洋, 菅原健, 本間尚文, 青木孝文, 佐藤証

    日本磁気学会学術講演概要集 33rd 2009年

    ISSN:1882-2959

  128. RSA暗号プロセッサジェネレータの設計と評価

    馬場祐一, 宮本篤志, 本間尚文, 青木孝文, 佐藤証

    情報科学技術フォーラム講演論文集 8th 2009年

  129. 周波数領域での暗号モジュールの電力解析

    菅原健, 本間 尚文, 林 優一, 水木 敬明, 青木 孝文, 曽根 秀昭, 佐藤 証

    FIT2009講演論文集 135-138 2009年

    出版者・発行元:FIT(電子情報通信学会・情報処理学会)運営委員会

  130. 算術アルゴリズム記述言語に基づく多値論理回路の設計 (第21回 回路とシステム軽井沢ワークショップ論文集) -- (仕様・アルゴリズム記述言語を用いた設計)

    渡邉 裕樹, 本間 尚文, 出川 勝彦

    回路とシステム軽井沢ワークショップ論文集 21 237-242 2008年4月21日

    出版者・発行元:[電子情報通信学会]

  131. 高基数モンゴメリ乗算に基づくRSA暗号の高性能ハードウェア実装

    馬場祐一, 宮本篤志, 本間尚文, 青木孝文, 佐藤証

    電気関係学会東北支部連合大会講演論文集 2008 2008年

  132. ブロック暗号AESの高性能エラー検出回路方式

    佐藤証, 菅原健, 本間尚文, 青木孝文

    情報処理学会シンポジウムシリーズ(CD-ROM) 2008 (1) 2008年

    ISSN:1882-0840

  133. シフトレジスタ・アーキテクチャによるハッシュ関数Whirlpoolの高性能回路実装

    菅原健, 本間尚文, 青木孝文, 佐藤証

    情報処理学会シンポジウムシリーズ(CD-ROM) 2008 (1) 2008年

    ISSN:1882-0840

  134. 標準評価基板上のASICへの差分電力解析実験

    菅原健, 本間尚文, 青木孝文, 佐藤証

    情報処理学会シンポジウム論文集 2008 (8) 2008年

    ISSN:1344-0640

  135. 鍵候補の篩い分けによるCPAの高速化と鍵推定精度の向上

    片下敏宏, 佐藤証, 菅原健, 本間尚文, 青木孝文

    情報処理学会シンポジウム論文集 2008 (8) 2008年

    ISSN:1344-0640

  136. 電源ライン上の漏洩情報を用いたサイドチャネル攻撃

    林優一, 菅原健, 本間尚文, 水木敬明, 青木孝文, 曽根秀昭, 佐藤証

    情報処理学会シンポジウム論文集 2008 (8) 2008年

    ISSN:1344-0640

  137. 特定入力ペアを用いたRSA暗号に対する電力解析攻撃の実験的評価

    宮本篤志, 本間尚文, 青木孝文, 佐藤証

    情報処理学会シンポジウムシリーズ(CD-ROM) 2008 (1) 2008年

    ISSN:1882-0840

  138. RSA暗号に対する平文選択型電力解析攻撃の検討

    本間尚文

    2008年 暗号と情報セキュリティシンポジウム 予稿集 2008年

  139. 位相情報に基づく画像マッチング技術とその応用展開 ―3Dビジョンからバイオメトリクスまで―

    青木孝文, 伊藤康一, 本間尚文

    電子情報通信学会誌 90 (8) 680-685 2007年8月

    出版者・発行元:電子情報通信学会

    ISSN:0913-5693

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    画像マッチングは,コンピュータによる画像の解析・認識・理解などの様々な分野で重要になる基本処理である.本稿では,サブピクセル精度の画像マッチングを実現する「位相限定相関法」について解説するとともに,その応用について紹介する.応用事例としては,(1)バイオメトリクス認証(指紋照合,虹彩照合,掌紋照合,歯科X線画像照合ほか),(2)工業市場向け超高速画像認識,(3)顕微鏡画像解析,(4)映像信号処理,(5)ステレオビジョンによる受動型三次元計測(人体の計測,車載カメラ,監視カメラほか),(6)LSIの動作解析などが挙げられる.

  140. 並列プレフィックス加算器を用いた算術演算モジュールの自動生成

    渡邉 裕樹, 本間 尚文, 青木 孝文, 樋口 龍雄

    電子情報通信学会技術研究報告. VLD, VLSI設計技術 107 (103) 49-54 2007年6月15日

    出版者・発行元:一般社団法人電子情報通信学会

    ISSN:0913-5685

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    本稿では,並列プレフィックス加算器を用いた演算器モジュールジェネレータについて述べる.提案するシステムは,演算器内部の並列プレフィックス加算器をその入力信号の遅延情報を用いて高速化することができる.演算器モジュールジェネレータはまず,設計仕様に従って演算器を生成し,演算器内部の信号遅延を測定する.次に,測定結果を用いて並列プレフィックス加算器を再構築する.本稿では,高速化された並列プレフィックス加算器を用いることで乗算器,定係数乗算器,積和演算器の性能を向上できることを示す.

  141. Counter Tree Diagramによる多値算術演算回路の最適設計 (第20回 回路とシステム軽井沢ワークショップ論文集) -- (演算器設計)

    出川 勝彦, 本間 尚文, 青木 孝文

    回路とシステム軽井沢ワークショップ論文集 20 361-366 2007年4月23日

    出版者・発行元:[電子情報通信学会]

  142. ISO標準ブロック暗号のASICハードウェア性能評価

    菅原 健, 本間 尚文, 青木 孝文, 佐藤 証

    電子情報通信学会技術研究報告. IT, 情報理論 106 (595) 111-118 2007年3月9日

    出版者・発行元:一般社団法人電子情報通信学会

    ISSN:0913-5685

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    本稿では,ISO/IEC18033標準ブロック暗号(AES, Camellia, SEED, TDEA, MISTY1, CAST-128)のASICハードウェア実装における性能比較を示す.ラウンド関数のハードウェアブロックを繰り返し使用するループアーキテクチャによる実装を行い,アルゴリズムによってはラウンド関数をさらに分割処理している.各アルゴリズムのデータパス・アーキテクチャを示した後,それらを0.18μmのCMOSスタンダードセルライブラリによって実装した場合の速度と回路規模の性能を比較する.

  143. 128ビットブロック暗号CLEFIAのASIC実装

    菅原健, 本間尚文, 青木孝文, 佐藤証

    情報処理学会シンポジウム論文集 2007 (10) 2007年

    ISSN:1344-0640

  144. 特定入力パターンを用いたRSA暗号ハードウェアの単純電力解析

    宮本篤志, 本間尚文, 青木孝文, 佐藤証

    情報処理学会シンポジウムシリーズ(CD-ROM) 2007 (1) 2007年

    ISSN:1882-0840

  145. 波形フィルタリングによる暗号モジュールへの高精度電力解析

    長嶋聖, 本間尚文, 菅原健, 青木孝文, 佐藤証

    情報処理学会シンポジウムシリーズ(CD-ROM) 2007 (1) 2007年

    ISSN:1882-0840

  146. RSA暗号に対する平文選択型SPAの実験的評価

    宮本篤志, 本間尚文, 青木孝文, 佐藤証

    情報処理学会シンポジウム論文集 2007 (10) 2007年

    ISSN:1344-0640

  147. サイドチャネル攻撃標準評価FPGAボードを用いた暗号ハードウェアに対する電力解析実験

    菅原健, 本間尚文, 青木孝文, 佐藤証

    情報処理学会シンポジウムシリーズ(CD-ROM) 2007 (1) 2007年

    ISSN:1882-0840

  148. 算術演算回路の形式的検証手法とその評価

    渡邉 裕樹, 本間 尚文, 青木 孝文, 樋口 龍雄

    電子情報通信学会技術研究報告 106 (387) 17-22 2006年11月28日

    出版者・発行元:一般社団法人電子情報通信学会

    ISSN:0913-5685

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    本稿では,筆者らの提案する算術アルゴリズム記述言語ARITHを用いた算術演算回路の形式的設計について述べる.ARITHでは,多進数系や冗長数系を含む多様な数系に基づく算術アルゴリズムを整数方程式により記述可能である.ARITHによって記述された算術演算回路は,数式処理を用いた検証によってその機能の正当性が検証される.本稿では,提案する検証手法と従来の*BMDに基づく形式的検証手法を比較し,両者の利点を組み合わせることで効率的な検証が可能となることを示す.

  149. Systematic Interpretation of Redundant Arithmetic Adders in Binary and Multiple-Valued Logic

    HOMMA Naofumi, AOKI Takafumi, HIGUCHI Tatsuo

    IEICE transactions on electronics 89 (11) 1645-1654 2006年11月1日

    出版者・発行元:一般社団法人電子情報通信学会

    ISSN:0916-8524

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    This paper presents an algorithm-level interpretation of fast adder structures in binary/multiple-valued logic. The key idea is to employ a unified representation of addition algorithms called Counter Tree Diagrams (CTDs). The use of CTDs makes it possible to describe and analyze addition algorithms at various levels of abstraction. A high-level CTD represents a network of coarse-grained components associated with multiple-valued logic devices, while a low-level CTD represents a network of primitive components directly mapped onto binary logic devices. The level of abstraction in circuit representation can be changed by decomposition of CTDs. We can derive possible variations of adder structures by decomposing a high-level CTD into low-level CTDs. This paper demonstrates the interpretation of redundant arithmetic adders based on CTDs. We first introduce an extension of CTDs to represent possible redundant arithmetic adders with limited carry propagation. Using the extended version of CTDs, we can classify the conventional adder structures including those using emerging devices into three types in a systematic way.

  150. 位相限定相関法に基づく高精度波形解析とそのサイドチャネル攻撃への応用

    今井 裕一, 本間 尚文, 長嶋 聖, 青木 孝文, 佐藤 証

    電子情報通信学会技術研究報告. WBS, ワイドバンドシステム : IEICE technical report 105 (665) 97-103 2006年3月16日

    出版者・発行元:一般社団法人電子情報通信学会

    ISSN:0913-5685

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    本稿では,位相限定相関法を用いた高精度な波形位置あわせ手法とそのサイドチャネル攻撃への応用について述べる.一般にSPAやDPAのような電力解析攻撃では,ノイズ成分の低減や秘密情報の抽出のため電力波形データへの統計的な処理を必要とする.しかし,一連の電力波形データには,しばしば測定時の取り込み誤差による位置ずれが含まれる.提案する手法は,離散フーリエ変換した波形より得られる位相成分から,サンプリング分解能を越える精度で信号波形間の位置ずれ量を推定する.波形間の位置ずれを高精度に補正することで電力解析攻撃の効果を高めることができる.本稿では,Z80プロセッサ上のDESのソフトウェア実装に対するDPAによりその可能性を示す.

  151. 位相限定相関法による波形マッチングを用いた高精度差分電力解析法

    今井裕一, 本間尚文, 長嶋聖, 青木孝文, 佐藤証

    情報処理学会シンポジウム論文集 2006 (11) 2006年

    ISSN:1344-0640

  152. 64ビットブロック暗号CAST-128の小型ASIC実装

    菅原健, 本間尚文, 青木孝文, 佐藤証

    情報処理学会シンポジウム論文集 2006 (11) 2006年

    ISSN:1344-0640

  153. RSA暗号のFPGA実装に対するSPA耐性評価

    宮本篤志, 本間尚文, 青木孝文, 佐藤証

    情報処理学会シンポジウム論文集 2006 (11) 2006年

    ISSN:1344-0640

  154. 位相限定相関法による波形マッチングを用いた高精度差分電力解析法

    今井裕一, 本間尚文, 長嶋聖, 青木孝文, 佐藤証

    情報処理学会シンポジウム論文集 2006年

    ISSN:1344-0640

  155. 64ビットブロック暗号CAST-128の小型ASIC実装

    菅原健, 本間尚文, 青木孝文, 佐藤証

    情報処理学会シンポジウム論文集 2006年

    ISSN:1344-0640

  156. 漏洩電磁波による共通鍵暗号処理ハードウェアの動作解析

    菅原健, 本間尚文, 青木孝文, 佐藤証

    電気関係学会東北支部連合大会講演論文集 2006 2006年

  157. RSA暗号のFPGA実装に対するSPA耐性評価

    宮本篤志, 本間尚文, 青木孝文, 佐藤証

    情報処理学会シンポジウム論文集 2006年

    ISSN:1344-0640

  158. 算術アルゴリズム記述言語ARITHに基づく算術演算回路の形式的設計(ハードウェア/ソフトウェア設計技術, 信号処理, LSI, 及び一般)

    渡邉 裕樹, 本間 尚文, 青木 孝文, 樋口 龍雄

    電子情報通信学会技術研究報告. VLD, VLSI設計技術 105 (148) 37-42 2005年6月21日

    出版者・発行元:一般社団法人電子情報通信学会

    ISSN:0913-5685

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    本稿では, 算術アルゴリズム記述言語ARITHに基づく並列乗算器の設計について述べる.ARITHで記述された乗算アルゴリズムは数式処理による形式的検証が可能である.本稿ではさらに, ARITHの応用として構築した乗算器モジュールジェネレータについて述べる.提案するシステムは, 冗長数系などの特殊数系を用いた乗算器を含む352種類の乗算器を生成する.

  159. 冗長数系に基づく高速加算器の最適設計(ハードウェア/ソフトウェア設計技術, 信号処理, LSI, 及び一般)

    本間 尚文, 青木 孝文, 樋口 龍雄

    電子情報通信学会技術研究報告. VLD, VLSI設計技術 105 (148) 31-36 2005年6月21日

    出版者・発行元:一般社団法人電子情報通信学会

    ISSN:0913-5685

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    本稿では, Counter Tree Diagram (CTD)と呼ばれる高速加算アルゴリズムの統一的な表現法に基づく冗長加算器の最適設計について述べる.CTDを用いることで, 冗長加算アルゴリズムに関する特別な知識を用いることなく, 桁上げ伝搬の制限された冗長加算器を系統的に導出することができる.本稿では, 冗長2進加算器の実験的な設計を通してCTDに基づく設計手法の有効性を示す.実験の結果, 提案する設計手法により, 従来の構造と比べ電力遅延積にして30〜40%高性能な冗長2進加算器が得られることを確認した.

  160. RSA暗号プロセッサジェネレータの設計と評価

    馬場裕一, 宮本 篤志, 本間 尚文, 青木 孝文, 佐藤 証

    情報科学技術フォーラム講演論文集 8 (1) 129-135 2005年

    出版者・発行元:FIT(電子情報通信学会・情報処理学会)運営委員会

  161. 算術アルゴリズム記述言語を用いた乗算器モジュールジェネレータの構築

    石田 一哉, 本間 尚文, 青木 孝文, 樋口 龍雄

    情報処理学会研究報告システムLSI設計技術(SLDM) 2004 (122) 239-244 2004年12月2日

    出版者・発行元:一般社団法人情報処理学会

    ISSN:0919-6072

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    本稿では,算術アルゴリズム記述言語ARITHを用いた算術演算回路の設計手法について述べる.ARITHを用いることで,(i)算術アルゴリズムの形式的な記述と(ii)記述された算術アルゴリズムの形式的な検証,(iii)算術アルゴリズムのHDL記述への変換が可能になる.その応用として,ARITHを用いた乗算器モジュールジェネレータについて述べる.構築した乗算器モジュールジェネレータは,250種類を越える乗算アルゴリズムの取り扱いが可能であり,生成した乗算器モジュールの機能をアルゴリズムレベルで完全に保証するという特徴を有する.This paper presents a design method for arithmetic circuits using an arithmetic description language: ARITH. The use of ARITH makes possible (i) formal description of arithmetic algorithms, (ii) formal verification of described arithmetic algorithms, and (iii) translation of arithmetic algorithms to equivalent HDL codes. This paper also presents an application of ARITH to a multiplier module generator. The developed generator can handle over 250 types of multiplication algorithms, and produce the multiplier modules whose functions are completely verified at the algorithmic level.

  162. 算術アルゴリズム記述言語を用いた乗算器モジュールジェネレータの構築

    石田 一哉, 本間 尚文, 青木 孝文, 樋口 龍雄

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 103 (482) 169-174 2004年12月2日

    出版者・発行元:一般社団法人電子情報通信学会

    ISSN:0913-5685

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    本稿では,算術アルゴリズム記述言語ARITHを用いた算術演算回路の設計手法について述べる.ARITH を用いることで,(i)算緬アルゴリズムの形式的な記述と(ii)記述された算術アルゴリズムの形式的な検証,(iii)算術アルゴリズムのHDL記述への変換が可能になる.その応用として,ARITHを用いた乗算器モジュールジェネレータについて述べる.構築した乗算器モジュールジェネレータは,250種類を越える乗算アルゴリズムの取り扱いが可能であり,生成した乗算器モジュールの機能をアルゴリズムレベルで完全に保証するという特長を有する.

  163. A-3-10 Counter Tree Diagram に基づく冗長2進加算器の設計(A-3. VLSI設計技術)

    若松 泰平, 本間 尚文, 崎山 淳, 青木 孝文, 樋口 龍雄

    電子情報通信学会総合大会講演論文集 2004 77-77 2004年3月8日

    出版者・発行元:一般社団法人電子情報通信学会

  164. 算術回路構造の進化的生成

    本間 尚文, 青木 孝文, 樋口 龍雄

    電子情報通信学会技術研究報告. DSP, ディジタル信号処理 98 (144) 61-68 1998年6月26日

    出版者・発行元:一般社団法人電子情報通信学会

    ISSN:0913-5685

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    本稿では, 多様な算術演算回路の構造を効率的に導出する手法として, 進化的グラフ生成手法(Evolutionary Graph Generation:EGG)を提案する.本手法では, 特定の数系の演算規則に従うデータフローグラフとして算術回路構造を抽象化することによって, 複雑な算術回路の構造を簡単なグラフモデルで表現することを可能としている.さらに, そのグラフ構造を直接的に取り扱う構造操作を導入することにより, 算術回路構造の進化的最適化を効率よく行うことが可能となる.本稿では, 提案するEGGの基本概念とそのシステム構成を示す.また, これを用いた算術回路の生成例を示し, EGGの有効性を検証する.

  165. 進化的グラフ生成システムに基づく算術アルゴリズム設計の提案

    本間 尚文, 青木 孝文, 樋口 龍雄

    電子情報通信学会総合大会講演論文集 1998 101-101 1998年3月6日

    出版者・発行元:一般社団法人電子情報通信学会

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書籍等出版物 8

  1. Special Issue on CHES 2017, Journal of Cryptographic Engineering, Vol. 8, Issue 2.

    Wieland Fischer, Naofumi Homma

    Springer 2018年6月

  2. Journal of Cryptographic Engineering

    本間 尚文

    Springer 2017年11月

  3. 19th Conference on Cryptographic Hardware and Embedded Systems - CHES 2017

    Wieland Fischer, Naofumi Homma

    Springer 2017年9月

  4. Special Issue on Emerging Topics in Multiple-Valued Logic and Applications

    Vincent Gaudet, Jon T. Butler, Robert Wille, Naofumi Homma

    2016年3月

  5. 14th Smart Card Research and Advanced Application Conference - CARDIS 2015

    Naofumi Homma, Marcel Medwed

    Springer 2016年2月

  6. 2015 Workshop on Fault Diagnosis and Tolerance in Cryptography

    Naofumi Homma, Victor Lomné

    IEEE Computer Society 2015年9月

  7. Electromagnetic Radiation

    Olivier Meynard, Sylvain Guilley, Jean-Luc Danger, Yu-Ichi Hayashi, Naofumi Homma

    2012年6月

    ISBN: 9789535106395

  8. Artificial Intelligence in Logic Design

    SVETLANA N. YANUSHKEVICH 他

    Kluwer Academic Publishers 2004年8月31日

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講演・口頭発表等 60

  1. Trust of Information in Digital Age 招待有り

    Naofumi Homma

    The 20th Science and Technology in Society Forum (STSForum) 2023年10月1日

  2. 耐量子計算機暗号ハードウェア設計の基礎 招待有り

    本間尚文

    応用物理学会超集積エレクトロニクス産学連携委員会「夏の学校」 2023年8月25日

  3. ポスト5G, 6G時代を支えるデバイス・ハードウェアセキュリティ技術動向 招待有り

    本間尚文

    JEITA先端電子材料・デバイス技術フォーラム 2023年7月18日

  4. 量子コンピュータ時代のハードウェアセキュリティ技術 招待有り

    本間尚文

    IMPULSEコンソーシアム 2023年3月30日

  5. ハードウェアトロイフリーを実現するLSIシステム設計技術 招待有り

    本間尚文

    電子情報通信学会総合大会 2023年3月10日

  6. 耐量子計算機暗号の耐タンパー実装技術の最新動向 招待有り

    本間尚文

    SecurityDays 2023 Spring 2023年3月8日

  7. AI Security from Hardware Perspective 招待有り

    Naofumi Homma

    The 6th Tohoku Uni-NTU Symposium on Interdisciplinary AI and Human Studies 2023年2月26日

  8. Post-Quantum Cryptography - The Way Forward 招待有り

    Naofumi Homma

    Asian HOST 2022年12月15日

  9. 耐量子計算機暗号の耐タンパー実装技術の最新動向 招待有り

    本間尚文

    Security Days 2022 Fall 2022年10月7日

  10. 耐量子計算機性秘匿計算に基づくセキュア情報処理基盤 招待有り

    本間尚文

    Society5.0を支える革新的コンピューティング技術公開シンポジウム 2022年9月11日

  11. 耐量子計算機暗号に対するサイドチャネル攻撃 招待有り

    本間尚文

    2022年電子情報通信学会総合大会 2022年3月16日

  12. 耐量子計算機暗号ソフトウェア・ハードウェアの耐タンパー実装技術の最新動向 招待有り

    本間尚文

    Security Days 2022 Spring 2022年3月11日

  13. Secure Cryptographic Circuit Design against Side-Channel Attacks 招待有り

    Naofumi Homma

    IEEE 47th European Solid-State Circuits Conference (ESSCIRC 2021) 2021年9月24日

  14. 耐量子計算機性秘匿計算に基づくセキュア情報処理基盤 招待有り

    本間尚文

    第20回情報科学技術フォーラム(FIT2021) 2021年8月27日

  15. CASE時代における自動車ハードウェアのセキュリティ技術 招待有り

    本間尚文

    第346回科学技術展望懇談会 2021年3月24日

  16. Society5.0を支えるセキュア情報処理基盤技術の開拓 招待有り

    本間尚文

    2020 ハードウェアセキュリティフォーラム 2020年12月11日

  17. Designing Secure Cryptographic Circuits 国際会議 招待有り

    Naofumi Homma

    2019 IEEE International Electron Devices Meeting (IEDM) 2019年12月10日

  18. CHES 招待有り

    本間 尚文

    2019ハードウェアセキュリティフォーラム 2019年12月6日

  19. ハードウェアセキュリティ技術とその展望 招待有り

    本間 尚文

    第110回ニューパラダイムコンピューティング研究会 2019年11月23日

  20. Circuit Design Resistant to Side Channel Attacks 国際会議 招待有り

    Naofumi Homma

    2019 Symposium on VLSI Circuits 2019年6月10日

  21. 情報セキュリティを支える暗号技術 招待有り

    本間尚文

    寺子屋仙台 2018年12月18日

  22. ハードウェアセキュリティ技術とその展望 招待有り

    本間尚文

    東北大学 電気・情報 仙台フォーラム 2018 2018年11月29日

  23. Hardware Security: Research Field Expanding in IoT Era 国際会議 招待有り

    Naofumi Homma

    14th International Conference on Intelligent Information Hiding and Multimedia Signal Processing (IIH-MSP 2018) 2018年11月26日

  24. Hardware Security: Emerging Research Field in IoT Era 国際会議 招待有り

    Naofumi Homma

    The 13th International Workshop on Security 2018年9月3日

  25. 耐タンパー性暗号LSIの設計技術, LSIとシステムのワークショップ 招待有り

    本間 尚文

    LSIとシステムのワークショップ2018 2018年5月14日

  26. Side-Channel-Aware LSI Design 国際会議 招待有り

    Naofumi Homma

    2018 International Symposium on VLSI-Design, Automation and Test 2018年4月18日

  27. Recent Topics on Cryptographic Hardware Design 国際会議 招待有り

    Naofumi Homma

    National Tsing Hua University Seminar 2018年4月18日

  28. CHESの紹介と日本からの発表 招待有り

    第1回ハードウェアセキュリティフォーラム 2016年12月2日

  29. Environmentally Conscious AES Hardware Design 国際会議 招待有り

    2016 STMicroelectronics workshop on hardware security 2016年9月27日

  30. Detection and Prevention of Side-Channel Attacks 国際会議 招待有り

    2016 Dagstuhl Seminar on Foundations of Secure Scaling 2016年8月24日

  31. Education for Practical Hardware Security Technology 国際会議 招待有り

    2016 IEEE International Symposium on Electromagnetic Compatibility 2016年7月25日

  32. Side-Channel-Aware Circuit Design: Prevention and Detection of Side-Channel Attacks 国際会議 招待有り

    2016 IEEE International Solid-State Circuits Conference (ISSCC) Forum 2016年1月31日

  33. Hardware security - A New Challenge of Microelectronics 国際会議 招待有り

    2015 International Workshop on Emerging Technologies of Microelectronics and Their Application to IoT Paradigm 2015年12月11日

  34. Recent topics on hardware security 国際会議 招待有り

    2nd International Workshop on Information and Communication Security 2015年12月9日

  35. 暗号システムへのサイドチャネル攻撃とその対策 招待有り

    スマートインフォメディアシステム研究会 2015年9月3日

  36. Formally-proofed Cryptographic Processor Design 国際会議 招待有り

    2014 NII Shonan Workshop 2014年9月16日

  37. 実践的教育プログラムを通じた電磁情報セキュリティ人材の育成 招待有り

    2013 年電子情報通信学会通信ソサイエティ大会 2013年9月19日

  38. Electromagnetic Information Leakage from Cryptographic Devices 国際会議 招待有り

    EMC Europe 2013 2013年9月4日

  39. Overview of Electromagnetic Information Leakage from Cryptographic Modules 国際会議 招待有り

    IEEE Symposium on Electromagnetic Compatibility 2013年8月5日

  40. 災害に強いネットワークノードを実現するための技術の研究開発 招待有り

    第75回情報処理学会全国大会 2013年3月8日

  41. Toward Efficient Data processing and Protection under Disaster Situations 国際会議 招待有り

    2013 Taiwan-Japan Workshop on Disaster-Resilient Multilayered Network 2013年1月28日

  42. Security Evaluation of Cryptographic Systems against Physical Attacks 国際会議 招待有り

    2012 Bilateral Workshop between Tohoku University and National Tsing Hua University 2012年12月12日

  43. Toward Formal Design of Cryptographic Processors Based on Galois Field Arithmetic 国際会議 招待有り

    PROOFS (Security Proofs for Embedded Systems) Workshop 2012年9月13日

  44. Special Panel Session on Upcoming Advances in MVL 国際会議 招待有り

    42nd International Symposium on Multiple-Valued Logic 2012年5月14日

  45. DPA Contest V3 and SASEBO-W for V4 国際会議 招待有り

    International Workshop on Constructive Side-Channel Analysis and Secure Design 2011年2月

  46. 画像コンピューティングからセキュアLSIまで 招待有り

    本間尚文, 青木孝文

    みやぎ組込み産業振興協議会 2011年1月31日

  47. Electromagnetic Information Leakage for Side-Channel Analysis of Cryptographic Modules 国際会議 招待有り

    IEEE International Symposium on Electromagnetic Compatibility 2010年7月

  48. 暗号LSIの設計技術 招待有り

    日本学術振興会 シリコン超集積化システム第165委員会 2010年4月16日

  49. Hardware Security for Embedded Cryptographic Modules 国際会議 招待有り

    The 2nd Joint Workshop between Tohoku University and National Tsing Hua University 2009年3月27日

  50. 偽造防止を目的とした暗号ハードウェアとその耐タンパー技術の動向 招待有り

    第11回情報セキュリティ・シンポジウム 2009年3月11日

  51. 暗号モジュールに対するサイドチャネル攻撃とその対策 招待有り

    第5回マルチメディア情報ハイディング研究会 2008年11月6日

  52. Formal verification of VLSI circuits using Grobner bases 国際会議 招待有り

    渡邉裕樹

    Applications of Computer Algebra 2008 2008年7月27日

  53. 暗号処理システムの高精度サイドチャネル解析技術の開発と応用 招待有り

    地域発技術シーズ発表会 2008年1月31日

  54. Chosen-message SPA attacks against RSA hardware and software on SASEBO 国際会議 招待有り

    IPA Cryptography Workshop 2007 Winter 2007年12月13日

  55. アルゴリズムレベルでの高速演算回路設計 招待有り

    第24回STARC アドバンスト講座 システムアーキテクチャセミナー 2007年7月27日

  56. The recent developments in cryptographic hardware 国際会議 招待有り

    Rice University Colloquium 2007年5月30日

  57. SPA attacks on RSA hardware implementations using chosen messages 国際会議 招待有り

    IPA Cryptography Workshop 2007 Spring 2007年4月5日

  58. 安全かつ高性能なRSA暗号プロセッサの開発 招待有り

    第3回「組込みシステム向け情報セキュリティ技術」情報交換会 2007年2月19日

  59. 暗号処理LSIの設計技術 招待有り

    IEEE EMC-S 仙台チャプタ・コロキウム 2006年7月7日

  60. Graph-based approach for synthesizing arithmetic circuits 国際会議 招待有り

    13th International Workshop on Post-Binary ULSI Systems 2004年5月

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産業財産権 3

  1. 安全性評価装置,安全性評価方法及びプログラム

    伊東燦, 上野嶺, 本間尚文

    産業財産権の種類: 特許権

  2. 認証暗号化装置、認証復号装置、認証暗号システム、方法及びコンピュータ可読媒体低遅延認証暗号

    峯松一彦, 向井明子, 本間尚文, 上野嶺

    産業財産権の種類: 特許権

  3. メモリ処理装置、メモリ検証装置、メモリ更新装置、メモリ保護システム、方法及びコンピュータ可読媒体

    峯松一彦, 向井明子, 本間尚文, 上野嶺

    産業財産権の種類: 特許権

共同研究・競争的資金等の研究課題 36

  1. ハードウェアトロイフリーを実現する高信頼VLSI回路システム構築基盤の開拓

    永田 真, 本間 尚文, 林 優一

    提供機関:Japan Society for the Promotion of Science

    制度名:Grants-in-Aid for Scientific Research

    研究種目:Grant-in-Aid for Scientific Research (S)

    研究機関:Kobe University

    2022年4月27日 ~ 2027年3月31日

  2. 高効率かつ頑健なセキュアアビオニクス設計技術の開拓

    本間 尚文

    2023年6月 ~ 2026年3月

  3. セキュリティハードウェアの形式的設計・検証理論の深化と展開

    本間 尚文, 上野 嶺

    提供機関:Japan Society for the Promotion of Science

    制度名:Grants-in-Aid for Scientific Research Grant-in-Aid for Scientific Research (A)

    研究種目:Grant-in-Aid for Scientific Research (A)

    研究機関:Tohoku University

    2021年4月 ~ 2026年3月

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    令和3年度は,冗長表現と非冗長なガロア体表現が混在する算術演算回路を対象として,その拡大体および合成体上の算術演算回路の形式的表現手法を開発した.ここでは,これまでに本研究者が開発したガロア体算術演算回路を形式的に表すグラフ表現「拡張ガロア体算術回路グラフ」の理論を応用した.ガロア体は,整数環との代数的な類似性に着目すると,整数における各桁の“重み”がガロア体では“基底”に,各桁の“取り得る値”がガロア体では“多項式係数の取り得る値”に対応する.これに加えて,整数では暗黙的に演算(加算および乗算)の規則が定義されていたが,ガロア体では既約多項式として演算規則を明示的に定義する.結果として,基底集合,多項式係数の取り得る値の集合,既約多項式によってガロア体は形式的に定義される.本研究では,これを冗長表現と非冗長表現の混在するガロア体算術演算回路にも適用するため,基底集合の表現手法を拡張した.具体的には,既約多項式部分を多項式の積の形で表現した.その基本構造には,これまでの拡張ガロア体算術回路グラフと同様,機能の“算術化(Arithmetization)”と“階層化(Hierarchization)”を用いた.開発した表現手法の評価は,非冗長表現と冗長表現の混在する多様なガロア体演算回路により行った.当該形式的表現から変換したハードウェア記述言語(HDL: Hardware Description Language)記述の論理シミュレーションを通して,表現された機能の完全性を評価した.

  4. 耐量子計算機性秘匿計算に基づくセキュア情報処理基盤 競争的資金

    本間 尚文

    2019年10月 ~ 2025年3月

  5. IoT社会に対応したサイバー・フィジカル・セキュリティ 競争的資金

    ECSEC,AIST

    2018年10月 ~ 2023年3月

  6. 高安全・高信頼な情報通信のための トロイフリーLSIシステム設計・検証技術の開発 競争的資金

    本間 尚文

    2018年10月 ~ 2022年9月

  7. 位相情報に基づく多次元信号の超高精度対応付け技術の体系化と応用展開

    青木 孝文, 本間 尚文, 伊藤 康一

    提供機関:Japan Society for the Promotion of Science

    制度名:Grants-in-Aid for Scientific Research

    研究種目:Grant-in-Aid for Scientific Research (B)

    研究機関:Tohoku University

    2018年4月1日 ~ 2021年3月31日

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    本研究では,画像をフーリエ変換して得られる位相情報に基づいて「多重解像度表現された局所位相特徴に基づく多次元信号の高精度対応付け」を基盤とする汎用的な画像対応付けアルゴリズム群を開発した.生体認証,多視点ステレオ,レーダグラメトリ,医用画像解析に関する戦略的な応用研究を行って,位相情報に基づく画像対応付けアルゴリズムの有効性を実証した.

  8. 冗長ガロア体算術に基づくセキュリティハードウェアの高水準設計技術の研究開発 競争的資金

    本間 尚文

    2017年4月 ~ 2021年3月

  9. Sensor-to-Cloud Security ~ビッグデータを守る革新的IoTセキュリティ基盤技術の研究開発 競争的資金

    松本 勉

    2016年4月 ~ 2021年3月

  10. IoT システムを構成する機器のためのセキュア暗号モジュールの開発 競争的資金

    ルネサスエレクトロニクス, ECSEC

    2016年4月 ~ 2020年3月

  11. 公共空間におけるスマートデバイスに対する物理攻撃への対策スイートの研究開発

    林 優一, 本間 尚文, 藤本 大介, 嶺岸 茂樹

    提供機関:Japan Society for the Promotion of Science

    制度名:Grants-in-Aid for Scientific Research

    研究種目:Grant-in-Aid for Scientific Research (B)

    2016年4月1日 ~ 2019年3月31日

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    本研究は、公共空間におけるスマートデバイスからの電磁波による情報漏えい評価技術の開発・メカニズム解明・対策技術の開発に取り組んだ。具体的には、漏えい評価技術を開発し、その評価技術を用いて、デバイスから生ずる漏えい電磁界を時間領域で可視化することにより、漏えいメカニズムを解明した。また、メカニズムに基づき、漏えいに関わる設計パターンを特定し、そのパターンに着目した情報漏えいを予測可能なシミュレーション技術を開発した。さらに、メカニズムに基づき、漏えいを抑止する配線パターンや電気素子などを効果的に組み合わせ、安価で機器に実装しやすい対策技術を開発した。

  12. 次世代IT社会に求められる新機能暗号とそのハードウェア実装技術の開発 競争的資金

    松本 勉

    2015年10月 ~ 2019年3月

  13. 局所位相配列を特徴記述子として用いた高精度画像マッチング技術の体系化

    青木 孝文, 本間 尚文, 伊藤 康一

    提供機関:Japan Society for the Promotion of Science

    制度名:Grants-in-Aid for Scientific Research

    研究種目:Grant-in-Aid for Scientific Research (B)

    研究機関:Tohoku University

    2015年4月1日 ~ 2018年3月31日

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    本研究課題では,画像をフーリエ変換して得られる位相情報に着目した新しい特徴量である局所位相配列と各種種高精度化手法を開発した.生体画像のロバスト照合,多視点ステレオ画像計測,高速・高精度マシンビジョン,航空機合成開口レーダ向け画像計測,医療用多次元画像解析に応用するとともに,汎用GPUやFPGAへのアルゴリズム実装も検討した.これらの応用研究を通して画像マッチングにおける局所位相配列の有効性を実証した.

  14. ガロア体算術演算に基づくVLSIデータパスの形式的設計技術の開拓 競争的資金

    本間 尚文

    提供機関:Japan Society for the Promotion of Science

    制度名:Grants-in-Aid for Scientific Research

    研究種目:Fund for the Promotion of Joint International Research (Fostering Joint International Research)

    研究機関:Tohoku University

    2016年7月 ~ 2018年3月

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    本研究では,ガロア体上の算術演算として記述される攻撃対策を施した耐タンパー性暗号プロセッサの形式的設計技術の確立を目指し,その形式的記述・検証手法を開発した.また,その応用として高効率な耐タンパー性暗号プロセッサの設計・開発を行った.特に,近年暗号プロセッサに物理的に直接アクセスして秘密情報を奪うサイドチャネル攻撃の脅威が急速に高まっていることから,サイドチャネル攻撃対策に着目し,同対策を施した暗号プロセッサの形式的設計・検証手法の開発および同対策を施した暗号プロセッサの試作・評価を推進した.

  15. 暗号VLSIの電磁波セキュリティを確保するサイドチャネル攻撃センサの構成法と実証

    永田 真, 三浦 典之, 本間 尚文, 林 優一, 崎山 一男

    提供機関:Japan Society for the Promotion of Science

    制度名:Grants-in-Aid for Scientific Research

    研究種目:Grant-in-Aid for Scientific Research (A)

    研究機関:Kobe University

    2014年4月1日 ~ 2017年3月31日

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    サイドチャネル攻撃への耐性を有し、高度に電磁波セキュリティを保証する暗号VLSI技術を確立した。具体的には、(1)暗号コア近傍に接近する電磁界マイクロプローブをオンチップで検知するサイドチャネル攻撃センサの回路技術、(2)暗号コア近傍における電磁界マイクロプローブとサイドチャネル攻撃センサの結合の電磁界シミュレーション及びセンサ回路の動作シミュレーション手法、(3)暗号コアから漏洩するサイドチャネル情報を用いて暗号コアを認証・真正性を確認する技術の開発に成功した。また、半導体集積回路の試作チップを用いたプロトタイプシステムを構築し、研究成果の効果を実証した。

  16. ガロア体算術演算に基づくVLSIデータパスの形式的設計技術の開拓

    本間 尚文, 青木 孝文

    提供機関:Japan Society for the Promotion of Science

    制度名:Grants-in-Aid for Scientific Research Grant-in-Aid for Scientific Research (A)

    研究種目:Grant-in-Aid for Scientific Research (A)

    研究機関:Tohoku University

    2013年4月1日 ~ 2017年3月31日

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    本研究では,ガロア体上の算術演算によって構成されるVLSIデータパスの形式的設計技術を開発した.まず,(1)暗号や誤り訂正に多用される多項式基底・正規基底に基づくガロア体上の算術演算回路の形式的表現を考案し,(2)その回路表現に適用可能な計算機代数に基づく形式的検証手法を開発した.次に,(3)その応用として暗号プロセッサデータパスの形式的設計・検証を実現した.具体的には,ISO/IEC国際標準ブロック暗号の一つであるAESを対象として,そのプロセッサデータパスの形式的設計を実現した.さらに,(4)多様な設計仕様に応じてガロア体算術演算回路を自動合成するジェネレータを開発した.

  17. 組込みシステムへのサイバー・フィジカル協調型攻撃を防ぐ命令シーケンス構成法の開拓 競争的資金

    本間 尚文

    2016年4月 ~ 2017年3月

  18. ガロア体算術演算に基づくVLSIデータパスの形式的設計技術の開拓 競争的資金

    本間 尚文

    提供機関:Japan Society for the Promotion of Science

    制度名:Grants-in-Aid for Scientific Research

    研究種目:Fund for the Promotion of Joint International Research (Fostering Joint International Research)

    研究機関:Tohoku University

    2013年4月 ~ 2017年3月

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    本研究では,ガロア体上の算術演算として記述される攻撃対策を施した耐タンパー性暗号プロセッサの形式的設計技術の確立を目指し,その形式的記述・検証手法を開発した.また,その応用として高効率な耐タンパー性暗号プロセッサの設計・開発を行った.特に,近年暗号プロセッサに物理的に直接アクセスして秘密情報を奪うサイドチャネル攻撃の脅威が急速に高まっていることから,サイドチャネル攻撃対策に着目し,同対策を施した暗号プロセッサの形式的設計・検証手法の開発および同対策を施した暗号プロセッサの試作・評価を推進した.

  19. 位相情報に基づく高精度画像マッチング技術の体系化とその応用

    青木 孝文, 本間 尚文, 伊藤 康一

    提供機関:Japan Society for the Promotion of Science

    制度名:Grants-in-Aid for Scientific Research

    研究種目:Grant-in-Aid for Scientific Research (B)

    研究機関:Tohoku University

    2012年4月1日 ~ 2015年3月31日

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    本研究課題では,画像をフーリエ変換して得られる位相情報に着目した超高精度画像マッチング技術(位相限定相関法)の基本アルゴリズムおよび各種高精度化手法を開発した. 3次元計測,映像信号処理,マシンビジョン,バイオメトリクス,医用画像解析の5分野における戦略的な応用研究を推進するとともに,早期実用化に向けて最新の汎用GPUを活用したアルゴリズムの実装も検討した.これらの応用研究を通して,開発した技術の有効性を実証した.

  20. 組込みシステムにおける暗号プロセッサの物理攻撃に対する安全性評価 競争的資金

    本間 尚文

    2010年5月 ~ 2013年3月

  21. 耐タンパー性を有する超高性能公開鍵暗号プロセッサの開発 競争的資金

    本間 尚文

    2010年4月 ~ 2013年3月

  22. ピクセル分解能の壁を越える超高精度画像マッチング技術の応用展開

    青木 孝文, 本間 尚文, 伊藤 康一

    提供機関:Japan Society for the Promotion of Science

    制度名:Grants-in-Aid for Scientific Research

    研究種目:Grant-in-Aid for Scientific Research (B)

    研究機関:Tohoku University

    2009年 ~ 2011年

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    本研究課題では, 離散フーリエ変換により得られる1次元・2次元・3次元信号の位相情報に着目する超高精度画像マッチング技術(位相限定相関法)および各種高精度化手法を開発した. そして, 高性能画像センサ, 顕微鏡画像解析, 受動型3次元計測, 車載画像処理, 画像ベースヒューマンインタフェース, バイオメトリクス認証, 医用画像解析など幅広い応用に適用し, 開発した超高精度画像マッチング技術の有効性を実証した.

  23. 計算機代数に基づく高性能VLSIデータパスの形式的設計技術の開発 競争的資金

    本間 尚文

    2008年4月 ~ 2010年3月

  24. 暗号モジュールに対する高精度電磁波解析技術の開拓

    青木 孝文, 本間 尚文, 伊藤 康一

    2009年 ~ 2010年

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    本年度は,下記の2項目に関する研究開発を実施した. 1.マイクロ磁界プローブ・RFカレントプローブを用いた電磁波解析システムの構築 マイクロ磁界プローブ・RFカレントプローブ,ディジタルオシロスコープおよび解析用PCを基本としたシステムを開発した.一般に,EMI測定を目的としたマイクロ磁界プローブやRFカレントプローブは,スペクトラムアナライザと組み合わせて使用されることが多いが,開発するシステムにおいてはディジタルオシロスコープを使用した.これは,電磁波解析において,LSI動作時の時間波形が必要とされるためである.また,得られた放射電磁波の情報(電圧に変換)を適切に解析用PCに送信するインタフェースソフトウェアを開発した.ここではディジタルオシロスコープ専用のライブラリ関数とLabVIEW環境を用いて開発を行った. 2.位相限定相関法に基づく電磁波解析向け信号処理パッケージの開発 多次元信号の超高精度マッチング技術を応用した電磁波解析向け信号処理ソフトウェアを開発した.特に,マイクロ磁界プローブ・RFカレントプローブとディジタルオシロスコープにより取得された1次元の電磁界波形データの解析に位相限定相関法(POC)を適用し,測定系のサンプリングレートを越える分解能での信号マッチングを実現した.具体的には,LabVIEWおよびMATLAB&Simulink環境上で,(1)位相限定相関法に基づく超高精度波形マッチング・ジッタ解析ライブラリ,(2)高速フーリエ変換(FFT)および各種フィルタバンクによる取得波形のスペクトル分析用ライブラリ,(3)暗号の各種統計解析ライブラリを開発した.これにより,測定から解析までの一連の流れを,本解析システムで閉じた形で実現できる環境を構築した.

  25. ハードウェアアルゴリズムの高水準設計技術の開拓 競争的資金

    本間 尚文

    2006年4月 ~ 2008年3月

  26. 暗号ハードウェアの高精度サイドチャネル解析技術の開拓

    青木 孝文, 本間 尚文, 伊藤 康一

    2007年 ~ 2008年

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    平成20年度は, 以下の2項目について研究・開発を実施した. 1. ソフトウェア実装された共通鍵暗号モジュールに対する解析精度を評価した. 特に, 位相限定相関法に基づく波形マッチング技術を用いることで, 波形取得のタイミング誤差を高精度に補正可能であることを実証した. 共通鍵暗号には現在のデファクトスタンダードであるDESを用い, 実験用の差分電力解析ソフトウェアには前年度に開発したソフトウェアと連動するため, MATLABを用いた. 解析を簡単化するため, DESのラウンド15の開始時にトリガ信号を発生させ, そのタイミングで波形取得を行った. 波形の取得は, サンプリング周波数100MHz〜1GHzで行い, 提案する波形マッチングよる解析精度を周波数ごとに評価した. また, マイクロ磁界プローブによる取得に加え, 従来の電圧プローブによる取得も行い, 取得されたサイドチャネル情報の精度を比較・評価した. 2. ハードウェア実装された公開鍵暗号モジュールに対する解析精度を評価した. 公開鍵暗号にはRSA暗号を用い, 実装するRSA暗号プロセッサには高基数モンゴメリ乗算器に基づくアーキテクチャを用いた. 波形の取得およびデータの解析には前年度開発したソフトウェアを利用した。本実験では, 演算器の自乗算と乗算時の消費電力の違いに着目し, さまざまな実装の安全性を評価した. また, FPGAに内蔵されるマクロ乗算器を利用した実装も合わせて評価した. マクロ乗算器の場合であっても単純電力解析が可能かどうか評価するとともに, FPGA上に安全に公開鍵暗号モジュールを実装するための対策方法を検討した.

  27. ピクセル分解能の壁を越える画像プロセッシング技術体系の確立

    青木 孝文, 本間 尚文, 伊藤 康一

    提供機関:Japan Society for the Promotion of Science

    制度名:Grants-in-Aid for Scientific Research

    研究種目:Grant-in-Aid for Scientific Research (B)

    研究機関:Tohoku University

    2006年 ~ 2008年

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    本研究は, これまでに産業応用分野で培ってきたピクセル分解能の壁を越える画像計測の研究実績を発展させるとともに, これを拡張してさまざまな組み込み情報機器に搭載し, 高い利便性と付加価値を実現するための研究開発を行った. 主に, (i) サブピクセル画像マッチング技術の体系化, (ii) それに基づく応用研究の推進, (iii) 専用シグナルプロセッサの高水準合成環境の開発を行い, 期待以上の大きな成果が得られた.

  28. Beyond-Binary Computingのシステム統合

    樋口 龍雄, 青木 孝文, 本間 尚文

    提供機関:Japan Society for the Promotion of Science

    制度名:Grants-in-Aid for Scientific Research

    研究種目:Grant-in-Aid for Scientific Research (B)

    研究機関:Tohoku Institute of Technology

    2005年 ~ 2007年

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    本基盤研究では,交付申請書の1〜3に対応して,以下の研究を実施した.. 1.ハードウェアアルゴリズム記述言語ARITHの実用バージョンを開発するとともに,2進数系と非2進数系の最適な融合に基づく高性能ハードウェアアルゴリズムをARITHによって系統的にライブラリ化した.また,そのライブラリを用いた各種演算回路のモジュールジェネレータを開発した.特に,並列乗算器を中心としたモジュールジェネレータを開発し,web上で公開した. 2.ARITHによって記述された各種ハードウェアルゴリズムを2値論理(電圧モードCMOS)と多値論理(電流モードCMOS)の混載回路によって最適に実現するための設計フローを開発した.この設計フローを用いて,ARITH記述を2値論理・多値論理混載ネットリストに変換するとともに,新たに開発したセルライブラリにマッピングすることで,2値論理・多値論理混載レイアウトを実験的に生成した.また,開発した設計フローを各種のシグナルプロセッサの設計に適用し,実用上のインパクトについて評価した. 3.単電子トランジスタ(SET)を用いた連想メモリを設計・開発するとともに,その性能評価を行い,低消費電力向けLSIシステムへの応用を検討した.また,人工触媒素子に基づく無配線ナノエレクトロニクスの可能性についても検討した.各種の非線形結合振動子系を実現する人工触媒ネットワークを設計するとともに,2次元人工触媒素子チップを試作し,その動作を確認した.特に,興奮性反応拡散ダイナミクスをチップ上で再現し,BZ反応のような動的に伝搬する化学反応波の発生を確認した.また,チップ上で発生する化学反応波の可視化を試みた

  29. 暗号処理システムの高精度サイドチャネル解析技術の開発と応用 競争的資金

    本間 尚文

    2005年12月 ~ 2006年3月

  30. 冗長数系に基づく高性能データパスの自動合成システム 競争的資金

    本間 尚文

    2004年4月 ~ 2006年3月

  31. ハードウェアアルゴリズムの進化的合成に関する研究 競争的資金

    本間 尚文

    2002年11月 ~ 2006年3月

  32. 2値・多値融合論理に基づくナノエレクトロニクスの開拓

    青木 孝文, 本間 尚文

    2005年 ~ 2006年

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    平成18年度は以下の2項目について研究を行った. 1.SET/CMOS混載回路による2値・多値融合論理システムの設計技術の開発(担当:青木および本間) 前年度に検討した方式により,SET/CMOS混載回路によって実現される2値・多値融合論理システムの設計技術を開発した.まず,本研究代表者らが提案するハードウェアアルゴリズム記述言語ARITHおよびハードウェアアルゴリズム合成用データ構造CTD (Counter Tree Diagram)を用いた上位設計フローを開発した.この設計フローでは,従来の2値論理ハードウェアアルゴリズムのみならず,多値論理に基づく新しいハードウェアアルゴリズムの記述と検証を可能にした.さらに,ここで記述された2値・多値融合論理ハードウェアアルゴリズムをSET/CMOS混載回路にマッピングすることを目的とした下位設計フローを開発した.SETの物理モデルをSmartSpiceあるいはHSPICEなどに組み込んだSET/CMOS混載回路シミュレーション手法を開発するとともに,これを用いた回路の詳細設計フローの実現を検討した.SET物理モデルの作成とパラメータのチューニングには,NTT物性科学基礎研究所の協力を得た. 2.各種応用システムの設計と総合的な性能評価(担当:青木) 前年度の主要機能モジュールの設計結果を踏まえ,比較的大規模な応用システムLSIの設計を試みた.具体的には,単電子連想メモリ(CAM)の設計を行った.ここではSETによる4値SRAMセルを使用し,時分割でマルチビット/セルのデータ読み出しを行うとともに,データの照合を多入力SET論理とCMOSプリチャージ論理で実現した.この他にも,ドントケア情報の保持・検索を可能とする単電子CAMを設計し,提案技術のインパクトを総合的に評価した.

  33. 超高速サブピクセル画像センシング技術とその応用展開

    青木 孝文, 本間 尚文, 樋口 龍雄

    提供機関:Japan Society for the Promotion of Science

    制度名:Grants-in-Aid for Scientific Research

    研究種目:Grant-in-Aid for Scientific Research (B)

    研究機関:Tohoku University

    2003年 ~ 2005年

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    本基盤研究では,交付申請書の項目1〜3に対応して,以下の成果を得た. 1 周波数空間で合成された相互位相スペクトルに対する適切なフィルタリング処理,およびフィルタ形状に応じたピークモデルによる関数フィッティングにより,位相限定相関法によるサブピクセル画像照合を実現した.最適なフィルタ形状に関する理論的考察を行うとともに,相関ピークの高さによる画像類似度の系統的評価法について検討した.さらに,この結果に基づき,画像の相似変換パラメータ(平行移動量,回転角度,拡大縮小率)ならびに画像類似度の高精度評価法を考察した.開発した位相限定相関法に基づくサブピクセル画像マッチング・画像レジストレーションアルゴリズムを整理統合するとともに,MATLABおよびCなどによるソフトウェアパッケージとしてライブラリ化し,総合的な性能評価を行った. 2 上記のライブラリを用いた応用システムの開発を行った.具体的には,(1)電子顕微鏡画像の高精度倍率推定技術の開発,(2)金属部品の高精度形状検査技術の開発,(3)映像の超解像処理技術の開発,(4)高品質スプライト生成およびオブジェクト抽出技術の開発,(5)指紋画像照合に基づく個人認証技術の開発,および(6)顔の3次元照合に基づく個人認証技術の開発を行った. 3 上記応用システムの開発と平行して,その実用化のために必要となるシステム実装技術(ハードウェアおよびソフトウェア)に関する要求事項と技術課題を明らかにした.項目2で取り上げた応用システムのうち,(1),(5)については,2次元の静止画を対象とするため,主として汎用プロセッサによるシステム実現を検討する一方で,(2),(3),(4),(6)などの計算量の多い応用については,ディジタルシグナルプロセッサや専用ハードウェアによる実現を含めてメーカーと共同で具体的な検討を行い,その可能性を確認した.

  34. ハードウェアアルゴリズムの進化的合成システムの開発 競争的資金

    本間 尚文

    2002年4月 ~ 2004年3月

  35. Beyond-Binary Computingの新展開-半導体集積システムから分子コンピュータまで-

    樋口 龍雄, 青木 孝文, 佐々木 慶文, 本間 尚文, 平塚 眞彦

    提供機関:Japan Society for the Promotion of Science

    制度名:Grants-in-Aid for Scientific Research

    研究種目:Grant-in-Aid for Scientific Research (B)

    2002年 ~ 2004年

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    現在のVLSIシステムは,回路技術としては2値論理回路,演算原理としては2進数演算を基本にしている.しかし,近年,VLSIの高集積化に伴い,配線量の激増や演算遅れ時間の増大などの性能限界が顕在化している.本研究代表者は,従来の2値論理・2進数演算原理の限界を越える新しいシステムのパラダイムとして"Beyond-Binary Computing"を提唱してきた.本研究では,これまでの研究の新展開を図り,以下の成果を得た. 1.算術アルゴリズム記述言語ARITHのプロトタイプを開発した.並列乗算器の設計を通して,ARITHの特長である(i)非2進数系を含む任意の数系に基づく算術アルゴリズムの形式的な記述,(ii)アルゴリズムの正当性の静的な検証,および(iii)従来のHDLコードへの等価変換を確認した.また,本研究代表者らが提案する進化的グラフ生成システムを用いて,非2進数系に基づく高性能算術演算回路の自動設計を可能にする新しいCAD技術を開発した. 2.電流モード多値論理(MV-CML)に基づくプログラマブルLSIを開発し,2値論理VLSIによる設計との比較によりその性能評価を行った.また,大規模なMV-CML回路を設計するためのEDA技術を実験的に開発した. 3.上記ハードウェアアルゴリズム・回路実装技術の応用分野として,高精度2次元・3次元画像計測技術を検討した. 4.酵素トランジスタなどの人工触媒素子に基づく無配線集積回路の基礎実験のため,マイクロ電極アレーを試作した.また,これを用いた最適経路探索や画像処理のデモンストレーションを行った.

  36. 進化的グラフ生成手法に基づく算術演算回路設計に関する研究

    本間 尚文

    1999年 ~ 2001年

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メディア報道 4

  1. 新概念の鍵変換で暗号の物理安全性を飛躍的に向上~さまざまな暗号ソフトウェア・ハードウェアに革新

    日本経済新聞,クラウドWatchほか

    2023年12月

  2. ハードウェアに挿入された不正な機能を高速かつ漏れなく検知する技術を開発

    日本経済新聞,日経クロステック,日刊工業新聞ほか

    2022年4月

  3. 量子コンピュータにも耐性を持つ次世代暗号を安全に実現する技術を開発・実証 執筆者本人

    日本経済新聞,日刊工業新聞ほか

    2022年2月

    メディア報道種別: 新聞・雑誌

  4. ハードウェア“指紋”認証の新方式を開発

    日本経済新聞,日刊工業新聞,EE Times,ほか

    2020年9月

    メディア報道種別: 新聞・雑誌